CN106463426A - 半导体器件及其制造方法 - Google Patents

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    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13155—Nickel [Ni] as principal constituent
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
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    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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    • H01L2224/48106—Connecting bonding areas at different heights the connector being orthogonal to a side surface of the semiconductor or solid-state body, e.g. parallel layout
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    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8112—Aligning
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
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    • H01L2224/812—Applying energy for connecting
    • H01L2224/81201—Compression bonding
    • H01L2224/81203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81385—Shape, e.g. interlocking features
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81444—Gold [Au] as principal constituent
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    • H01L2224/81455—Nickel [Ni] as principal constituent
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    • H01L2224/81463—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
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    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
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    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
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    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
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Abstract

本发明中的半导体芯片包括主芯片体和设置在该主芯片体的元件形成表面上的多个含焊料的电极。封装基板包括以下：主基板体；以及设置在该主基板体的表面上的阻焊剂层和多条配线。阻焊剂层设置为主基板体的表面和多条配线上的连续层并且阻焊剂层在多条配线中的每一个上具有开口。多个含焊料的电极包括一个或多个间隔控制电极。该间隔控制电极中的每一个以从对应于主芯片体的那一侧开始顺序地包括柱状金属层和焊料层，并且在开口的开口端部的一部分或全部具有重叠区域，柱状金属层与前述的阻焊剂层在重叠区域重叠。

Description

半导体器件及其制造方法
技术领域
本公开内容涉及利用倒装芯片技术的半导体器件，以及制造半导体器件的方法。
背景技术
近年来，具有图像输出功能的装置(例如智能手机，平板电脑，电视接收机和游戏机)在显示分辨率方面有了显着的改进。为了适应于此，已经扩展了安装在这种装置中的图像处理器LSI(大规模集成电路)所期望的存储器带。用于实现宽存储器带的已知技术可以包括如在专利文献1中公开的芯片上芯片(CoC)。然而，由于使用具有特殊接口的DRAM(动态随机存取存储器)或使用诸如使用微凸块的精细连接的技术，CoC技术可能倾向于导致较高的成本。因此，一般的方法可以是使用具有标准DDR(双数据速率)接口的多个DRAM，并且通过增加图像处理器LSI和DRAM之间的连接通道的数量来确保存储器带。64位接口实际用于诸如智能电话的装置中，并且预期这种接口的使用将在未来扩展。
此外，半导体器件的小型化允许在芯片中集成更多数量的晶体管。这使得在一个芯片中集成更多功能成为可能。例如，目前在智能手机或平板电脑中使用的应用处理器和合并在数字电视接收机中的LSI主要使用将CPU(中央处理单元)，GPU(图形处理单元)和各种接口作为一个芯片进行单元化。
存储器接口的多沟道和在一个芯片中的功能集成中的这种进步已经引起将LSI连接到外部的端子数量增加的趋势。在相关技术中，通常采用其中半导体芯片通过引线接合连接到封装基板的封装方法。然而，近年来，为了适应连接端子的增加，已经增加采用所谓倒装芯片技术。倒装芯片技术包括使用焊料凸块将半导体芯片连接到封装基板。特别地，通常在倒装芯片技术中使用的技术被称为C4(可控塌陷芯片连接)，例如在专利文献2中所公开的。
在C4技术中，在封装基板一侧，阻焊剂可以提前设置有开口。每个开口可以具有与要用于连接的焊料凸块的尺寸基本相同的尺寸。可以在开口中印刷膏状焊料材料。然后，可以使用焊剂将提前设置有焊料凸块的芯片安装在印刷的焊料材料上。通过分批回流方法，焊料可以熔化以形成连接。底部填充树脂可以填充在芯片与封装基板之间用于密封。使用这种技术，由于以下原因，端子间的节距的小型化可能变得困难。首先，为了确保芯片与封装基板之间填充底部填充树脂的间隙，期望增加形成在芯片侧的焊料凸块的直径。第二，焊膏可以通过印刷方法形成，导致难以形成精细图案。因此，连接端子之间的节距可以变为约150μm至180μm(包括端值)。这导致期望难以适应将来的信号数量的增加或者由于器件小型化而导致的芯片缩小。
考虑到如上所述的目前情况，专利文献3公开了一种技术，该技术包括直接在配线上执行倒装芯片，以进一步增加信号端子密度并且降低基板成本。在现有的C4技术中，可以在封装基板上形成具有比凸块直径更大的尺寸的焊盘。相反，在该技术中，可以将凸块按压到具有比凸块直径小的宽度的配线上，以将凸块和配线联结在一起，其中配线迫使其自身进入凸块。因此，即使在使用具有小直径的凸块的情况下，该技术也在努力实现高接合强度方面进行了改进。此外，通常可以使用在金属柱或所谓的柱上进行焊料电镀的凸块结构。这使得即使在使用具有小直径的凸块的情况下，也可以确保在芯片与封装基板之间的期望注入底部填充树脂的间隙。
参考文献列表
专利文献
专利文献1：JP2010-192886A
专利文献2：美国专利第5900675号的说明书
专利文献3：JP2012-119648A
发明内容
然而，使用在柱状金属层的顶端具有焊料层的这种凸块结构可能导致难以控制半导体芯片和封装基板之间的间隙。因此，如果柱状金属层与配线之间的间隙变得过窄，则介于柱状金属层与配线之间的焊料可能被排出，导致与相邻配线的短路。
因此，期望提供一种能够稳定地控制半导体芯片与封装基板之间的间隙并抑制相邻配线之间的短路的半导体器件及其制造方法。
根据本公开内容的实施方式的半导体器件包括半导体芯片，以及半导体芯片安装其上的封装基板。半导体芯片包括芯片主体和设置在芯片主体的元件形成表面上的多个含焊料的电极。封装基板包括基板主体、多条配线、及阻焊剂层，其中，多条配线和阻焊剂层设置在基板主体的表面上。阻焊剂层设置为基板主体的表面和多条配线上的连续层，并且阻焊剂层在多条配线中的每一条上具有开口。多个含焊料的电极包括至少一个间隙控制电极。至少一个间隙控制电极以从放置芯片主体的一侧开始的顺序包括柱状金属层和焊料层，并且至少一个间隙控制电极在开口的开口端部的一部分或者全部包括重叠区域，柱状金属层和阻焊剂层在重叠区域中彼此重叠。
在根据本公开内容的实施方式的半导体器件中，多个含焊料的电极包括至少一个间隙控制电极。至少一个间隙控制电极在开口的开口端部的一部分或者全部包括重叠区域，柱状金属层和阻焊剂层在重叠区域中彼此重叠。因此，半导体芯片与封装基板之间的间隙被定义为等于或者大于柱状金属层的高度的值。因此，例如，可以抑制半导体芯片与封装基板之间的间隙过度地变小，并且引起介于柱状金属层与配线之间的焊料排出。因此，抑制相邻配线之间的短路。
一种根据本公开内容的实施方式的制造半导体器件的第一方法，包括：使半导体芯片与封装基板对准，其中，半导体芯片包括芯片主体和设置在芯片主体的元件形成表面上的多个含焊料的电极，并且封装基板包括基板主体、多条配线、及阻焊剂层，其中，多条配线和阻焊剂层设置在基板主体的表面上；暂时将半导体芯片接合至封装基板；通过回流加热，将多个含焊料的电极连接至多条配线；以及在半导体芯片与封装基板之间注入底部填充树脂，进而固化底部填充树脂。阻焊剂层设置为基板主体的表面和多条配线上的连续层，并且阻焊剂层在多条配线中的每一个上具有开口。多个含焊料的电极包括至少一个间隙控制电极。至少一个间隙控制电极以从放置芯片主体的一侧开始的顺序包括柱状金属层和焊料层。半导体芯片暂时接合至封装基板包括加热半导体芯片并且压力接合半导体芯片至封装基板，并且通过允许至少一个间隙控制电极的柱状金属层与阻焊剂层彼此接触检测负载。
一种根据本公开内容的实施方式的制造半导体器件的第二方法，包括：将半导体芯片加热至等于或者高于焊料的熔点的温度之后使半导体芯片与封装基板对准，其中，半导体芯片包括芯片主体和设置在芯片主体的元件形成表面上的多个含焊料的电极，并且封装基板包括基板主体、多条配线、及阻焊剂层，其中，多条配线和阻焊剂层设置在基板主体的表面上；连接多个含焊料的电极至多条配线；以及在半导体芯片与封装基板之间注入底部填充树脂，并且固化底部填充树脂。阻焊剂层设置为基板主体的表面和多条配线上的连续层，并且阻焊剂层在多条配线中的每一个上具有开口。多个含焊料的电极包括至少一个间隙控制电极。至少一个间隙控制电极以从放置芯片主体的一侧开始的顺序包括柱状金属层和焊料层。连接多个含焊料的电极至多条配线包括压力接合半导体芯片至封装基板，通过允许至少一个间隙控制电极的柱状金属层与阻焊剂层彼此接触检测负载，并且调节半导体芯片与封装基板之间的间隙。
一种根据本公开内容的实施方式的制造半导体器件的第三方法，包括：使半导体芯片与封装基板对准，其中，半导体芯片包括芯片主体和设置在芯片主体的元件形成表面上的多个含焊料的电极，并且封装基板包括基板主体、多条配线、及阻焊剂层，其中，多条配线和阻焊剂层设置在基板主体的表面上；将多个含焊料的电极连接至多条配线；以及在半导体芯片与封装基板之间注入底部填充树脂，进而固化底部填充树脂。阻焊剂层设置为基板主体的表面和多条配线上的连续层，并且阻焊剂层在多条配线中的每一个上具有开口。多个含焊料的电极包括至少一个间隙控制电极。至少一个间隙控制电极包括以从放置芯片主体的一侧开始的顺序包括柱状金属层和焊料层。连接多个含焊料的电极至多条配线包括压力接合半导体芯片至封装基板，通过允许至少一个间隙控制电极的柱状金属层与阻焊剂层彼此接触检测负载，并且将半导体芯片加热至等于或者高于焊料的熔点的温度并且压力接合半导体芯片至封装基板，以连接多个含焊料的电极至多条配线。
一种根据本公开内容的实施方式的制造半导体器件的第四方法，包括：在封装基板上供给底部填充树脂，其中，封装基板包括基板主体、多条配线、及焊料层，其中，多条配线和阻焊剂层设置在基板主体的表面上；使半导体芯片与封装基板对准，其中，半导体芯片包括芯片主体和设置在芯片主体的元件形成表面上的多个含焊料的电极；连接多个含焊料的电极至多条配线，并且暂时固化底部填充树脂；并且永久固化底部填充树脂。阻焊剂层设置为基板主体的表面和多条配线上的连续层，并且阻焊剂层在多条配线中的每一个上具有开口。多个含焊料的电极包括至少一个间隙控制电极。至少一个间隙控制电极以从放置芯片主体的一侧开始的顺序包括柱状金属层和焊料层。连接多个含焊料的电极至多条配线包括压力接合半导体芯片至封装基板，通过允许至少一个间隙控制电极的柱状金属层与阻焊剂层彼此接触检测负载，并且将半导体芯片加热至等于或者高于焊料的熔点的温度并且压力接合半导体芯片至封装基板，以连接多个含焊料的电极至多条配线。
根据本公开内容的实施方式的半导体器件，多个含焊料的电极包括至少一个间隙控制电极。至少一个间隙控制电极在开口的开口端部的一部分或者全部包括重叠区域，柱状金属层和阻焊剂层在重叠区域中彼此重叠。因此，可以稳定地控制半导体芯片与封装基板之间的间隙，并且因此抑制相邻配线之间的短路。
根据制造本公开内容的实施方式的半导体器件的第一方法至第四方法，多个含焊料的电极形成为包括至少一个间隙控制电极。在加热半导体芯片并且压力接合半导体芯片至封装基板中，或者在压力接合半导体芯片至封装基板中，通过允许至少一个间隙控制电极的柱状金属层与阻焊剂层彼此接触检测负载。因此，可以容易制造本公开内容的实施方式的半导体器件。
应注意，本文所描述的一些效果不一定是限制性的，并且可获得本文中所描述的任何其它效果。
附图说明
图1是根据本公开内容的第一实施方式的半导体器件的总体构造的示意性顶视图。
图2是图1中示出的半导体器件的总体构造的示意性截面图。
图3是图1中示出的半导体器件的一部分的放大顶视图。
图4是沿图3的线IV-IV截取的截面图。
图5是根据变形例1-1的半导体器件的一部分的放大截面图。
图6是根据本公开内容的第二实施方式的半导体器件的一部分的放大顶视图。
图7是沿图6的线VII-VII截取的截面图。
图8是沿着图6的线VIII-VIII截取的截面图。
图9是示出了开口与含焊料的电极之间的位置偏离的实例的截面图。
图10是根据变形例2-1的半导体器件的一部分的放大顶视图。
图11是示出了开口具有矩形平面形状的情况的顶视图。
图12是根据变形例2-2的半导体器件的一部分的放大顶视图。
图13是根据变形例2-3的半导体器件的一部分的放大顶视图。
图14是沿着图13的线XIV-XIV截取的截面图。
图15是根据变形例2-4的半导体器件的一部分的放大顶视图。
图16是根据变形例2-5的半导体器件的一部分的放大顶视图。
图17是根据本公开内容的第三实施方式的半导体器件的一部分的放大截面图。
图18是根据本公开内容的第四实施方式的半导体器件的总体构造的示意性顶视图。
图19是图18中示出的半导体器件的总体构造的示意性截面图。
图20是根据本公开内容的第五实施方式的半导体器件的总体构造的示意性截面图。
图21是根据变形例5-1的半导体器件的总体构造的示意性截面图。
图22是根据变形例5-2的半导体器件的总体构造的示意性截面图。
图23是示出按照流程的顺序制造根据本公开内容的第六实施方式的半导体器件的方法的截面图，并且是示出按照流程的顺序制造图7中示出的含焊料的电极的方法的截面图。
图24是图23之后的工艺的截面图。
图25是图24之后的工艺的截面图。
图26是图25之后的工艺的截面图。
图27是图26之后的工艺的截面图。
图28是图27之后的工艺的截面图。
图29是图28之后的工艺的截面图。
图30是图29之后的工艺的截面图。
图31是示出了按照流程的顺序制造根据本公开内容的第七实施方式的半导体器件的方法的截面图，并且是示出了按照流程的顺序连接封装基板至图7中示出的半导体芯片的方法的截面图。
图32是图31之后的工艺的截面图。
图33是图32之后的工艺的截面图。
图34是图33之后的工艺的截面图。
图35是示出了按照流程的顺序制造根据本公开内容的第十实施方式的半导体器件的方法的截面图。
图36是图35之后的工艺的截面图。
图37是图36之后的工艺的截面图。
具体实施方式
在下文中，参考附图详细地描述本公开内容的一些实施方式。应注意，按照下列顺序进行描述。
1.第一实施方式(半导体器件；阻焊剂层的开口具有圆形，并且柱状金属层的直径大于开口的宽度(直径)的实例)
2.变形例1-1(柱状金属层的中心与开口的中心未对准的实例)
3.第二实施方式(半导体器件；阻焊剂层的开口基本上具有矩形平面形状，开口的长度根据封装基板的热膨胀系数调节的实例)
4.变形例2-1(开口具有椭圆形的平面形状的实例)
5.变形例2-2(开口内部的配线包括加宽部分的实例)
6.变形例2-3(开口内部的配线具有间断的实例)
7.变形例2-4(两个开口在它们的拐角处具有偏斜凹口，并且两个开口邻接放置为偏斜凹口面对彼此的实例)
8.变形例2-5(两个开口在它们的侧面具有偏斜凹口，并且两个开口邻接放置为偏斜凹口面对彼此的实例)
9.第三实施方式(半导体器件；阻焊剂层在开口内部的厚度小于阻焊剂层在基板主体的前表面的开口之外的区域中的厚度的实例)
10.第四实施方式(半导体器件；MCM(多芯片模块)的实例)
11.第五实施方式(半导体器件；利用模具树脂密封的实例)
12.第六实施方式(制造半导体器件的方法；包括利用助焊剂暂时接合，并且此后执行分批回流处理的实例)
13.第七实施方式(制造半导体器件的方法；局部回流的实例)
14.第八实施方式(制造半导体器件的方法；通过热压缩暂时接合的实例)
15.第九实施方式(制造半导体器件的方法；利用工具侧固定的温度热压缩的实例)
16.第十实施方式(制造半导体器件的方法；提前将底部填充树脂供给在封装基板上的实例)
(第一实施方式)
图1示意性地示出根据本公开内容的第一实施方式的半导体器件的总体构造。图2示意性地示出半导体器件的沿着线II-II截取的截面构造。例如，半导体器件1可以是半导体芯片10和封装基板20可以通过多个含焊料的电极30连接的倒装芯片半导体器件。底部填充树脂40可以设置在半导体芯片10与封装基板20之间。
参考图2，半导体芯片10包括例如，可以由硅(Si)制成的芯片主体11。元件(未显示)可以设置在芯片主体11的一个表面(元件形成表面)上。半导体芯片10可以按照芯片主体11的元件形成表面11A可以朝向封装基板20定向的面朝下的姿势安装在封装基板20的中心部分中的芯片安装区域20A上。应注意，图1的顶视图以虚线描述了半导体芯片10的芯片轮廓10A，其中省去了半导体芯片10和底部填充树脂40。
如图2所示，多个含焊料的电极30设置在芯片主体11的元件形成表面11A上。例如，多个含焊料的电极30可以以预定间隔和预定布置设置在半导体芯片10的芯片主体11的元件形成表面11A的边缘部分中。
参考图1和图2，例如，封装基板20包括基板主体21。如图1所示，芯片安装区域20A和多条配线50可以设置在基板主体21的前表面(半导体芯片安装表面)21A中。通孔22可以设置在多条配线50中的每一个的一端(第一端)上。如图2所示，焊球23可以设置在基板主体21的后表面21B上。应注意，在图2的截面图中省去多条配线50。
基板主体21可以具有层叠结构，该层叠结构包括例如，树脂基板(未示出)、由例如铜(Co)制成的配线层、及阻焊剂层(未示出)，但是其构造没有特定的限制。
多条配线50可以从芯片安装区域20A的边缘部分向基板主体21的外面延伸。多条配线50可以布置为在芯片安装区域20A的每侧彼此平行，并且在基板主体21的外区域以放射模式扩大。应注意，多条配线50可以从芯片安装区域20A的边缘部分向基板主体21的里面延伸。
通孔22可以设置在多条配线50中的每一个的一端(第一端)与焊球23之间，并且穿透封装基板20的基板主体21。通孔22可以将每个端子从封装基板20的前表面(半导体芯片安装表面)21A传送至后表面21B(朝向焊球23)。每个端子可以利用多个含焊料的电极30和多条配线50从半导体芯片10延伸。在这个实施方式中，形成在封装基板20上的通孔22的尺寸可以大于多个含焊料的电极30中的每一个的尺寸。为此，如图1所示，在封装基板20上，每个端子可以利用多个含焊料的电极30从半导体芯片10延伸，并且利用多条配线50抽取至基板主体21的边缘部分。这允许加宽多条配线50的配线间的节距。此外，可以利用通孔22朝向封装基板20上的焊球23抽取每个端子。
焊球23可以执行到半导体芯片10的信号输入和从半导体芯片10的信号输出，并且供电至半导体芯片10。
底部填充树脂40可以保护多个含焊料的电极30与多条配线50之间的接合部分，并且底部填充树脂填充在半导体芯片10与封装基板20之间。在一个优选实例中，填料可以分散在底部填充树脂40中，以调节热膨胀系数。作为填料，例如，可以使用球形的氧化硅。在一个期望实例中，底部填充树脂40的热膨胀系数可以调节至例如，约10ppm/℃至50ppm/℃(包含端值)。
图3以放大方式示出了图1中示出的半导体器件1的部分。具体地，图3示出了芯片安装区域20A的边缘部分附近的两个相邻配线50(50A和50B)的平面构造。应注意，为了更容易理解，在图3的顶视图中省去半导体芯片10和底部填充树脂40，但是半导体芯片10可以放置在半导体芯片10的通过虚线表示的芯片轮廓10A的左侧区域中。
封装基板20可包括基板主体21的前表面21A上的阻焊剂层24，以及多条配线50。阻焊剂层24可以由例如，负型感光永久抗蚀材料制成。
阻焊剂层24设置为基板主体21的前表面21A和多条配线50上的连续层，并且阻焊剂层在多条配线50中的每一个上具有开口60。在一个具体实例中，例如，多条配线50中的每一个可以在另一端(第二端)具有例如，圆形的焊盘57。例如，开口60可以在焊盘57上设置为圆形。例如，图3描述设置在两条配线50A和50B上的两个开口60A和60B。在开口60A内部，配线50A和含焊料的电极30A可以接合在一起。同样在开口60B内部，配线50B和含焊料的电极30B可以接合在一起。因此，多个含焊料的电极30和多条配线50在开口60内部可以接合在一起，以形成半导体芯片10与封装基板20之间的连接。应注意，在图3中，设置阻焊剂层24的区域通过浅点区域表示。
如描述的，阻焊剂层24设置为连续层，并且具有局部开口60。这使得能够保证多个相邻配线50之间的绝缘。因此，即使当两条配线50A和50B以约40μm的小节距布置时，可以减小连接至配线50A的含焊料的电极30A与相邻配线50B接触的可能性。这允许抑制短路的出现。
而且，因为阻焊剂层24具有局部开口60，所以阻焊剂层24在封装基板20上是连续的或者没有分开的。因此，可以防止多条配线50剥落，并且防止阻焊剂层24剥落。
图4示出开口60A的沿图3的线IV-IV截取的截面构造。应注意，开口60B可以同样具有类似构造。例如，开口60可以允许配线50的在开口60内部的上表面的一部分53暴露。多个含焊料的电极30中的每一个可以覆盖配线50在开口60内部的暴露部分。
多个含焊料的电极30中的每一个以从放置芯片主体11的那一侧开始的顺序包括，例如柱状金属层31和焊料层32。柱状金属层31由金属制成，该金属的熔点高于组成焊料层32的焊料的熔点。与现有的C4技术中使用的焊料凸起连接相比，这允许焊料材料有限地用于含焊料的电极30的尖端部分。因此，甚至当焊料由于表面张力熔化为球形时，含焊料的电极30的直径d可以基本上局限于柱状金属层31的直径。因此，可以减小多个含焊料的电极30的电极间的节距。
在一个优选实例中，柱状金属层31可以由铜(Cu)制成，或者包括例如，铜(Cu)和镍(Ni)的层叠膜。焊料层32可以由例如，锡(Sn)或者Sn-Ag制成。
包含铜的柱状金属层31可以更加增进半导体器件1的散热，因为铜钱具有最佳的导热性。而且，铜和焊料材料形成具有最佳强度的合金。这使得能够提供具有更优化的连接强度的电极结构。
因为焊料层32由锡或者Sn-Ag制成，当柱状金属层31包括铜时，铜可以分散在焊料层32内部。当焊料层32由锡制成时可以形成Sn-Cu合金，而当焊料层32由Sn-Ag制成时，可以形成Sn-Ag-Cu合金。已知这些具有作为焊料材料的稳定的且最佳的机械特性，并且使得能够提供具有更优化的强度及更优化的可靠性的连接结构。
在一个优选替换实例中，柱状金属层31可以由铜(Cu)制成，或者包括例如，铜(Cu)和镍(Ni)的层叠膜。焊料层32可以由例如，铟(In)或者In-Ag制成。在该情况下，上面给出的描述可以适用于柱状金属层31。而且，由铟或者In-Ag制成的焊料层32允许降低熔点。这使得能够减小在装配工艺期间产生的热应力，并且提供具有更优化产量及更优化可靠性的结构。
在一个优选实例中，柱状金属层31的高度H31可以大于焊料层32的高度H32。尽管焊料的量减少，这使得能够使半导体芯片10与封装基板20之间的间隙G增加了柱状金属层31的高度H31。因此在允许更容易注入底部填充树脂40同时，可以以更窄的节距形成多个含焊料的电极30。
在一个优选实例中，开口60可以填充有焊料层32。如果开口60内部应当保留没有填充焊料的微小开口，那么在后处理中难以利用底部填充树脂40填充微小开口，导致微小开口可能变为空隙的可能性。在该情况下，可能存在空隙内部的空气可能膨胀引起次级装配中的球形接头或者回流处理中的接合失败的可能性，或者熔化的焊料可能沿着空隙流动以引起相邻配线50之间的短路的可能性。利用焊料层32填充开口60使得能够抑制空隙的出现，或者能够抑制由于空隙导致的接合失败或者短路，并且防止产量或者可靠性降低。
在一个优选实例中，焊料层32的体积可以大于开口60的体积。这使得能够可靠地利用焊料层32填充开口60。而且，利用焊料层32的体积大于开口60的体积，可以提供足够量的焊料，并且允许含焊料的电极30与配线50之间的接合部分具有最佳的形状。因此，可以防止含焊料的电极30与配线50之间的接合部分具有变形的形状或者具有部分收缩的形状。因此，可以避免应力集中至焊料层32，导致接合部分更高的机械强度。
而且，在这个实施方式中，多个含焊料的电极30各自具有用作控制半导体芯片10与封装基板20之间的间隙G的间隙控制电极的功能。换言之，多个含焊料的电极30在开口60的开口端部(轮廓)61的全部(周长)各自包括重叠区域OL，柱形金属层31和阻焊剂层24在该重叠区域OL中彼此重叠。因此，在半导体器件1中，可以稳定地控制半导体芯片10与封装基板20之间的间隙G，并且抑制相邻配线50之间的短路。
以下效果可以通过采用柱状金属层31和开口60的这样一个布置获得。无论采用什么技术连接半导体芯片10至封装基板20，可以避免柱状金属层31与配线50之间的直接接触。换言之，半导体芯片10与封装基板20之间的间隙G可以自对准调节至等于或者高于柱状金属层31的高度H31的值。因此，可以抑制柱状金属层31与配线50之间的距离过度地变小，以及导致迫使离开开口60的焊料层32与附近的含焊料的电极30之间的短路。因此可以以高产量生产多个含焊料的电极30的电极间的节距变窄的倒装芯片半导体器件1。而且，在没有设置诸如用于间隙调节的间隔件的额外结构的情况下，可以设置稳定的间隙G。
在一个优选实例中，在开口60的开口端部61的一部分或全部，柱状金属层31的直径d可以大于开口60的宽度(直径)W。在这个实施方式中，例如，柱状金属层31的宽度(直径)d可以是90μm。例如，焊盘57的直径可以是110μm。例如，开口60的宽度(直径)W可以是80μm。
应注意，在这个实施方式中描述的情况是，如在图3中示出的，含焊料的电极30和开口60可以具有同心圆形的平面位置关系，并且含焊料的电极30在开口60的开口端部61的全部可包括重叠区域OL。然而，多个含焊料的电极30在开口60的开口端部61的一部分各自可包括重叠区域OL，柱形金属层31和阻焊剂层24在该重叠区域OL中彼此重叠。该情况之后在第二实施方式中描述。
由铝(Al)制成的衬垫13可以设置在半导体芯片10的芯片主体11的元件形成表面11A上。柱状金属层31可以通过导电薄膜和隔离膜(以从放置柱状金属层31的那一侧开始的顺序)电连接至衬垫13，但是在图4中省去导电薄膜和隔离膜。例如，铜(Cu)作为导电薄膜，并且例如TiW作为隔离膜可以通过溅射形成。钝化膜14可以覆盖半导体芯片10的芯片主体11的元件形成表面11A的除设置衬垫13的区域以外的区域。应注意，不仅衬垫13和钝化膜14而且诸如配线层和扩散层的层也可以形成在半导体芯片10中，但是在图4中省去诸如配线层和扩散层的层。
多条配线50可以是封装基板20的最外层上的配线。应注意，图4描述直接设置在多条配线50下面的绝缘层21C的单层结构，作为封装基板20的基板主体21。然而，基板主体21可以是包括除绝缘层21C以外的一层或者多层的层叠结构。
在一个优选实例中，多条配线50中的每一个可包括金属配线层51和表面涂层52。金属配线层51可以由铜(Cu)作为主要成分制成。表面涂层52可以覆盖金属配线层51的表面的开口60中暴露的区域。设置表面涂层52有助于增强的焊料可湿性，并且促进焊料在金属配线层51的表面上面的浸湿和散布。当开口60在开口60内的配线50的长度方向DL上具有之后第二实施方式中描述的延长的平面形状时，这引起焊料在开口60内的配线50的整个暴露区域上面更容易浸湿和散布。因此，使得能够更可靠地促进增强接合强度的作用。
在一个优选实例中，表面涂层52可包括例如，Ni-Au电镀层或者Ni-Pd-Au电镀层。因为表面涂层52的镍和焊料层32可以形成合金层，所以可以防止配线50过度地与焊料形成合金层、由于焊料变薄、以及耗散和断开。可以防止焊料侵入配线50与封装基板20的绝缘层21C之间引起配线50的粘合强度降低并且引起配线50剥离并且断开。而且，焊料层32可以与表面涂层52的金反应，改善润湿性并且允许防止接合至配线50的失败。另外，焊料沿着暴露的配线50的浸湿和散布使得能够稳定增加含焊料的电极30与配线50之间的接合部分的面积。具体地，采用非电解电镀使得能够抑制表面涂层52的厚度的变化，并且提供接合部分具有更高的可靠性的结构。
第六实施方式至第十实施方式中描述制造半导体器件1的方法。
在半导体器件1中，多个含焊料的电极30各自具有用作间隙控制电极的功能，并且在开口60的开口端部61的一部分或全部各自包括重叠区域OL，柱状金属层31和阻焊剂层24在重叠区域OL中彼此重叠。因此，半导体芯片10与封装基板20之间的间隙G可以限定为等于或者高于柱状金属层31的高度H31的值。因此，可以抑制柱形金属层31和配线50之间的间隙G过度地变小，并且引起介于柱状金属层31与配线50之间的焊料排出。这可以促进抑制由于如此排出的焊料导致的相邻配线50之间的短路。而且，与现有的C4连接的壳体相比，焊料层32的体积可以是小的，但是即使当半导体芯片10与封装基板20之间的间隙G过度地变宽时，可以抑制接合部分的焊料形状由于焊料的量不足导致的变形。因此，可以抑制由于应力集中或者疲劳导致的焊料的断裂。
如所述的，在这个实施方式中，多个含焊料的电极30各自设置有用作间隙控制电极的功能，并且在开口60的开口端部61的一部分或者全部设置重叠区域OL，柱状金属层31和阻焊剂层24在重叠区域OL中彼此重叠。因此，可以稳定地控制半导体芯片10与封装基板20之间的间隙G，并且抑制相邻配线50之间的短路。因此，当执行高密度倒装芯片连接时，可以抑制由于多条配线50的配线间的节距的缩小，或者由于多个含焊料的电极30的电极间的节距的缩小导致的短路。而且，可以抑制接合部分的可靠性由于多个含焊料的电极30的尺寸的减少导致的降低，并且提供具有高可靠性或者高产量的产品。此外，还可以通过增加接线端子的数目以甚至更低的成本和更高的功能化提供这种产品。
应注意，第一实施方式描述的情况是多个含焊料的电极30每个用作间隙控制电极。然而，通过对着阻焊剂层24按压的柱状金属层31，阻焊剂层24不易变形。因此，多个含焊料的电极30可包括至少一个间隙控制电极，使得能够获取与第一实施方式类似的效果。
而且，在一个优选实例中，多个含焊料的电极30可包括多个间隙控制电极，并且考虑到当半导体芯片10压接时的半导体芯片10的倾斜，多个间隙控制电极中至少一个可以放置在矩形半导体芯片10的每一侧。此外，还考虑到多个含焊料的电极30的高度上的变化，多个含焊料的电极30各自可以具有用作如第一实施方式中的间隙控制电极的功能，使得能够更可靠地获取效果。
(变形例1-1)
另外，以上第一实施方式描述了通过允许柱状金属层31的直径d大于开口60的宽度(直径)W，可以设置柱状金属层31与阻焊剂层24彼此重叠的重叠区域OL的情况。然而，例如，如在图5中示出的，柱状金属层31的中心C31可以与开口60的中心C60未对准。同样在这种情况下，可以设置柱状金属层31和阻焊剂层24彼此重叠的重叠区域OL，并且获取与以上第一实施方式的那些类似的效果。应注意，该变形例不限于第一实施方式。可以使该变形例与第二实施方式至第十实施方式中任一个或者以下描述的变形例的任一个结合。
(第二实施方式)
图6以放大方式示出根据本公开内容的第二实施方式的半导体器件2的部分。具体地，图6示出了芯片安装区域20A的边缘部分附近的两个相邻配线50(50A和50B)的平面构造。应注意，为了更容易理解，在图6的顶视图中省去半导体芯片10和底部填充树脂40，但是半导体芯片10可以放置在半导体芯片10的通过虚线表示的芯片轮廓10A的左侧区域中。
在这个实施方式中，开口60可以具有在开口60内的配线50的长度方向DL上延长的矩形或者基本上矩形的平面形状。开口60的长度L可以根据封装基板20的热膨胀系数调节。因此，在半导体器件2中，可以减轻开口60与含焊料的电极30之间的位置偏离的影响，并且抑制相邻配线50之间的短路。另外，根据这个实施方式的半导体器件2可以具有与根据以上第一实施方式的半导体器件1的那些类似的构造、工作、及效果。因此给出由相同参考标记表示的相应组件的描述。
阻焊剂层24设置为基板主体21的前表面21A和多条配线50上的连续层，并且阻焊剂层在多条配线50中的每一个上具有开口60。在一个具体实例中，例如，多条配线50中的每一个可以具有不变的宽度W50。例如，在多条配线50中的每一个的另一端上，开口60可以设置为矩形形状或者基本上矩形形状。例如，图6描述设置在两条配线50A和50B上的两个开口60A和60B。在开口60A内部，配线50A和含焊料的电极30A可以接合在一起。虽然未示出，同样在开口60B内部，配线50B和含焊料的电极30B可以接合在一起。因此，多个含焊料的电极30和多条配线50在开口60内部可以接合在一起，以形成半导体芯片10与封装基板20之间的连接。应注意，在图6中，设置阻焊剂层24的区域通过淡点区域表示。
在一个优选实例中，如图6所示，相邻开口60A和60B可以布置在相对于多条配线50的长度方向DL交替的偏离位置处(所谓的交错布置)，以减小多条配线50之间的配线间的节距P50。
图7示出沿图6的线VII-VII截取的开口60A的截面构造。应注意，开口60B可以同样具有类似构造。例如，开口60可以允许开口60内的配线50的上表面53以及侧面54的高度方向上的全部暴露。多个含焊料的电极30中的每一个可以覆盖开口60内部的配线50的暴露部分(开口60中暴露的部分，配线50的上表面53和侧面54)。换言之，开口60可以设置为允许开口60内部的配线50的上表面53以及侧面54暴露。开口60的开口端部61可以定位在开口60内部的配线50的侧面54外面。含焊料的电极30的直径d可以大于配线50的宽度W50。含焊料的电极30可以连接至配线50，以便包封或者包围配线50。
以这种方法，含焊料的电极30与配线50之间的连接面积可以扩大，使得能够不以二维形状而是三维形状形成含焊料的电极30与配线50之间的接合部分。因此，即使当由于半导体芯片10与封装基板20的热膨胀系数差异导致的热应力施加至接合部分时，可以抑制接合部分中产生的金属间化合物破坏。热应力可以由安装半导体芯片10的加热、装配线的安装中的回流处理、或者在器件操作期间产生的热量所引起。因此，可以提高可靠性。
在一个优选实例中，与第一实施方式一样，多个含焊料的电极30中的每一个以从放置芯片主体11的一侧开始的顺序可包括例如，柱形金属层31和焊料层32。柱状金属层31和焊料层32可以与第一实施方式中的那些类似地构造。
另外，与第一实施方式一样，多个含焊料的电极30各自可以具有用作控制半导体芯片10与封装基板20之间的间隙G的间隙控制电极的功能。换言之，如在图7中示出的，多个含焊料的电极30在开口60的开口端部61的一部分可以具有重叠区域OL，柱形金属层31和阻焊剂层24在该重叠区域OL中彼此重叠。因此，在半导体器件2中，与第一实施方式一样，可以稳定地控制半导体芯片10与封装基板20之间的间隙G，并且抑制相邻配线50之间的短路。
与第一实施方式一样，由铝(Al)制成的衬垫13和钝化膜14可以设置在半导体芯片10的芯片主体11的元件形成表面11A上。
在一个优选实例中，与第一实施方式一样，多条配线50中的每一个可包括金属配线层51和表面涂层52。金属配线层51可以由铜(Cu)作为主要成分制成。表面涂层52可以覆盖金属配线层51的表面的开口60中暴露的区域。在一个优选实例中，表面涂层52的组成材料可以与第一实施方式中的那些类似。
图8示出沿图6的线VIII-VIII截取的开口60A的截面构造。应注意，开口60B可以具有类似构造。如在图6和图8中示出的，开口60可以具有开口60内部的配线50的长度方向DL上延长的平面形状。开口60的长度L可以根据封装基板20的热膨胀系数调节。因此，在半导体器件2中，可以减轻开口60与含焊料的电极30之间的位置偏离的影响，并且抑制相邻配线50之间的短路。
通过开口60内部的配线50的长度方向DL上延长的开口60获得的可能效果可以如下。为了连接含焊料的电极30至配线50，可以进行加热以熔化焊料。在这种情况下，由于半导体芯片10与包括配线50和绝缘层21C的封装基板20的热膨胀系数之间的差异，阻焊剂层24的开口60与半导体芯片10上的含焊料的电极30可以偏离设定值(即，它们在室温下的相对位置)。因为封装基板20的热膨胀系数通常大于半导体芯片10的热膨胀系数，所以在焊料熔化的温度下可能存在如在图9中示出的位置偏离。
在这个实施方式中，开口60可以具有在开口60内的配线50的长度方向DL上延长的平面形状。开口60的长度L可以根据封装基板20的热膨胀系数调节。这使得能够抑制如在图9中示出的焊料层32在阻焊剂层24上流动引起与相邻的含焊料的电极30B的短路的出现。而且，如图1所示，多条配线50可以布置为从芯片安装区域20A的边缘部分在基板主体21的外面延伸，以加宽多条配线50的配线间的节距至通孔22的节距。多条配线50的该布置可以与沿着开口60内部的配线50的长度方向DL延长的开口60结合，产生所描述的抑制短路的效果。
此外，沿着具体方向选择性地，即沿着开口60内部的配线50的长度方向DL选择性地，放大开口60使得能够提供适合于加热中的位置偏离的结构，同时在没有加宽多条配线50的节距的情况下保持抑制短路的效果。
另外，可以增加焊料层32和配线50形成合金层的区域的面积。这导致更高的接合强度，并且提高产量和可靠性。
应注意在图7和图8中，配线50A和50B中的每一个的宽度W50例如可以是15μm。配线50A与配线50B之间的配线间的节距P50例如可以是40μm。配线50A与配线50B的高度H50例如可以是15μm。开口60的宽度W例如可以是40μm，以及开口60的长度L例如可以是60μm。柱状金属层31的高度H31例如可以是40μm。柱状金属层31例如可以具有圆柱体的形状，并且直径d例如可以是45μm。因为如上所述柱状金属层31的直径d大于开口60的宽度W，所以可以稳定地控制半导体芯片10与封装基板20之间的间隙G，并且抑制相邻配线50之间的短路，如第一实施方式中描述的。焊料层32的高度H32例如可以是18μm。半导体芯片10与封装基板20之间的间隙(从半导体芯片10的钝化层13至封装基板20的阻焊剂层24的距离)例如可以是至少40μm或更大。
在一个优选实例中，例如，开口60的长度L可以满足以下表达式1。
L>(a-3.5)×D×(T-25)×10-6+d…表达式1
(在表达式1中，L表示开口60的长度(mm)，a表示封装基板20的等效热膨胀系数(ppm/℃)，D表示从封装基板20的中心至开口60的中心的距离(mm)，T表示焊料的熔点(℃)，及d表示含焊料的电极30的直径。)
在下面，描述表达式1的更多细节。
已知封装基板20的热膨胀系数可以粗略通过可以由以下表达式2(参考："Thermophysical Properties Handbook",Japan Society of ThermophysicalProperties,1990,pp.285-289)定义的等效热膨胀系数a代替。
a＝Σ(厚度×弹性模量×CTE)/Σ(厚度×弹性模量)…表达式2
在此，“Σ”表示关于组成封装基板20的所有材料的值的合计。CTE是每种材料的热膨胀系数。当组成焊料层32的焊料是Sn-Ag时，熔点是221℃。无论使用什么接合工艺，封装基板20至少加热至接近焊料的熔点的温度。因此，封装基板20与焊料层32之间从室温状态的位置偏离ΔL的量可以由以下表达式3限定，其中，假设室温是25℃。
ΔL＝(a-3.5)×(221-25)×10-6×D…表达式3
在此，“D”表示从封装基板20的中心至接合部分(开口60的中心)的距离。3.5是作为半导体芯片10的主要组成材料的硅(Si)的热膨胀系数。因此，开口60的长度L可以是至少等于或者大于以下表达式4给出的值。这使得能够允许大部分焊料甚至在焊料在焊料接合中加热时进入开口60。
L>(a-3.5)×(221-25)×D×10-6+d…表达式4
在此，“d”表示多个含焊料的电极30中的每一个的直径，即，柱形金属层31的直径。在理想实例中，考虑到焊料层32的电镀的体积、开口60的宽度W、及配线50的宽度W50，开口60的长度L的最大值可以调节为允许如上所述利用焊料层32填充开口60。
例如，假设封装基板20制造为表1中汇总的构造，我们计算开口60的长度L。
[表1]
封装基板可以是堆积四层基板，并且包括含玻璃布(日立化学公司，Ltd.：700GR)作为芯部材料的环氧树脂材料、作为堆积材料的ABF膜材料(Ajinomoto Fine-Techno Co.，Inc.：GX92)、阻焊剂(Taiyo Ink Mfg.Co.Ltd.：AUS703)、及由铜制成的配线层。芯部材料的厚度可以是800μm。堆积层的厚度可以是35μm。阻焊剂厚度可以是20μm。作为表层的配线层的厚度可以是15μm。作为芯层的配线层的厚度可以是25μm。每种材料的弹性模量和热膨胀系数(CTE)可以如表1中汇总的。关于柱状金属层31放置的位置，当考虑热膨胀变得最大的角度(拐角)时，例如，假设衬垫13布置在10mm的面积中，D可以等于约7.06mm(D＝约7.06mm)。衬垫13可以用作半导体芯片10的I/O衬垫。
利用这些参数，可以通过表达式2给出约10.5ppm/℃的等效热膨胀系数。假设利用焊料层32连接半导体芯片10至多条配线50的工艺中施加的温度是221度，即，Sn-Ag系焊料的熔点。因此，表达式3给出的位置偏离ΔL的量的最大值可以是9.75μm。在此，在一个理想实例中，因为柱状金属层31的直径d是40μm，从表达式4中，开口60的长度L可以至少是49.75μm或更大。因此，开口60的长度L可以设计成为，例如，55μm。
开口60的体积可以计算为31625μm3，不包括配线50占据的体积。因此，当含焊料的电极30被设计成允许焊料层32的体积大于该值时，焊料层32的电镀厚度可以是25.2μm或更大。因为实际电镀厚度存在变化，所以可以考虑该变化进行含焊料的电极30的设计。
应注意，通过在去除阻焊剂层24之前中途停止显影以允许封装基板20的绝缘层21C暴露，可以减小焊料层32的电镀厚度，如之后第三实施方式中描述的。
第六实施方式至第十实施方式中描述制造半导体器件2的方法。
在半导体器件2中，阻焊剂层24的开口60可以具有在开口60内的配线50的长度方向DL上延长的平面形状。开口60的长度L可以根据封装基板20的热膨胀系数调节。因此，在装配工艺期间用于焊料接合的加热中，即使在开口60与含焊料的电极30之间由于半导体芯片10与封装基板20的热膨胀系数差异导致位置偏离的情况下，焊料层32几乎不可能在阻焊剂层24上流动。因此，开口60与含焊料的电极30之间的位置偏离的影响减轻，导致相邻配线50之间的短路得到抑制。
如所描述，在这个实施方式中，阻焊剂层24的开口60可以具有在开口60内的配线50的长度方向DL上延长的平面形状。开口60的长度L可以根据封装基板20的热膨胀系数调节。因此，可以减轻开口60与含焊料的电极30之间的位置偏离的影响，使得相邻配线50之间的短路得到抑制。具体地，该实施方式适用于在单个半导体芯片10中利用芯片尺寸增加合成多个功能的情况，或者含焊料的电极30的直径d减小并且含焊料的电极30以精细节距连接至配线50的情况。
而且，开口60可以具有在开口60内的配线50的长度方向DL上延长的平面形状。这使得能够在不允许相邻配线50的表面暴露的情况下，增加作为连接对象的配线50从阻焊剂层24中的暴露部分的面积。因此，可以扩大含焊料的电极30与配线50之间的接合面积，并且增加接合部分的机械强度。换言之，可以抑制由于接合工艺中加热产生的热应力导致的破坏，提高对于半导体芯片10的操作中施加的温度循环的机械强度，并且提供具有高产量或者高可靠性的倒装芯片半导体器件2。
此外，阻焊剂层24设置为基板主体21的前表面21A和多条配线50上的连续层，并且具有多条配线50中的每一个上的部分开口60。因此，可以防止阻焊剂层24从多条配线50剥落，以便不失去抑制短路的功能或者配线保护的功能。
另外，阻焊剂层24设置为连续层。这允许阻焊剂层24介于(含焊料的电极30和配线50的)接合部分与相邻配线50之间。因此，即使当配线间的节距P50减小时，可以抑制短路。因此，可以减小配线间的节距P50，并且在半导体芯片10与封装基板20之间提供更高密度的连接结构。因此，可以以较低成本提供适合于半导体芯片的更高功能化或者接口的带加宽的倒装芯片结构。
此外，阻焊剂层24设置为连续层。这使得可以防止焊料沿着配线50过度浸湿和散布，引起焊料的体积不足，引起含焊料的电极30与配线50的接合部分的形状变形，并且引起机械强度降低。
另外，在这个实施方式中，多条配线50可以从芯片安装区域20A的边缘部分在基板主体21的外面延伸，并且在芯片安装区域20A的每侧平行于彼此放置。因此，可以使多条配线50从含焊料的电极30与多条配线50的接合部分直接延伸至封装基板20的外部分。另外，可以消除预焊料形成。也不必如现有的C4技术中的使配线50小型化并且在焊盘之间形成配线50，或者从焊盘通过通孔形成至较低层的配线。这使得能够显著地减小基板成本。
此外，开口60可以允许上表面53以及开口60内的配线50的侧面54的高度方向上的一部分或全部暴露。这使得能够增加焊料层32和配线50形成合金层的区域的面积。另外，如此产生的合金层不仅可以如现有的焊盘焊料连接中的二维延伸，而且可以三维延伸，三维包括配线50的厚度方向。这使得能够提供接合强度更高的结构。
另外，开口60的长度L可以基于表达式1设置。因此，在含焊料的电极30与配线50的接合中加热至接近焊料的熔点的温度，可以防止焊料层32在阻焊剂层24上流动进而引起相邻配线50之间的短路。
关于此，不仅在半导体芯片10与封装基板20的倒装芯片接合工艺期间，而且在BGA球形接头的回流的后处理和在装配线上安装母板的加热工艺期间可以获得类似效果。换言之，当半导体器件2加热至等于或者高于焊料的熔点的温度时，半导体芯片10和封装基板20各自可以热扩展。此外，底部填充树脂40可以加热高于玻璃转变温度并且软化。另外，焊料层32可以熔化。因此，利用焊料层32熔化，存在柱形金属层31可以从开口60突出并且位于阻焊剂层24上的可能性。焊料层32的部分可以连同柱状金属层31移动并且在阻焊剂层24上流动。由于含焊料的电极30与配线50的接合部分的形状变形，在冷却工艺期间，即使没有引起短路，有可能由于热应力导致的破坏。
因此，基于表达式1设置开口60的长度使得能够避免如上所述的可以源自由热膨胀系数所引起的含焊料的电极30的位置偏离的缺点。因此，可以提供具有最佳产量和可靠性的结构。
(变形例2-1)
(开口具有椭圆形的平面形状的实例)
图10以放大方式示出根据变形例2-1的半导体器件的部分。具体地，图10示出了芯片安装区域20A的边缘部分附近的两个相邻配线50(50A和50B)的平面构造。应注意，为了更容易理解，在图10的顶视图中省去半导体芯片10和底部填充树脂40，但是半导体芯片10可以放置在半导体芯片10的通过虚线表示的芯片轮廓10A的左侧区域中。
在这个变形例中，开口60可以具有在开口60内的配线50的长度方向DL上延长的椭圆形的平面形状。这使得能够增加配线50的暴露区域的面积，并且为含焊料的电极30与开口60之间的位置偏离提供较大的余量。另外，根据这个变形例的半导体器件2A可以具有与根据以上第二实施方式的半导体器件2的那些类似的构造、工作、及效果。因此给出由相同参考标记表示的相应组件的描述。
在一个优选实例中，因为阻焊剂是负感光材料，所以阻焊剂层24的开口60可以位于与相邻开口60特定值或更多的距离d60。因此，在一个理想实例中，当阻焊剂层24的开口60的长度L设置为大的值以使用较大尺寸的半导体芯片10或者诸如无芯基板的具有大的线性膨胀系数的封装基板20时，多个含焊料的电极30之间的节距可以设置为大的值，其中，开口60成型类似如以上第一实施方式描述的矩形。
在这个变形例中，开口60可以具有在开口60内的配线50的长度方向DL上延长的椭圆形的平面形状。因此，可以增加开口60内的配线50的暴露区域的面积，同时与相邻开口60的距离d60保持在特定值。因此，可以在保持多个含焊料的电极30之间的节距的同时，为含焊料的电极30与开口60之间由半导体芯片10与封装基板20的热膨胀系数的差异所引起的位置偏离提供更大的余量。换言之，即使在使用较大尺寸的半导体芯片10或者热膨胀系数较大的封装基板20的情况下，或者利用更高处理温度的情况下，可以防止焊料层32在阻焊剂层24上流动并且引起相邻配线50之间的短路，或者防止焊料层32与配线50之间的接合的失败。而且，还可以增加焊料层32和配线50形成合金层的区域的面积，导致更高的接合强度和产量和可靠性的增强。此外，与具有如在图11中示出的矩形状开口60相比，可以抑制开口60的体积(不包括配线50的体积)的增加。这使得能够在不增加焊料层32的体积的情况下利用焊料层32填充开口60，同时产生如上所述的效果。
如所描述的，在这个变形例中，开口60可以具有椭圆形的平面形状。因此，可以在没有减小开口60之间的距离d60，即，没有增加阻焊剂的分辩率的情况下增加配线50的暴露区域的面积。这允许含焊料的电极30与开口60之间的位置偏离的较大余量，以及增强的接合强度。
(变形例2-2)
(开口内的配线包括加宽部分的实例)
图12以放大方式示出根据变形例2-2的半导体器件的部分。具体地，图12示出了芯片安装区域20A的边缘部分附近的两个相邻配线50(50A和50B)的平面构造。应注意，为了更容易理解，在图12的顶视图中省去半导体芯片10，多个含焊料的电极30及底部填充树脂40，但是半导体芯片10可以放置在半导体芯片10的通过虚线表示的芯片轮廓10A的左侧区域中。另外，在图12中，安装多个含焊料的电极30的位置由虚线表示。
在这个变形例中，开口60内，多条配线50中的每一个可包括加宽部分55。这使得能够增加含焊料的电极30与配线50形成合金层的区域的面积，导致接合部分甚至更高的强度。另外，根据这个变形例的半导体器件2B可以具有与根据以上第二实施方式的半导体器件2的那些类似的构造、工作、及效果。因此给出由相同参考标记表示的相应组件的描述。
多条配线50各自可以放置在开口60内，两个侧面54暴露，并且各自可包括宽度W50部分增加的加宽部分55。这引起焊料层32和配线50形成合金层的区域的面积的增加。因此，可以提高对热应力产生的剪切应力或者其他原因产生的并且施加至焊料接合部分的应力的接合强度。这导致产量和可靠性的增强。
(变形例2-3)
(开口内的配线具有间断的实例)
图13以放大方式示出根据变形例2-3的半导体器件的部分。具体地，图13示出了芯片安装区域20A的边缘部分附近的两个相邻配线50(50A和50B)的平面构造。应注意，为了更容易理解，在图13的顶视图中省去半导体芯片10，多个含焊料的电极30及底部填充树脂40，但是半导体芯片10可以放置在半导体芯片10的通过虚线表示的芯片轮廓10A的左侧区域中。而且，在图13中，安装多个含焊料的电极30的位置由虚线表示。
在这个变形例中，开口60内，多条配线50中的每一个可以具有间断56。这使得能够增加含焊料的电极30与配线50形成合金层的区域的面积，导致接合部分甚至更高的强度。另外，根据这个变形例的半导体器件2C可以具有与根据以上第二实施方式的半导体器件2的那些类似的构造、工作、及效果。因此给出由相同参考标记表示的相应组件的描述。
图14示出沿着图13的线XIV-XIV截取的截面构造。配线50中的每一个在开口60内可能断开，并且具有间断56。间断56的距离d56例如可以是约10μm。配线50的高度H50例如可以是15μm。利用这种构造，可以增加含焊料的电极30与配线50的接触面积，导致更高的接合强度。而且，如果通过配线50的表面涂层52和焊料层32形成的合金层出现剥落，由于配线50的中断，可以防止剥落发生。
(变形例2-4)
(两个开口在它们的拐角处具有偏斜凹口，并且两个开口邻接放置为偏斜凹口面对彼此的实例)
图15是根据变形例2-4的半导体器件的部分的放大顶视图。具体地，图15示出了芯片安装区域20A的边缘部分附近的两个相邻配线50(50A和50B)的平面构造。应注意，在图15的顶视图中省去半导体芯片10，多个含焊料的电极30及底部填充树脂40，但是半导体芯片10可以放置在半导体芯片的通过虚线表示的芯片轮廓10A的左侧区域中。
在该变形例中，两个开口60A和60B在它们的角(拐角)处可以具有偏斜凹口62。两个开口60A和60B可以放置为偏斜凹口62面对彼此。因此，在该变形例中，可以更加减小含焊料的电极30之间的距离d30。另外，根据这个变形例的半导体器件2D可以具有与根据以上第二实施方式的半导体器件2的那些类似的构造、工作、及效果。因此给出由相同参考标记表示的相应组件的描述。
在一个优选实例中，因为阻焊剂通常是负感光材料，所以开口60之间的距离d60可以是特定值或更大。在这个变形例中，相邻开口60在它们的拐角处可以具有偏斜凹口62，左侧的阻焊剂层24没有去除。以这种方法，与具有矩形开口60的情况相比，可以减小含焊料的电极30之间的距离d30，同时开口60之间的距离d60保持在特定值。而且，含焊料的电极30与开口60之间的位置偏离的余量与具有成型类似矩形的开口60的情况几乎没有变化。位置偏离可以由半导体芯片10与封装基板20的热膨胀系数的差异所引起。
在一个优选实例中，偏斜凹口62可以布置为避免与配线50重叠，以便不在配线50上面延伸。这使得能够防止配线50的开口60内的暴露区域的面积受偏斜凹口62的影响。因此，即使当含焊料的电极30之间的距离d30减小时，可以提供含焊料的电极30和配线50形成合金层的区域的足够面积，并且保持接合强度。
(变形例2-5)
(两个开口在它们的侧面具有偏斜凹口，并且两个开口邻接放置为偏斜凹口面对彼此的实例)
图16是根据变形例2-5的半导体器件的部分的放大顶视图。具体地，图16示出了芯片安装区域20A的边缘部分附近的两个相邻配线50(50A和50B)的平面构造。应注意，为了更容易理解，在图16的顶视图中省去半导体芯片10、多个含焊料的电极30及底部填充树脂40，但是半导体芯片10可以放置在半导体芯片的通过虚线表示的芯片轮廓10A的左侧区域中。
在这个变形例中，两个开口60A和60B中的每一个可以沿着其一侧的整体具有偏斜凹口62。两个开口60A和60B可以相邻放置为偏斜凹口62面对彼此。因此，在该变形例中，可以更加减小含焊料的电极30之间的距离d30，并且更加提高接合强度。另外，根据这个变形例的半导体器件2E可以具有与根据以上第二实施方式的半导体器件2的那些类似的构造、工作、及效果。因此给出由相同参考标记表示的相应组件的描述。
在这个变形例中，两个开口60A和60B各自在一侧可以具有偏斜凹口62，并且具有包含一个偏斜边的梯形平面形状。因此，相邻开口60A和60B各自可包括一个相对于开口60内的配线50的长度方向DL的偏斜边。与具有矩形开口60的情况相比，这使得能够减小含焊料的电极30之间的距离d30，同时相邻开口60之间的距离d60保持在特定值。此外，还可以增加含焊料的电极30与配线50之间的接合面积。这使得即使当含焊料的电极30之间的距离d30减小时能够保持接合强度。
在这个变形例中，两个开口60A和60B各自在一侧可以具有偏斜凹口62，并且成型为梯形。因此，可以在没有增加阻焊剂的分辩率的情况下减小含焊料的电极30之间的距离d30，并且提供含焊料的电极30的更加高密度的布置。
(第三实施方式)
(半导体器件；开口内阻焊剂层的厚度小于阻焊剂层的除基板主体的前表面的开口以外的区域中的厚度的实例)
图17以放大方式示出根据本公开内容的第三实施方式的半导体器件的部分。具体地，图17示出了芯片安装区域20A的边缘部分附近的两个相邻配线50(50A和50B)的截面构造。
在半导体器件3中，开口60内的阻焊剂层24的厚度t1可以小于阻焊剂层24在除基板主体21的前表面的开口60以外的区域中的厚度t2。因此，在这个实施方式中，可以提高开口60的形状的可控性，并且提高封装基板20与配线50的粘合强度。另外，根据这个实施方式的半导体器件3可以具有与根据以上第二实施方式的半导体器件2的那些类似的构造、工作、及效果。因此给出由相同参考标记表示的相应组件的描述。
在这个实施方式中，开口60内的阻焊剂层24可以允许配线50的侧面54的高度方向上的部分暴露，不允许封装基板20的基板主体21的绝缘层21C暴露。配线50的表面涂层52可以设置在从配线50的表面的阻焊剂层24暴露的区域上。在一个具体实例中，配线50的厚度H50例如可以是15μm。阻焊剂层24的厚度t2例如可以是20μm。配线50的侧面54的暴露的量例如可以是约10μm。开口60内的阻焊剂层24的厚度t1例如可以是约5μm。因为阻焊剂层24通常可以由负抗蚀剂制成，所以这种结构可以通过中途停止显影(而不是执行显影到底)容易生成。与显影进行直至封装基板20的基板主体21的绝缘层21C暴露的情况相比，可以减少显影时间。这使得能够使开口60的尺寸小型化。
而且，在这个实施方式中，配线50可以具有部分嵌入阻焊剂层24，而不是侧面54的高度方向上的全部暴露的形状。因此，可以抑制配线50从封装基板20的基板主体21的绝缘层21C剥落。
另外，开口60的深度方向的长宽比可以降低，并且开口60中填充的焊料的量也可以减小。因此，可以容易地利用焊料层32填充开口60。因此，可以防止开口60内产生微小空隙，防止诸如球形接头的回流处理和次级装配的回流处理的后处理中的空隙的肿胀，并且防止产量和可靠性的退化。
另外，如第二实施方式中描述的，开口60可以是开口60内的配线50的长度方向DL上延长，以增加配线50在长度方向DL上的暴露区域的面积。这使得能够补偿由于配线50在深度方向上的暴露区域的减少导致的接合面积的减少的量。
如所描述的，在这个实施方式中，阻焊剂层24可以允许上表面53以及开口60内的配线50的侧面54的高度方向上的部分暴露。阻焊剂层24可以覆盖开口60内的配线50的侧面54的高度方向上的剩余部分。而且，阻焊剂层24可以覆盖除基板主体21的前表面的开口60以外的上表面53以及多条配线50中的每一个的侧面54的高度方向上的全部。利用该构造，不需要在阻焊剂层24的厚度方向上全部进行开口60内的阻焊剂层24的显影。因此，可以提高阻焊剂的分辩率，以形成精细开口60，并且更加增加多条配线50的密度。
而且，配线50的侧面54的高度方向上没有全部暴露的构造使得能够提高配线50与封装基板20的基板主体21的绝缘层21C之间的粘合强度。还能够防止焊料材料侵入配线50与封装基板20的基板主体21的绝缘层21C之间的接口并且引起粘合强度降低。此外，可以减少开口60中填充的焊料的体积。
(第四实施方式)
(半导体器件；MCM(多芯片模块)的实例)
图18示意性地示出根据本公开内容的第四实施方式的半导体器件的总体构造。图19示意性地示出半导体器件沿着线XIX-XIX截取的截面构造。虽然第二实施方式描述了半导体器件2可以是包括半导体芯片10作为单一本体的LSI封装的情况，但是根据这个实施方式的半导体器件4例如可以是MCM(多芯片模块)的应用例。另外，根据这个实施方式的半导体器件4可以具有与根据以上第二实施方式的半导体器件2的那些类似的构造、工作、及效果。因此给出由相同参考标记表示的相应组件的描述。
例如，半导体器件4可包括半导体芯片10、封装基板20、通孔22、焊球23、多个含焊料的电极30、底部填充树脂40、及多条配线50。这些可以具有与第二实施方式中的那些类似的构造。
而且，与第二实施方式一样，封装基板20可包括阻焊剂层24，并且具有开口60。
与第二实施方式一样，开口60可以具有在开口60内的配线50的长度方向DL上延长的平面形状。开口60的长度L可以根据封装基板20的热膨胀系数调节。因此，在半导体器件4中，与第二实施方式一样，可以减轻开口60与含焊料的电极30之间的位置偏离的影响，并且抑制相邻配线50之间的短路。
例如，除了半导体芯片10之外，两个半导体封装件70可以进一步安装在封装基板20的基板主体21的前表面21A上。底部填充树脂40可以设置在封装基板20与半导体封装件70中的每一个之间。
半导体封装件70可以具有一构造，在该构造中，例如，半导体芯片71可以利用配线73配线接合至封装基板72，并且利用模具树脂74密封。半导体封装件70可以在封装基板20上经过可以用作外部电极的焊球75连接至多条配线50。
例如，当DRAM用于半导体封装件70时，希望增加连接半导体芯片10至半导体封装件70的配线50的数目，以提供宽频带。因此，上面的第二实施方式可以应用于根据这个实施方式的半导体器件4，并且可以根据封装基板20的热膨胀系数调节开口60的长度L。这使得能够减少相邻配线50之间的短路，并且具有上面的包括使用以窄节距布置的配线50的倒装芯片连接的第二实施方式的优势。
应注意，半导体封装件70可以不是封装的半导体组件，而可以是例如裸芯片。在一个实例中，可以称为宽I/O(Wide I/O)的宽带存储器可以作为裸芯片安装，并且可以利用精细配线50在封装基板20上形成连接。以这种方法，可以提供甚至更宽的带。
(第五实施方式)
(半导体器件；利用模具树脂密封的实例)
图20示意性地示出根据本公开内容的第五实施方式的半导体器件的总体构造。半导体器件5可以具有一构造，在该构造中，如上面的第二实施方式中描述的半导体器件2可以利用模具树脂80密封。利用模具树脂80密封半导体器件2使得能够保护半导体芯片10的后表面和封装基板20的基板主体21的前表面21A。这允许更容易处理，并且使得能够提供抵抗来自外部的冲击的倒装芯片半导体器件5。
另一方面，模具树脂80可以伴随固化缩小，因为模具树脂80使用环氧树脂改性材料。而且，模具树脂80具有与半导体芯片10和封装基板20的那些不同的热膨胀系数。这可以更容易地引起施加至多个含焊料的电极30与多条配线50之间的接合部分的应力的增加。
在根据实施方式的半导体器件5中，如第二实施方式中描述的，在半导体器件2中，阻焊剂层24的开口60可以具有在开口60内的配线50的长度方向DL上延长的平面形状。开口60的长度L可以根据封装基板20的热膨胀系数调节。因此，可以减轻开口60与含焊料的电极30之间的位置偏离的影响，并且减少相邻配线50之间的短路。同样能够增加含焊料的电极30与配线50之间的接合部分的面积，并且减轻源自模具树脂80的应力的增加的影响。因此，可以提供具有更多最佳的连接可靠性的倒装芯片半导体器件5。
(变形例5-1)
而且，如在图21中示出的，在半导体芯片90可以层叠在模具树脂80内的半导体器件5A中也可以产生上面的效果。半导体芯片90可以不同于半导体芯片10。半导体芯片90可包括例如，芯片主体91。芯片主体91可以通过配线92连接至封装基板20。
(变形例5-2)
此外，如在图22中示出的，在PoP(层叠封装)半导体器件5B中也可以获得与如上所述的那些类似的效果，在PoP半导体器件中，如第二实施方式中描述的，另一半导体封装件100可以进一步层叠在半导体器件2的半导体芯片10上。
半导体封装件100可以具有一构造，例如，在该构造中，半导体芯片101A和101B可以利用配线103A和103B配线接合至封装基板102，并且利用模具树脂104密封。半导体封装件100可以在封装基板20上经过可以用作外部电极的焊球105连接至多条配线50。
(第六实施方式)
(制造半导体器件的方法；分批回流的实例)
图23至图30，以及图31至图34示出根据本公开内容的第六实施方式的按照流程顺序制造半导体器件的方法。
应注意，以下描述的情况是，通过根据这个实施方式的制造方法制造如上面的第一或者第二实施方式描述的半导体器件1或者2。然而，根据这个实施方式的制造方法不仅可以可应用于制造根据上面的第一实施方式或者第二实施方式的半导体器件1或者2，而且可应用于制造根据其它实施方式和变形例的半导体器件。
首先参考图23至图30描述了制造多个含焊料的电极30的方法。图23示出半导体芯片10处于形成多个含焊料的电极30之前的晶圆状态。钝化膜14可以形成在由硅(Si)制成的芯片主体11的元件形成表面11A上。绝缘膜(未示出)可以形成在芯片主体11的最外表面上。例如，绝缘膜可以由氮化硅膜或者聚酰亚胺制成。钝化膜14可以具有允许衬垫13暴露的开口。例如，衬垫13可以由铝制成。
在清洗晶圆表面之后，可以通过氩反向溅射来去除衬垫13的表面氧化膜。接下来，如在图24中示出的，TiW/Cu层叠膜15可以通过溅射顺次层叠。例如，TiW的厚度可以是100nm。例如，铜(Cu)的厚度可以是200nm。TiW可以设置用于抑制由于衬垫13的合金层和随后将形成的柱状金属层31的金属的形成而导致的电阻增加的目的。
此后，如在图25中示出的，抗蚀剂膜16可以通过在处于晶圆状态的半导体芯片10的前表面上旋涂形成。例如，抗蚀剂膜16的厚度可以是约70μm。
之后，如图26所示，可以通过使用诸如步进机或对准器的曝光机通过光刻法在形成含焊料的电极30的位置处形成抗蚀剂开口16A。当使用负抗蚀剂时，可以通过使用允许暴露除抗蚀剂开口16A以外的区域的掩模进行暴露。此后，可以进行显影以形成抗蚀剂开口16A。
此后，例如，可以通过例如浮渣去除工艺来清洁残留在抗蚀剂开口16A的底部中的抗蚀剂残留物。如在图27中示出的，柱状金属层31可以通过电镀形成。在处于晶圆状态的半导体芯片10的边缘部分中，抗蚀剂膜16的边缘可以提前切割约3mm。可以通过切割边缘部分供给电力以进行电镀。作为电镀膜，例如，铜(Cu)层可以形成40μm的直径和40μm的高度。为了抑制随后通过电镀形成的焊料的合金层和柱状金属层31的过度生长，可以在通过电镀形成铜(Cu)层之后连续进行镍(Ni)电镀，以形成层叠结构。在该情况下，铜(Cu)电镀膜的厚度可以是，例如35μm，并且镍(Ni)电镀膜的厚度可以是，例如5μm。
此后，如图28所示，焊料层32可以通过电镀在柱状金属层31上进行层叠。电镀的厚度可以是，例如26μm。焊料的组成物可以是，例如Sn-Ag。焊料层32可以通过类似的制造方法利用电镀中可以使用的其他焊料材料形成。具有低熔点，例如，铟(In)的焊料材料的电镀使得能够降低装配工艺期间的加热温度，并且减小装配期间的热应力。
此后，如在图29中示出的，可以去除抗蚀剂膜16。TiW/Cu层叠膜15可以通过湿刻蚀去除，其中，柱状金属层31用作掩模。氨过氧化氢水可用于TiW蚀刻。柠檬酸和过氧化氢水的混合液可以用于Cu蚀刻。
此后，如在图30中示出的，可以进行回流处理以去除焊料层32的表面上的氧化膜并且熔化焊料层32。实例可包括利用焊剂涂覆晶圆表面并且此后在回流熔炉中加热的方法，以及在回流熔炉中在甲酸的氛围下加热的方法。例如，可以使用可以在甲酸的氛围下将晶圆加热至约250℃以去除焊料层32的表面氧化膜并且熔化焊料层32的方法。此后，可以进行水清洗处理以去除附着于表面的残留物或者异物。此后，保护带可以附着于处于晶圆状态的半导体芯片10的元件形成表面11A。此后，可以进行背面研磨至预定厚度，以将芯片主体11的厚度调节至适当值。此后，可以利用切割胶带将芯片主体11固定至切割框架。在去除保护带之后，可以进行切割。因此，可以完成包括多个含焊料的电极30的半导体芯片10。
在这种情况下，由具有高于组成焊料层32的焊料的熔点的熔点的金属制成的柱状金属层31的可能优势可以如下。当电极的大部分由如现有的C4技术中的焊料制成时，由于在焊料熔化时将表面张力保持最小的力的作用，焊料电极可能倾向于保持自身为球形。为了在半导体芯片10与封装基板20之间提供注入底部填充树脂40的间隙，优选的是，当电极的大部分由焊料制成时，制备具有大直径的焊料电极。因此难以减小电极之间的节距。在这个实施方式中，多个含焊料的电极30可以具有柱状金属层31和焊料层32的层叠构造。柱状金属层31在焊料的熔点下不会熔化。这使得能够减小多个含焊料的电极30之间的电极间的节距，同时在半导体芯片10与封装基板20之间提供足够的间隙G。
应注意，上面的制造多个含焊料的电极30的方法可以适用于随后描述的第六实施方式和第七实施方式。
在下面，参考图31至图34描述通过分批回流连接封装基板20和半导体芯片10的方法。
首先，如在图31中示出的，可以通过预先通过浸渍施加到含焊料的电极30A的焊料层32的尖端的焊剂(未示出)，使含焊料的电极30A与作为连接对象的配线50A上的开口60A对准。
接下来，如在图32中示出的，在适当的温度下可以施加适当的负载以压力接合焊料层32至配线50A。在该阶段，焊料层32和配线50A的表面涂层52可能没有完全熔合，但是可以利用焊剂材料的粘合剂固定。
在这种情况下，过度施加负载可能引起半导体芯片10与封装基板20之间的间隙G变小。由于配线50和柱状金属层的刚性，其间存在的焊料层32可能从开口60排出并且突出至外部，导致短路的可能性。
在这个实施方式中，如以上在第一实施方式中描述，多个含焊料的电极30各自设置有用作间隙控制电极的功能，并且在开口60的开口端部61的一部分或全部中设置重叠区域OL，柱状金属层31和阻焊剂层24在重叠区域OL彼此重叠。因此，半导体芯片10与封装基板20之间的间隙G可以自对准保持在柱状金属层31的高度H31或更高。这避免如上所述的短路的缺点。
此后，如在图33中示出的，可以在回流熔炉中进行加热以引起焊料层32和配线50A的表面涂层52的熔合。在这种情况下，焊剂材料可以具有去除焊料层32的表面氧化膜的功能。
而且，在这种情况下，由于半导体芯片10与封装基板20的热膨胀系数的差异导致含焊料的电极30A与开口60A之间可能出现位置偏离。通常，封装基板20可以具有更大的热膨胀系数。因此，利用如图1所示的封装基板20的平面构造，位置偏离可能出现在图33的图纸的深度方向或前方，即在孔60内的配线50的长度方向DL上。
在此，如在第二实施方式中所描述，阻焊剂层24的开口60可以具有在开口60内的配线50的长度方向DL上延长的平面形状。开口60的长度L可以根据封装基板20的热膨胀系数调节。因此，如在图9中示出的，可以抑制焊料层32在阻焊剂层24上流动并且引起与相邻配线50B的短路。
应注意，可以多次进行回流处理以增进铸成合金。
此后，可以进行清洗以去除焊剂材料。如在图34中示出的，底部填充树脂40可以注入半导体芯片10与封装基板20之间的间隙。此后，可以进行固化以改性并且固化底部填充树脂40。在注入底部填充树脂40中，封装基板20可以加热至例如约80℃。在注入之后，可以例如在150℃进行总共约1.5小时的后固化。
此后，在封装基板20的基板主体21的后表面21B上，焊剂可以传送至安装焊球23的位置。可以安装焊球23。可以进行球形接头的回流处理。因此，可以再次熔化焊料层32。在这种情况下，配线50的表面涂层52可以促进抑制焊料层32和配线50的过度熔合，从而引起接合强度的退化。此外，关于在回流之后的冷却步骤中产生的热应力，开口60在配线50上的长度L可以增加以扩大接合部分的面积。这使得能够提高机械强度。
在这个实施方式中，半导体芯片10和封装基板20可以暂时利用焊剂接合。此后，可以进行回流加热。这引起半导体芯片10和封装基板20加热至相同的高温。因此，由于半导体芯片10和封装基板20的热膨胀系数的差异导致的位置偏离的量可以趋向于变大。然而，如在第二实施方式中所描述的，阻焊剂层24的开口60可以具有在开口60内的配线50的长度方向DL上延长的平面形状。开口60的长度L可以根据封装基板20的热膨胀系数调节。因此，可以减轻开口60与含焊料的电极30之间的位置偏离的影响，并且抑制相邻配线50之间的短路。
而且，在这个实施方式中，半导体芯片10可以在未固定状态下加热至等于或者高于焊料的熔点的温度。因此，可以通过焊料的自对准效果校正半导体芯片10的位置偏离或者倾斜。因此，甚至可以在多个含焊料的电极30和多条配线50以窄节距布置的情况下提供高对准精度。这允许产生甚至更小的变化，以及含焊料的电极30与配线50之间的接合部分的形状的稳定性。这导致产量和可靠性的增强。
此外，使用分批回流允许回流熔炉中的连续处理、最佳生产力、及降低的成本。
另外，如在第一实施方式中描述的，多个含焊料的电极30各自设置有用作间隙控制电极的功能，并且在开口60的开口端部61的一部分或者全部设置重叠区域OL，柱状金属层31和阻焊剂层24在重叠区域OL彼此重叠。因此，在柱状金属层31和阻焊剂层24彼此接触的阶段，难以更进一步下压半导体芯片10。这使得能够使半导体芯片10与封装基板20之间的间隙G自对准保持在柱状金属层31的高度H31或更高。因此，在半导体芯片10至封装基板20的暂时接合中，可以抑制焊料层32过度排出，从而引起短路。
(第七实施方式)
(制造半导体器件的方法；局部回流的实例)
接下来同样参考图31、33、及34描述封装基板20与半导体芯片10之间利用称为热压缩(Thermal Compression)的局部回流方法的连接方法。
首先，如在图31中示出的，含焊料的电极30A的焊料层32可以与作为连接对象的配线50A上的开口60A对准。
接下来，如在图33中示出的，在适当的温度下可以施加适当的负载以执行热压缩。在一个实例中，半导体芯片10和封装基板20可以提前加热至等于或者低于焊料的熔点的约100℃。半导体芯片10可以按压在封装基板20上直至装置侧上的测压元件检测到负载。在这种情况下，因为配线50成型为突出部并且由硬质材料制成，所以可以赋予布线50破坏焊料层32的表面氧化膜的功能。
顺便说一下，当半导体芯片10在热压缩之前的步骤中已加热至等于或者高于焊料的熔点的温度时，焊料可能继续氧化，这可能引起接合失败。理想的对策可包括在惰性气氛或者还原气氛下处理，但是可以想象在生产装置中制备这样一个环境可能是困难的。在这种情况下，如上所述，在半导体芯片10与封装基板20对准期间，温度不会上升。替代地，在检测到负载之后可以通过允许半导体芯片10与封装基板20彼此接触进行加热。
在负载检测之后，固定半导体芯片10的工具的温度可能开始上升。可以调节工具的温度以允许焊料部分的有效温度超过焊料的熔点。在这种情况下，加热可能伴随有装置的工具部分的热膨胀。因此，为了消除工具侧的热膨胀，可以指示装置操作以上拉半导体芯片10，从而不破坏接合部分。在执行调节以在半导体芯片10与封装基板20之间提供适当的间隙G之后，可以冷却工具以凝固焊料层32并完成接合。也在这种情况下，冷却可能伴随着工具侧的收缩。因此，为了消除收缩，可以指示装置操作以下压半导体芯片10。在负载检测之后的步骤中，希望将半导体芯片10与封装基板20之间的间隙G调节到尽可能恒定的值。
工具的热膨胀的量可以根据装置变化，并且期望随时间改变。因此，为每个生产设施准备了相当复杂的生产配方，并且已经定期确认操作。
在这个实施方式中，如以上在第一实施方式中描述，多个含焊料的电极30各自设置有用作间隙控制电极的功能，并且在开口60的开口端部61的一部分或全部设置重叠区域OL，柱状金属层31和阻焊剂层24在重叠区域OL中彼此重叠。因此，当柱状金属层31与阻焊剂层24接触时的时间点可以检测负载，并且可能难以更进一步下压半导体芯片10。因此，这可以允许半导体芯片10与封装基板20之间的间隙G自对准保持在柱状金属层31的高度H31或更高。因此，不需要指示每个装置执行不同的上拉操作，并且即使在温度上升期间也可以获得最佳的接合形状，同时保持恒定的间隙G.还可以通过指示装置在工具的热膨胀平静的阶段指示拉起工具来调节间隙G.此外，即使当工具的热膨胀在温度上升期间大于期望时，可以避免间隙G的减小。这使得能够防止短路的出现。
另外，在柱状金属层31的边缘部分中设置重叠区OL可以允许焊料层32通过回流保持接近半球体的形状。因此，即使允许柱状金属层31和阻焊剂层24彼此接触，排出的焊料层32的量可以很小。这导致与相邻配线50发生短路的低可能性。
而且，为了执行最佳的接合，可以进一步改善利用超声或者机械振动，或者当焊料层32加热至等于或者高于焊料层32的熔点的温度时的诸如甲酸的还原性气氛去除焊料层32的表面氧化膜。
此后，如在图34中示出的，底部填充树脂40可以注入半导体芯片10与封装基板20之间。此后，可以进行固化以改性并且固化底部填充树脂40。后处理可以与第六实施方式中的那些相同。
使用如所述的局部回流方法的一个优点是不需要允许半导体芯片10和封装基板20的温度相同，与第六实施例中描述的分批回流方法不同。在这个实施方式中，可以允许具有更大的热膨胀系数的封装基板20的温度低于半导体芯片10的温度。这使得能够减少焊料的凝固中的冷却工艺中产生的热应力。因此，通过将局部回流方法与第二实施例中描述的开口60组合，可以提供具有对抗倒装芯片安装中的热应力的甚至更高强度的接合结构。
该实施方式的效果可以如下。在利用多个含焊料的电极30和多条配线50的缩小增加连接密度的情况下，通过分批回流方法的热处理可以引起产生如此大的热应力，即使可以假定接合部分的断裂。因此，在这个实施方式中，在一个优选实例中，在对准之后，可加热保持半导体芯片10的工具以执行热压缩。在没有直接加热具有更大的热膨胀系数的封装基板20至等于或者高于焊料的熔点的温度的情况下，可以进行接合。因此，与分批回流方法中的那些相比，封装基板20的膨胀的量可以相对小。因此，可以抑制装配工艺中产生的热应力。在该情况下，在球形接头的回流处理或者次级安装的回流处理中，半导体芯片10和封装基板20可以加热至相同的温度。然而，加热在注入底部填充树脂40之后执行。因此，产生的热应力的部分可以由底部填充树脂40共享，使得能够减小施加于接合部分的应力。
(第八实施方式)
应注意，在上述第六实施方式中，描述了包括使用焊剂进行暂时接合，然后在回流熔炉中进行加热的方法。然而，可以利用其他技术，其他技术包括通过第七实施方式中描述的热压缩方法暂时接合，并且此后在回流熔炉中加热，以更加促进合金层的生长，并且因此保证接合。
(第九实施方式)
而且，在上述第七实施方式中，已描述包括升高或者降低在接合工艺期间保持半导体芯片10的工具的温度的工艺。然而，可以利用包括在工具侧的固定在等于或高于焊料的熔点的温度的温度下热压缩的技术。在该情况下，难以通过焊料层32与配线50的接触检测负载。因此，可以检测到柱形金属层31与阻焊剂层24接触时的负载。替换地，可以检测到柱形金属层31与配线50接触时的负载，并且此后可以上拉保持半导体芯片10的工具以形成所希望的间隙G。另一方面，因为焊料层32保持熔化，所以该技术可以允许表面氧化膜生长。因此，采取在氮气气氛下进行接合的对策，能够获得更优的接合状态。
具体地，如以上在第一实施方式中描述，在一个优选实例中，多个含焊料的电极30各自可以设置有用作间隙控制电极的功能，并且在开口60的开口端部61的一部分或全部设置重叠区域OL，柱状金属层31和阻焊剂层24在重叠区域OL中彼此重叠。因此，当柱状金属层31与阻焊剂层24彼此接触时的时间点可以检测负载，并且可能难以更进一步下压半导体芯片10。因此，这可以允许半导体芯片10与封装基板20之间的间隙G自对准保持在柱状金属层31的高度H31或更高。因此，可以避免由于排出的焊料层32导致的短路的发生，并且例如，可以增加用于开口60的宽度(直径)W的变化的边缘。
通过使用这种技术，可以消除工具侧的温度升高或降低的复杂工艺，或者由于工具的热膨胀引起的微小间隙调节，同时享受局部回流的，例如减小在第七实施方式中描述的热应力的优点。因此，可以更加减小装置成本或者生产成本。
(第十实施方式)
(制造半导体器件的方法；底部填充树脂提前供给在封装基板上的实例)
图35至图37示出了按照流程的顺序制造根据本公开内容的第十实施方式的半导体器件的方法。根据这个实施方式的制造方法与根据上述第六实施方式制造半导体器件的方法的不同之处在于底部填充树脂40可以提前供给在封装基板20上。
应注意，以下描述的情况是，通过根据这个实施方式的制造方法制造如上面的第一实施方式或者第二实施方式描述的半导体器件1或者2。然而，根据这个实施方式的制造方法不仅可以可应用于制造根据上面的第一实施方式或者第二实施方式的半导体器件1或者2，而且可应用于制造根据其它实施方式和变形例的半导体器件。
首先，如在图35中示出的，可以利用分配器在封装基板20的基板主体21的前表面21A上应用底部填充树脂40。底部填充树脂40可以由液态的预涂底部填充材料(NCP)制成。对于NCP，例如，可以使用NCP 5208(Henkel)。
接下来，如在图36中示出的，含焊料的电极30A可以与作为连接对象的配线50A上的开口60A对准。
此后，如图37所示，焊料层32和配线50的接合可以以与第七实施方式类似的方式进行同时保持适当的温度和工具位置。在这种情况下的加热可以引起底部填充树脂40固化。
在一个实例中，封装基板20可以在70℃的恒温下加热。半导体芯片10可以按压在封装基板20上直至检测到工具侧上的50N的负载。温度可以升高至240℃，并且此后保持2.8秒以执行暂时的固化。此后，可以在150℃进行约1.5小时的后固化。因此，可以完成固化。
在该种技术中，通常已知的是NCP材料可能残留在焊料层32与配线50之间并且引起接合失败。在避免这种情况的尝试中，过度施加负载可能引起半导体芯片10与封装基板20之间的间隙G变小。由于配线50和柱状金属层31的高刚度，其间存在的焊料层32可能从开口60排出并且突出至外部，导致短路的可能性。
在这个实施方式中，如以上在第一实施方式中描述，多个含焊料的电极30各自设置有用作间隙控制电极的功能，并且在开口60的开口端部61的一部分或全部设置重叠区域OL，柱状金属层31和阻焊剂层24在重叠区域OL中彼此重叠。因此，半导体芯片10与封装基板20之间的间隙G可以自对准保持在柱状金属层31的高度H31或更高。因此，即使当工具在温度上升期间的热膨胀大于期望时，可以避免间隙G的尺寸的减小并且防止短路的发生。
根据这个实施方式的制造方法的可能的优势可以如下。与现有的C4类型的倒装芯片连接相比，在多个含焊料的电极30(柱状金属层31)以窄节距布置的结构中，难以在半导体芯片10与封装基板20之间提供宽的间隙G。一个原因可以是因为当柱状金属层31通过电镀形成时，抗蚀剂开口16A的长宽比变大。这导致难以通过电镀填充抗蚀剂开口16A。因此，甚至当柱形金属层31的高度小时，在这个实施方式中使用预涂底部填充树脂40使得能够利用底部填充树脂40填充半导体芯片10与封装基板20之间的间隙G。而且，因为底部填充树脂40的固化可以在接合工艺的冷却步骤开始，所以热应力可以共享并且不仅由焊料层32与配线50之间的接合部分而且由底部填充树脂40接收。这使得能够减小含焊料的电极30与配线50之间的接合部分接收的热应力，并且更加提高半导体器件1和2的产量和可靠性。
如描述的，在这个实施方式中，底部填充树脂40可以供给在封装基板20上，并且此后可以进行接合。因此，与第六实施方式或者第七实施方式中描述的热压缩处理相比，可以减小施加于接合部分的应力。
在一个具体实例中，液态的底部填充树脂40可以涂覆于封装基板20。此后，可以加热并且压力接合半导体芯片10。在底部填充树脂40几乎固化之后，半导体芯片10可以从工具释放。利用该制造方法，底部填充树脂40可以在产生热应力的冷却工艺开始固化。因此，产生的热应力可以共享并且由含焊料的电极30与配线50之间的接合部分并且由底部填充树脂40接收。这使得能够减小施加于接合部分的应力。因此，可以获得多个含焊料的电极30和多条配线50的进一步微型化，并且提供具有高产量和高可靠性的更高密度的倒装芯片半导体器件1和2。
(其他效果)
已经对如上所述的示例性实施方式及其效果进行了描述。上述效果不局限于如第一实施方式至第三实施方式中安装作为单体的半导体芯片10的倒装芯片半导体器件。例如，通过如第四实施方式中的多个存储封装件和半导体芯片10安装在一张封装基板20上的MCM(多芯片模块)结构可以产生相同的效果。
此外，在如第五实施方式中的半导体芯片10倒装芯片连接至封装基板20并且通过模具树脂80密封的结构中，含焊料的电极30与配线50之间的接合部分中产生的应力由于模具树脂80的固化缩小趋于更大。上述情况也适用于变形例5-1中描述的结构，在该结构中，作为裸芯片的半导体芯片90可以安装在半导体芯片10的后表面上、通过引线接合连接至封装基板20，并且通过模具树脂80密封。在该结构中，如在上述示例性实施方式中，可以通过采用具有最佳强度的接合结构获得甚至更高的效果。
另外，如在变形例5-2中，在额外的半导体封装件100可以进一步安装在半导体器件2的半导体芯片10上的PoP(封装体叠层)结构中产生的效果没有差异。
尽管通过给出如上所述的示例性实施方式进行了描述，但是本公开内容的内容并不局限于上述示例性实施方式，并且可以各种方式进行修改。
例如，上述示例性实施方式中描述的层的形状，材料和厚度，或沉积方法或其他方法不限于上面例举的，而是可以采用其他形状，材料和厚度或其他沉积方法。
应注意，本文中描述的效果仅是示例性的而不是限制性的，并且本公开内容的效果可以是其他效果或者可以进一步包括其他效果。
技术的内容可具有以下构造。
(1)
一种半导体器件，包括：
半导体芯片；以及
封装基板，半导体芯片安装在所述封装基板上，
其中，半导体芯片包括芯片主体和设置在芯片主体的元件形成表面上的多个含焊料的电极，
封装基板包括基板主体、多条配线、及阻焊剂层，多条配线和阻焊剂层设置在基板主体的前表面上，
阻焊剂层设置为基板主体的前表面和多条配线上的连续层，并且阻焊剂层在多条配线中的每一个上具有开口，
多个含焊料的电极包括至少一个间隙控制电极，并且
至少一个间隙控制电极以从放置芯片主体的一侧开始的顺序包括柱状金属层和焊料层，并且在开口的开口端部的一部分或全部包括重叠区域，柱状金属层和阻焊剂层在重叠区域彼此重叠。
(2)
根据(1)所述的半导体器件，
其中，至少一个间隙控制电极包括多个间隙控制电极，并且
多个间隙控制电极中至少一个放置在半导体芯片的每一侧。
(3)
根据(1)或者(2)所述的半导体器件，
其中，在至少一个间隙控制电极中，在开口的开口端部的一部分或全部，柱状金属层的直径大于开口的宽度。
(4)
根据(1)或者(2)所述的半导体器件，
其中，在至少一个间隙控制电极中，柱形金属层的中心未与开口的中心对准。
(5)
根据(1)至(4)中任一个所述的半导体器件，
其中，开口具有在开口内的配线的纵向上延长的平面形状，其中，开口的长度根据封装基板的热膨胀系数调节。
(6)
根据(1)至(5)中的任一个所述的半导体器件，
其中，柱状金属层由金属制成，所述金属的熔点高于组成焊料层的焊料的熔点。
(7)
根据(6)所述的半导体器件，
其中，柱状金属层的高度大于焊料层的高度。
(8)
根据(6)或者(7)所述的半导体器件，
其中，焊料层的体积大于开口的体积。
(9)
根据(5)至(8)中的任一个所述的半导体器件，
其中，开口的长度满足表达式1。
L>(a-3.5)*D*(T-25)*10-6+d…表达式1
(在表达式1中，L表示开口的长度(mm)，a表示封装基板的等效热膨胀系数(ppm/℃)，D表示从封装基板的中心至开口的中心的距离(mm)，T表示焊料的熔点(℃)，及d表示多个含焊料的电极的每一个的直径。)
(10)
根据(1)至(9)中的任一个所述的半导体器件，
其中，多条配线中的每一个包括：
金属配线层，由铜(Cu)作为主要成分制成；以及
表面涂层，覆盖金属配线层的表面的开口中暴露的区域。
(11)
根据(10)所述的半导体器件，
其中，所述表面涂层包括Ni-Au电镀层或者Ni-Pd-Au电镀层。
(12)
根据(1)至(11)中的任一个所述的半导体器件，
其中，柱状金属层由铜(Cu)制成，或者包括铜(Cu)和镍(Ni)的层叠膜，并且
焊料层由锡(Sn)或者Sn-Ag制成。
(13)
根据(1)至(11)中的任一个所述的半导体器件，
其中，柱状金属层由铜(Cu)制成，或者包括铜(Cu)和镍(Ni)的层叠膜，并且
焊料层由铟(In)或者In-Ag制成。
(14)
一种制造半导体器件的方法，所述方法包括：
使半导体芯片与封装基板对准，半导体芯片包括芯片主体和设置在芯片主体的元件形成表面上的多个含焊料的电极，并且封装基板包括基板主体、多条配线、及阻焊剂层，多条配线和阻焊剂层设置在基板主体的前表面上；
暂时接合半导体芯片至封装基板；
通过回流加热，连接多个含焊料的电极至多条配线；并且
在半导体芯片与封装基板之间注入底部填充树脂，并且固化底部填充树脂，
其中，阻焊剂层设置为基板主体的前表面和多条配线上的连续层，并且阻焊剂层在多条配线中的每一个上具有开口，
多个含焊料的电极包括至少一个间隙控制电极，
至少一个间隙控制电极以从放置芯片主体的一侧开始的顺序包括柱状金属层和焊料层，并且
半导体芯片暂时接合至封装基板包括加热半导体芯片并且压力接合半导体芯片至封装基板，并且通过允许至少一个间隙控制电极的柱状金属层与阻焊剂层彼此接触检测负载。
(15)
一种制造半导体器件的方法，所述方法包括：
将半导体芯片加热至等于或者高于焊料的熔点的温度之后使半导体芯片与封装基板对准，半导体芯片包括芯片主体和设置在芯片主体的元件形成表面上的多个含焊料的电极，并且封装基板包括基板主体、多条配线、及阻焊剂层，多条配线和阻焊剂层设置在基板主体的前表面上；
连接多个含焊料的电极至多条配线；并且
在半导体芯片与封装基板之间注入底部填充树脂，并且固化底部填充树脂，
其中，阻焊剂层设置为基板主体的前表面和多条配线上的连续层，并且阻焊剂层在多条配线中的每一个上具有开口，
多个含焊料的电极包括至少一个间隙控制电极，
至少一个间隙控制电极以从放置芯片主体的一侧开始的顺序包括柱状金属层和焊料层，并且
连接多个含焊料的电极至多条配线包括压力接合半导体芯片至封装基板，通过允许至少一个间隙控制电极的柱状金属层与阻焊剂层彼此接触检测负载，并且调节半导体芯片与封装基板之间的间隙。
(16)
一种制造半导体器件的方法，所述方法包括：
使半导体芯片与封装基板对准，半导体芯片包括芯片主体和设置在芯片主体的元件形成表面上的多个含焊料的电极，并且封装基板包括基板主体、多条配线、及阻焊剂层，多条配线和阻焊剂层设置在基板主体的前表面上；
连接多个含焊料的电极至多条配线；并且
在半导体芯片与封装基板之间注入底部填充树脂，并且固化底部填充树脂，
其中，阻焊剂层设置为基板主体的前表面和多条配线上的连续层，并且阻焊剂层在多条配线中的每一个上具有开口，
多个含焊料的电极包括至少一个间隙控制电极，
至少一个间隙控制电极以从放置芯片主体的一侧开始的顺序包括柱状金属层和焊料层，并且
连接多个含焊料的电极至多条配线包括压力接合半导体芯片至封装基板，通过允许至少一个间隙控制电极的柱状金属层与阻焊剂层彼此接触检测负载，并且将半导体芯片加热至等于或者高于焊料的熔点的温度并且压力接合半导体芯片至封装基板，以连接多个含焊料的电极至多条配线。
(17)
一种制造半导体器件的方法，所述方法包括：
在封装基板上供给底部填充树脂，封装基板包括基板主体、多条配线、及焊料层，多条配线和阻焊剂层设置在基板主体的前表面上；
使半导体芯片与封装基板对准，半导体芯片包括芯片主体和设置在芯片主体的元件形成表面上的多个含焊料的电极；
连接多个含焊料的电极至多条配线，并且暂时固化底部填充树脂；并且
永久固化底部填充树脂，
其中，阻焊剂层设置为基板主体的前表面和多条配线上的连续层，并且阻焊剂层在多条配线中的每一个上具有开口，
多个含焊料的电极包括至少一个间隙控制电极，
至少一个间隙控制电极以从放置芯片主体的一侧开始的顺序包括柱状金属层和焊料层，并且
连接多个含焊料的电极至多条配线包括压力接合半导体芯片至封装基板，通过允许至少一个间隙控制电极的柱状金属层与阻焊剂层彼此接触检测负载，并且将半导体芯片加热至等于或者高于焊料的熔点的温度并且压力接合半导体芯片至封装基板，以连接多个含焊料的电极至多条配线。
本申请要求于2014年6月27日提交的日本在先专利申请JP2014-132333的权益，通过引用将其全部内容结合于此。
本领域技术人员应当理解的是，只要在所附权利要求或者其等同物的范围内，根据设计需要和其他因素，可做出各种变形、组合、子组合、以及更改。

Claims (17)

1.一种半导体器件，包括：
半导体芯片；以及
封装基板，所述半导体芯片安装在所述封装基板上，
其中，所述半导体芯片包括芯片主体和设置在所述芯片主体的元件形成表面上的多个含焊料的电极，
所述封装基板包括基板主体、多条配线、及阻焊剂层，所述多条配线和所述阻焊剂层设置在所述基板主体的表面上，
所述阻焊剂层设置为所述基板主体的所述表面和所述多条配线上的连续层，并且所述阻焊剂层在所述多条配线中的每一者上具有开口，
所述多个含焊料的电极包括至少一个间隙控制电极，并且
所述至少一个间隙控制电极从放置所述芯片主体的那一侧开始顺序地包括柱状金属层和焊料层，并且所述至少一个间隙控制电极在所述开口的开口端部的一部分或者全部包括重叠区域，所述柱状金属层和所述阻焊剂层在所述重叠区域中彼此重叠。
2.根据权利要求1所述的半导体器件，
其中，所述至少一个间隙控制电极包括多个间隙控制电极，并且
所述多个间隙控制电极中至少一者放置在所述半导体芯片的每一侧。
3.根据权利要求1所述的半导体器件，
其中，在所述至少一个间隙控制电极中，在所述开口的开口端部的一部分或全部，所述柱状金属层的直径大于所述开口的宽度。
4.根据权利要求1所述的半导体器件，
其中，在所述至少一个间隙控制电极中，所述柱状金属层的中心未与所述开口的中心对准。
5.根据权利要求1所述的半导体器件，
其中，所述开口具有在所述开口内部的所述配线的纵向上延长的平面形状，其中，所述开口的长度根据所述封装基板的热膨胀系数调节。
6.根据权利要求1所述的半导体器件，
其中，所述柱状金属层由金属制成，所述金属的熔点高于组成所述焊料层的焊料的熔点。
7.根据权利要求6所述的半导体器件，
其中，所述柱状金属层的高度大于所述焊料层的高度。
8.根据权利要求6所述的半导体器件，
其中，所述焊料层的体积大于所述开口的体积。
9.根据权利要求5所述的半导体器件，
其中，所述开口的长度满足表达式1，
L>(a-3.5)*D*(T-25)*10-6+d…表达式1
(在表达式1中，L表示所述开口的长度(mm)，a表示所述封装基板的等效热膨胀系数(ppm/℃)，D表示从所述封装基板的中心至所述开口的中心的距离(mm)，T表示所述焊料的熔点(℃)，及d表示多个所述含焊料的电极的每一个的直径。)
10.根据权利要求1所述的半导体器件，
其中，所述多条配线中的每一个包括：
金属配线层，由铜(Cu)作为主要成分制成；以及
表面涂层，覆盖所述金属配线层的表面的所述开口中暴露的区域。
11.根据权利要求10所述的半导体器件，
其中，所述表面涂层包括Ni-Au电镀层或者Ni-Pd-Au电镀层。
12.根据权利要求1所述的半导体器件，
其中，所述柱状金属层由铜(Cu)制成，或者由铜(Cu)和镍(Ni)的层叠膜制成，并且
所述焊料层由锡(Sn)或者Sn-Ag制成。
13.根据权利要求1所述的半导体器件，
其中，所述柱状金属层由铜(Cu)制成，或者由铜(Cu)和镍(Ni)的层叠膜制成，并且
所述焊料层由铟(In)或者In-Ag制成。
14.一种半导体器件的制造方法，所述方法包括：
使半导体芯片与封装基板对准，所述半导体芯片在芯片主体的元件形成表面上具有多个含焊料的电极，并且所述封装基板在基板主体的表面上具有多条配线和阻焊剂层；
暂时将所述半导体芯片接合至所述封装基板；
通过回流加热，将所述多个含焊料的电极连接至所述多条配线；并且
在所述半导体芯片与所述封装基板之间注入底部填充树脂，进而固化所述底部填充树脂，
其中，所述阻焊剂层设置为所述基板主体的所述表面和所述多条配线上的连续层，并且所述阻焊剂层在所述多条配线中的每一个上具有开口，
将所述多个含焊料的电极形成为包括至少一个间隙控制电极，
作为所述至少一个间隙控制电极，从放置所述芯片主体的那一侧开始顺序地形成柱状金属层和焊料层，并且
暂时将所述半导体芯片接合至所述封装基板包括加热所述半导体芯片并且压力接合所述半导体芯片至所述封装基板，并且通过允许所述至少一个间隙控制电极的所述柱状金属层与所述阻焊剂层彼此接触检测负载。
15.一种半导体器件的制造方法，所述方法包括：
将半导体芯片加热至等于或者高于焊料的熔点的温度之后使所述半导体芯片与封装基板对准，所述半导体芯片在芯片主体的元件形成表面上具有多个含焊料的电极，并且所述封装基板在基板主体的前表面上具有多条配线和阻焊剂层；
将所述多个含焊料的电极连接至所述多条配线；并且
在所述半导体芯片与所述封装基板之间注入底部填充树脂，进而固化所述底部填充树脂，
其中，所述阻焊剂层设置为所述基板主体的所述表面和所述多条配线上的连续层，并且所述阻焊剂层在所述多条配线中的每一个上具有开口，
将所述多个含焊料的电极形成位包括至少一个间隙控制电极，
作为所述至少一个间隙控制电极，从放置所述芯片主体的那一侧开始顺序地形成柱状金属层和焊料层，并且
将所述多个含焊料的电极连接至所述多条配线包括压力接合所述半导体芯片至所述封装基板，通过允许所述至少一个间隙控制电极的所述柱状金属层与所述阻焊剂层彼此接触检测负载，并且调节所述半导体芯片与所述封装基板之间的间隙。
16.一种半导体器件的制造方法，所述方法包括：
使半导体芯片与封装基板对准，所述半导体芯片在芯片主体的元件形成表面上具有多个含焊料的电极，并且所述封装基板在基板主体的表面上具有多条配线和阻焊剂层；
将所述多个含焊料的电极连接至所述多条配线；并且
在所述半导体芯片与所述封装基板之间注入底部填充树脂，进而固化所述底部填充树脂，
其中，所述阻焊剂层设置为所述基板主体的所述表面和所述多条配线上的连续层，并且所述阻焊剂层在所述多条配线中的每一个上具有开口，
将所述多个含焊料的电极形成为包括至少一个间隙控制电极，
作为所述至少一个间隙控制电极，从放置所述芯片主体的那一侧开始顺序地形成柱状金属层和焊料层，并且
将所述多个含焊料的电极连接至所述多条配线包括压力接合所述半导体芯片至所述封装基板，通过允许所述至少一个间隙控制电极的所述柱状金属层与所述阻焊剂层彼此接触来检测负载，并且通过加热至等于或者高于所述焊料的熔点的温度并且压力接合，以连接所述多个含焊料的电极和所述多条配线。
17.一种半导体器件的制造方法，所述方法包括：
在封装基板上供给底部填充树脂，所述封装基板在基板主体的表面上具有多条配线和阻焊剂层；
使半导体芯片与所述封装基板对准，所述半导体芯片在芯片主体的元件形成表面上具有多个含焊料的电极；
所述多个含焊料的电极连接至所述多条配线，并且暂时固化所述底部填充树脂；并且
永久固化所述底部填充树脂，
其中，所述阻焊剂层设置为所述基板主体的所述表面和所述多条配线上的连续层，并且所述阻焊剂层在所述多条配线中的每一个上具有开口，
将所述多个含焊料的电极形成为包括至少一个间隙控制电极，
作为所述至少一个间隙控制电极，从放置所述芯片主体的那一侧开始顺序地形成柱状金属层和焊料层，并且
将所述多个含焊料的电极连接至所述多条配线包括：压力接合所述半导体芯片至所述封装基板，通过允许所述至少一个间隙控制电极的所述柱状金属层与所述阻焊剂层彼此接触来检测负载，并且通过加热至等于或者高于所述焊料的熔点的温度并且压力接合，以连接所述多个含焊料的电极和所述多条配线。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10861779B2 (en) * 2018-06-22 2020-12-08 Advanced Semiconductor Engineering, Inc. Semiconductor device package having an electrical contact with a high-melting-point part and method of manufacturing the same
US20200066626A1 (en) * 2018-08-21 2020-02-27 Intel Corporation Pocket structures, materials, and methods for integrated circuit package supports
US11417622B2 (en) * 2019-10-18 2022-08-16 Qualcomm Incorporated Flip-chip device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101578696A (zh) * 2007-02-02 2009-11-11 飞思卡尔半导体公司 减少焊接疲劳的动态焊盘尺寸
TW201214642A (en) * 2010-09-27 2012-04-01 Advanced Semiconductor Eng Chip having metal pillar and package having the same
CN102487021A (zh) * 2010-12-03 2012-06-06 新科金朋有限公司 形成用于倒装半导体管芯的焊盘布局的半导体器件和方法
US20130077275A1 (en) * 2011-09-27 2013-03-28 Renesas Electronics Corporation Electronic device, wiring substrate, and method for manufacturing electronic device

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2695893B2 (ja) 1989-01-27 1998-01-14 株式会社日立製作所 半導体装置及びその製造方法
JP3057130B2 (ja) 1993-02-18 2000-06-26 三菱電機株式会社 樹脂封止型半導体パッケージおよびその製造方法
US6730541B2 (en) 1997-11-20 2004-05-04 Texas Instruments Incorporated Wafer-scale assembly of chip-size packages
US6683375B2 (en) * 2001-06-15 2004-01-27 Fairchild Semiconductor Corporation Semiconductor die including conductive columns
KR100523330B1 (ko) 2003-07-29 2005-10-24 삼성전자주식회사 Ｓｍｄ 및 ｎｓｍｄ 복합형 솔더볼 랜드 구조를 가지는ｂｇａ 반도체 패키지
TWI230994B (en) * 2004-02-25 2005-04-11 Via Tech Inc Circuit carrier
JP4971769B2 (ja) * 2005-12-22 2012-07-11 新光電気工業株式会社 フリップチップ実装構造及びフリップチップ実装構造の製造方法
JP5011993B2 (ja) * 2006-12-08 2012-08-29 パナソニック株式会社 熱圧着ヘッドの荷重測定装置及び方法
TWI343084B (en) * 2006-12-28 2011-06-01 Siliconware Precision Industries Co Ltd Semiconductor device having conductive bumps and fabrication methodthereof
JP4618260B2 (ja) * 2007-02-21 2011-01-26 日本テキサス・インスツルメンツ株式会社 導体パターンの形成方法、半導体装置の製造方法、並びに半導体装置
JP2008244180A (ja) * 2007-03-28 2008-10-09 Kyocera Corp 実装構造体およびその製造方法
US8222538B1 (en) * 2009-06-12 2012-07-17 Amkor Technology, Inc. Stackable via package and method
US20110169157A1 (en) * 2010-01-13 2011-07-14 Wen-Jeng Fan Substrate and flip chip package with gradational pad pitches
US8866267B2 (en) * 2010-05-28 2014-10-21 Alpha & Omega Semiconductor, Inc. Semiconductor device with substrate-side exposed device-side electrode and method of fabrication
US9048135B2 (en) * 2010-07-26 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Copper pillar bump with cobalt-containing sidewall protection
US8912668B2 (en) * 2012-03-01 2014-12-16 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical connections for chip scale packaging
CN104025285B (zh) * 2011-10-31 2017-08-01 英特尔公司 多管芯封装结构
US9313881B2 (en) * 2013-01-11 2016-04-12 Qualcomm Incorporated Through mold via relief gutter on molded laser package (MLP) packages
US9508671B2 (en) * 2015-04-20 2016-11-29 Advanced Semiconductor Engineering, Inc. Semiconductor device and semiconductor package
US20170162536A1 (en) * 2015-12-03 2017-06-08 International Business Machines Corporation Nanowires for pillar interconnects
US10181448B2 (en) * 2016-03-22 2019-01-15 Advanced Semiconductor Engineering, Inc. Semiconductor devices and semiconductor packages
KR101926187B1 (ko) * 2016-12-15 2018-12-06 스마트모듈러 테크놀러지스 엘엑스 에스에이알엘 반도체 패키지의 범프 형성방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101578696A (zh) * 2007-02-02 2009-11-11 飞思卡尔半导体公司 减少焊接疲劳的动态焊盘尺寸
TW201214642A (en) * 2010-09-27 2012-04-01 Advanced Semiconductor Eng Chip having metal pillar and package having the same
CN102487021A (zh) * 2010-12-03 2012-06-06 新科金朋有限公司 形成用于倒装半导体管芯的焊盘布局的半导体器件和方法
US20130077275A1 (en) * 2011-09-27 2013-03-28 Renesas Electronics Corporation Electronic device, wiring substrate, and method for manufacturing electronic device

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