KR20010070088A - 반도체장치, 외부접속단자 구조체 및 반도체장치의 제조방법 - Google Patents

반도체장치, 외부접속단자 구조체 및 반도체장치의 제조방법 Download PDF

Info

Publication number
KR20010070088A
KR20010070088A KR1020000055377A KR20000055377A KR20010070088A KR 20010070088 A KR20010070088 A KR 20010070088A KR 1020000055377 A KR1020000055377 A KR 1020000055377A KR 20000055377 A KR20000055377 A KR 20000055377A KR 20010070088 A KR20010070088 A KR 20010070088A
Authority
KR
South Korea
Prior art keywords
wiring
external connection
connection terminal
wiring board
semiconductor device
Prior art date
Application number
KR1020000055377A
Other languages
English (en)
Other versions
KR100348126B1 (ko
Inventor
고시오야스히로
호소미에이이치
Original Assignee
니시무로 타이죠
가부시끼가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 니시무로 타이죠, 가부시끼가이샤 도시바 filed Critical 니시무로 타이죠
Publication of KR20010070088A publication Critical patent/KR20010070088A/ko
Application granted granted Critical
Publication of KR100348126B1 publication Critical patent/KR100348126B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)

Abstract

본 발명은, 관통구멍 또는 측벽이 뚫린 관통구멍을 갖춘 절연기판과, 그러한 관통구멍을 매립하는 외부접속단자, 절연기판상에 설치되고 또한 일단이 외부접속단자와 접속된 배선 및, 이 배선의 타단상에 설치된 접속부를 갖춘 배선기판과; 한쪽의 주면에 접속전극이 설치되고 또한 접속전극이 설치된 면이 절연기판의 배선이 설치된 면과 대향하도록 그리고 접속전극이 접속부를 매개로 배선에 전기적으로 접속되도록 배선기판에 탑재된 반도체소자를 갖춘 반도체장치를 제공한다. 본 발명에서는, 예컨대 그러한 반도체장치에, 배선기판과 반도체소자의 간극을 충전하면서 배선기판의 반도체소자가 탑재된 면의 노출부 전체를 덮는 절연수지층이 설치된다. 또, 본 발명은 그러한 반도체장치의 제조에 이용되는 외부접속단자 구조체 및 그러한 반도체장치의 제조방법도 제공한다.

Description

반도체장치, 외부접속단자 구조체 및 반도체장치의 제조방법 {SEMICONDUCTOR DEVICE AND OUTER CONNECTING TERMINAL STRUCTURED BODY, AND METHOD OF MANUFACTURING THE SEMICONDUCTOR DEVICE}
본 발명은, 반도체장치, 외부접속단자 구조체 및 반도체장치의 제조방법에 관한 것으로, 특히 배선기판에 반도체소자를 탑재하여 된 반도체장치, 그러한 반도체장치의 제조에 이용되는 외부접속단자 구조체 및 그러한 반도체장치의 제조방법에 관한 것이다.
반도체 패키지는, 반도체소자를 배선기판에 실장한 구조를 갖추고 있다. 대표적인 종래의 반도체 패키지로서는, 이하에 설명하는 바와 같은 BGA(Ball Grid Array) 타입의 반도체 패키지나 QFN(Quad Flat Non-leaded) 타입의 반도체 패키지가 알려져 있다.
도 1은 종래의 BGA 타입의 반도체 패키지를 개략적으로 나타낸 절개사시도이다. 이 반도체 패키지는, 인터포저(interposer)인 배선기판(100)을 갖추고 있다. 배선기판(100)상에는 실리콘 칩(101)이 탑재되어 있다. 실리콘 칩(101)의 상면에 형성된 전극(도시하지 않음)은 배선기판(100)의 실리콘 칩(101)이 탑재된 면에 형성된 전극(도시하지 않음)에, Au 등으로 이루어진 본딩 와이어(102)에 의해 접속되어 있다. 이에 따라, 실리콘 칩(101)의 전극은 배선기판(100)의 실리콘 칩(101)이 탑재된 면에 형성된 전극 및 내부배선(도시하지 않음)을 매개로 배선기판(100)의 하면에 형성된 외부접속단자인 땜납볼(103)과 전기적으로 접속되어 있다. 여기서, 칩(101) 및 본딩 와이어(102)는 몰드 수지밀봉체(104)에 의해 피복되어 있다.
도 2는 종래의 QFN 타입의 반도체 패키지를 개략적으로 나타낸 절개사시도이다. 이 반도체 패키지는, 리드 프레임(105)을 갖추고 있고, 리드 프레임(105)의 소자탑재부(107)에 실리콘 칩(101)이 탑재되어 있다. 실리콘 칩(101)의 하면에 형성된 전극(도시하지 않음)은 Au 등으로 이루어진 본딩 와이어(102)에 의해 리드 프레임(105)의 내부리드부에 전기적으로 접속되어 있다. 또, 칩(101), 리드 프레임(105) 및 본딩 와이어(102)는 몰드 수지밀봉체(104)에 의해 피복되어 있다. 리드 프레임(105)의 내부리드부 선단은 수지밀봉체(104)로부터 노출되어 있고, 그들 노출부에 외부접속단자로서 땜납도금층(106)이 형성되어 있다.
도 1 및 도 2에 나타낸 종래의 반도체 패키지는, 상술한 바와 같이 본딩 와이어(102)를 사용하고 있다. 그 때문에, 그들의 실장면으로부터의 높이는 가장 얇아도 0.8㎜정도이다. 이러한 두께는, 휴대기기 등의 소형화 및 경량화에 따라 점점 강해지고 있는 고객의 박형화에 대한 요구를 충분히 만족시키는 것이 아니다. 따라서, 종래기술에 비해 보다 박형화가 가능한 신규한 반도체 패키지, 특히 신뢰성이 높고 저비용으로 제조가능한 박형의 반도체 패키지가 요구되고 있다.
본 발명의 목적은, 신뢰성이 높고, 종래기술에 비해 보다 박형화가 가능한 반도체장치, 외부접속단자 구조체 및 반도체장치의 제조방법을 제공하는데 있다.
본 발명의 다른 목적은, 저비용으로 제조가능하고, 종래기술에 비해 보다 박형화가 가능한 반도체장치, 외부접속단자 구조체 및 반도체장치의 제조방법을 제공하는데 있다.
본 발명의 또 다른 목적은, 저비용으로 제조가능하고, 신뢰성이 높으며, 종래기술에 비해 보다 박형화가 가능한 반도체장치, 외부접속단자 구조체 및 반도체장치의 제조방법을 제공하는데 있다.
도 1은 종래의 BGA 타입의 반도체 패키지를 개략적으로 나타낸 절개사시도,
도 2는 종래의 QFN 타입의 반도체 패키지를 개략적으로 나타낸 절개사시도,
도 3은 본 발명의 제1태양(態樣)에 따른 반도체장치를 개략적으로 나타낸 단면도,
도 4는 도 3에 나타낸 반도체장치의 제조에 이용되는 외부접속단자 구조체를 개략적으로 나타낸 평면도,
도 5는 도 4에 나타낸 외부접속단자 구조체로부터 얻어지는 배선기판을 개략적으로 나타낸 평면도,
도 6은 본 발명의 제2태양에 따른 반도체장치를 개략적으로 나타낸 단면도,
도 7은 도 6에 나타낸 반도체장치의 제조에 이용되는 외부접속단자 구조체를 개략적으로 나타낸 평면도,
도 8은 도 7에 나타낸 외부접속단자 구조체로부터 얻어지는 배선기판을 개략적으로 나타낸 평면도,
도 9는 도 6에 나타낸 반도체장치의 접속부의 일례를 개략적으로 나타낸 단면도,
도 10은 본 발명의 제3태양에 따른 반도체장치를 개략적으로 나타낸 단면도,
도 11a∼도 11c는 각각 본 발명의 제2 및 제3태양에 따른 반도체 패키지를 실장기판에 탑재하는 프로세스를 개략적으로 나타낸 단면도,
도 12는 본 발명의 제2 및 제3태양에 따른 반도체장치로 이용되는 구조의 일례를 개략적으로 나타낸 단면도,
도 13a∼도 13c는 각각 본 발명의 제4태양에 따른 반도체장치를 실장기판에 탑재하는 프로세스를 개략적으로 나타낸 단면도,
도 14는 본 발명의 제5태양에 따른 반도체장치의 일부를 개략적으로 나타낸 단면도,
도 15a는 본 발명의 제6태양에 따른 반도체장치의 일부를 개략적으로 나타낸 평면도,
도 15b는 도 15a에 나타낸 구조의 ⅩⅤB-ⅩⅤB선에 따른 단면도,
도 16a는 도 15a에 나타낸 반도체장치를 실장기판에 탑재함으로써 얻어지는 구조의 일부를 개략적으로 나타낸 평면도,
도 16b는 도 16a에 나타낸 구조의 ⅩⅥB-ⅩⅥB선에 따른 단면도,
도 17은 본 발명의 제7태양에 따른 반도체장치를 개략적으로 나타낸 단면도이다.
＜도면부호의 설명＞
1 --- 반도체 패키지, 2 --- 반도체칩,
3 --- 배선기판, 4 --- 언더필층,
5 --- 몰드 수지밀봉체, 7 --- 반도체기판,
8 --- 접속전극, 10 --- 절연기판,
11 --- 금속패턴, 12 --- 접속부,
13 --- 외부접속단자, 21 --- 외부접속단자 구조체,
22 --- 금속범프, 23 --- 관통구멍,
24 --- 다이싱 라인, 25 --- 소자탑재영역,
31 --- 제1도전층, 32 --- 제2도전층,
33 --- 제3도전층, 41 --- 실장기판,
42 --- 전극패드, 46 --- 니켈층.
본 발명의 제1측면에 의하면, 관통구멍 및 측벽이 뚫린 관통구멍의 적어도 한쪽을 갖춘 절연기판과, 상기 관통구멍 및 측벽이 뚫린 관통구멍의 적어도 한쪽을 매립하는 외부접속단자, 상기 절연기판상에 설치되고 또한 일단이 상기 외부접속단자와 접속된 배선 및, 이 배선의 타단상에 설치된 접속부를 구비한 배선기판과; 한쪽의 주면에 접속전극이 설치되고 또한 상기 접속전극이 설치된 면이 상기 절연기판의 상기 배선이 설치된 면과 대향하도록 그리고 상기 접속전극이 접속부를 매개로 상기 배선에 전기적으로 접속되도록 상기 배선기판에 탑재된 반도체소자 및; 상기 배선기판과 상기 반도체소자의 간극을 충전(充塡)하면서 상기 배선기판의 상기 반도체소자가 탑재된 면의 노출부 전체를 덮는 절연수지층을 구비한 반도체장치가 제공된다.
본 발명의 제2측면에 의하면, 측벽이 뚫린 관통구멍을 갖춘 절연기판과, 상기 측벽이 뚫린 관통구멍을 매립하고 또한 땜납재료로 이루어진 외부접속단자, 상기 절연기판상에 설치되고 또한 일단이 상기 외부접속단자와 접속된 배선 및, 이 배선의 타단상에 설치된 접속부를 구비한 배선기판과; 한쪽의 주면에 접속전극이 설치되고 또한 상기 접속전극이 설치된 면이 상기 절연기판의 상기 배선이 설치된 면과 대향하도록 그리고 상기 접속전극이 접속부를 매개로 상기 배선에 전기적으로 접속되도록 상기 배선기판에 탑재된 반도체소자를 구비한 반도체장치가 제공된다.
본 발명의 제3측면에 의하면, 관통구멍 및 측벽이 뚫린 관통구멍의 적어도 한쪽을 갖춘 절연기판과, 상기 관통구멍 및 측벽이 뚫린 관통구멍의 적어도 한쪽을 매립하는 외부접속단자, 상기 절연기판상에 설치되고 또한 일단이 상기 외부접속단자와 접속된 배선 및, 이 배선의 타단상에 설치된 접속부를 구비한 배선기판과; 한쪽의 주면에 접속전극이 설치되고 또한 상기 접속전극이 설치된 면이 상기 절연기판의 상기 배선이 설치된 면과 대향하도록 그리고 상기 접속전극이 접속부를 매개로 상기 배선에 전기적으로 접속되도록 상기 배선기판에 탑재된 반도체소자를 구비하고, 상기 접속부는 상기 절연기판측으로부터 땜납재료로 이루어진 제1도전층, 금과 땜납재료의 합금으로 이루어진 제2도전층 및 금으로 이루어진 제3도전층이 순차적층된 구조를 갖는 반도체장치가 제공된다.
본 발명의 제4측면에 의하면, 관통구멍 및 측벽이 뚫린 관통구멍의 적어도 한쪽을 갖춘 절연기판과, 상기 관통구멍 및 측벽이 뚫린 관통구멍의 적어도 한쪽을 매립하고 또한 땜납재료로 이루어진 외부접속단자, 상기 절연기판상에 설치되고 또한 일단이 상기 외부접속단자와 접속된 배선 및, 이 배선의 타단상에 설치된 접속부를 구비한 배선기판과; 한쪽의 주면에 접속전극이 설치되고 또한 상기 접속전극이 설치된 면이 상기 절연기판의 상기 배선이 설치된 면과 대향하도록 그리고 상기 접속전극이 접속부를 매개로 상기 배선에 전기적으로 접속되도록 상기 배선기판에 탑재된 반도체소자를 구비하고, 상기 외부접속단자는 제1부분과 이 제1부분에 비해 상기 배선으로부터 보다 먼 제2부분을 구비하고, 상기 제1부분의 융점이 상기 제2부분의 융점에 비해 보다 높은 반도체장치가 제공된다.
본 발명의 제5측면에 의하면, 제1 및 제2배선기판으로 분할되도록 구성되고, 절연기판과, 이 절연기판에 설치된 관통구멍을 매립하고 또한 땜납재료로 이루어진 외부접속단자, 상기 절연기판상에 설치되고 또한 상기 외부접속단자와 접속된 배선 및, 이 배선상에 설치된 금속범프를 각각 구비하고 또한 서로 인접한 제1 및 제2배선기판 구조를 구비하며; 상기 제1 및 제2배선기판 구조는 각각 상기 제1 및 제2배선기판에 대응하여 설치되고, 상기 제1배선기판 구조의 외부접속단자와 상기 제2배선기판 구조의 외부접속단자가 일체화되며, 상기 제1배선기판 구조의 배선과 상기 제2배선기판 구조의 배선이 일체화된 외부접속단자 구조체가 제공된다.
본 발명의 제6측면에 의하면, 제1 및 제2배선기판으로 분할되도록 구성되고,절연기판과, 이 절연기판에 설치된 관통구멍을 매립하고 또한 땜납재료로 이루어진 외부접속단자, 상기 절연기판상에 설치되고 또한 상기 외부접속단자와 접속된 배선 및, 이 배선상에 설치된 금속범프를 각각 구비하고 또한 서로 인접한 제1 및 제2배선기판 구조를 구비하며; 상기 제1 및 제2배선기판 구조는 각각 상기 제1 및 제2배선기판에 대응하여 설치되고, 상기 외부접속단자는 제1부분과 이 제1부분에 비해 상기 배선으로부터 보다 먼 제2부분을 구비하며, 상기 제1부분의 융점이 상기 제2부분의 융점에 비해 보다 높은 외부접속단자 구조체가 제공된다.
본 발명의 제7측면에 의하면, 제1 및 제2배선기판으로 분할되도록 구성되고, 절연기판과, 이 절연기판에 설치된 관통구멍을 매립하는 외부접속단자, 상기 절연기판상에 설치되고 또한 상기 외부접속단자와 접속된 배선 및, 이 배선상에 설치된 금속범프를 각각 구비하고 또한 서로 인접한 제1 및 제2배선기판 구조를 형성하는 공정과; 상기 절연기판의 상기 금속범프가 설치된 면 전체에 절연수지층을 붙이는 공정; 상기 절연수지층이 붙여진 상기 절연기판을 상기 제1 및 제2배선기판 구조에 대응하여 분할함으로써 상기 제1 및 제2배선기판을 얻는 공정 및; 한쪽의 주면에 접속전극이 설치된 반도체소자(복수)를 각각 상기 배선기판(복수)에 탑재하는 공정을 구비하는 반도체장치의 제조방법이 제공된다.
본 발명의 제8측면에 의하면, 한쪽의 주면에 접속전극이 설치된 반도체소자를 배선기판에 탑재하는 공정을 구비하고; 상기 배선기판은, 관통구멍 및 측벽이 뚫린 관통구멍의 적어도 한쪽을 갖춘 절연기판과, 상기 관통구멍 및 측벽이 뚫린 관통구멍의 적어도 한쪽을 매립하는 외부접속단자, 상기 절연기판상에 설치되고 또한 일단이 상기 외부접속단자와 접속된 배선 및, 이 배선의 타단상에 설치되고 땜납재료로 이루어진 금속범프를 구비하며; 상기 반도체소자를 상기 배선기판에 탑재하는 공정은, 상기 접속전극을 상기 금속범프에 Au범프를 매개로 꽉 누른 상태에서 상기 금속범프를 상기 땜납재료의 융점보다도 낮은 온도로 가열함으로써, 상기 접속전극과 상기 배선을 전기적으로 접속하는 접속부를 형성하는 것을 포함하는 반도체장치의 제조방법이 제공된다.
상술한 바와 같이 본 발명에서는, 절연기판과, 그 한쪽의 주면에 설치된 배선, 배선의 일단에 접속된 금속범프 및, 절연기판의 관통구멍에 매립되고 또한 배선의 타단과 전기적으로 접속된 외부접속단자를 갖춘 배선기판이 이용된다. 또, 본 발명에서는 반도체소자는 본딩 와이어를 사용하는 일없이 이 배선기판에 탑재된다. 그 때문에, 본 발명에 의하면, 종래기술에 비해 반도체장치의 박형화가 가능하다.
본 발명의 제1측면에 따른 반도체장치에서는, 배선기판과 반도체소자의 간극을 충전하는 절연수지층, 즉 언더필(underfill)층이 배선기판의 반도체소자를 탑재한 주면의 노출부 전체를 덮고 있다. 상술한 구조에 그러한 언더필층을 조합시킨 경우, 몰드 수지밀봉체나 접속부 등에 가해지는 응력을 분산 혹은 저감할 수 있다. 따라서, 본 발명의 제1측면에 의하면, 박형화가 가능하고 또한 장기신뢰성이 우수한 반도체장치가 실현된다.
또, 제1측면에 따른 반도체장치는, 예컨대 제7측면으로서 기재한 방법으로 제조할 수 있기 때문에, 보다 우수한 신뢰성을 실현가능하다. 즉, 접속전극과 배선을 전기적으로 접속하는 접속부를 형성하기 위한 열처리에 앞서 배선이 절연수지층으로 덮이기 때문에, 배선 표면의 산화를 방지할 수 있다. 따라서, 배선 표면으로부터 박리가 발생하는 것을 억제할 수 있다.
더욱이, 제1측면에 따른 반도체장치는, 예컨대 제7측면으로서 기재한 방법으로 제조할 수 있기 때문에, 비교적 낮은 비용으로 제조가능하다. 즉, 반도체소자의 바로 아래에만 절연수지층을 설치한 경우, 예컨대 외부접속단자 구조체의 복수의 배선기판 구조에 대응하여 복수의 절연수지층을 순차 붙이지 않으면 안된다. 그에 반해, 상기 구조를 채용한 경우, 외부접속단자 구조체의 복수의 배선기판 구조에 대해 1개의 절연수지층을 붙이면 좋다. 따라서, 제조프로세스가 간략화되고, 생산성이 높아진다.
본 발명의 제2측면에 따른 반도체장치에서는, 절연기판에 측벽이 뚫린 관통구멍이 설치되고, 이 측벽이 뚫린 관통구멍을 매립하는 외부접속단자의 재료로서 땜납재료가 사용된다. 즉, 제2측면에서는, 주변장치 타입(peripheral type)의 구조가 채용되는 것에 더하여, 외부접속단자의 재료로서 땜납재료가 사용된다. 상기 구조에 있어서 외부접속단자의 재료로서 땜납재료를 사용한 경우, 배선기판을 용이하게 고정밀도로 제조할 수 있고, 게다가 실장기판의 표면에 설치된 전극패드와 외부접속단자의 접속의 신뢰성이 향상된다. 이에 더하여, 제2측면에서는 외부접속단자의 밑면뿐만 아니라 측면의 일부도 노출되어 있기 때문에, 실장기판의 측면에 설치된 전극패드와 외부접속단자의 접속에 외부접속단자의 밑면뿐만 아니라 측면의 일부도 이용할 수 있다. 즉, 배선기판을 실장기판에 탑재할 때에, 전극패드의 상면 및 외부접속단자의 측면에 접한 필렛(fillet)부를 용이하게 형성할 수 있다. 따라서, 본 발명의 제2측면에 의하면, 용이하게 제조할 수 있고 또한 장기신뢰성이 우수한 반도체장치가 실현된다. 또한, 본 발명의 제2측면에 따른 반도체장치의 제조에는, 본 발명의 제5측면에 따른 외부접속단자 구조체를 이용할 수 있다.
본 발명의 제3측면에 따른 반도체장치에서는, 접속부는 절연기판측으로부터 땜납재료로 이루어진 제1도전층, 금과 땜납재료의 합금으로 이루어진 제2도전층 및 금으로 이루어진 제3도전층이 순차 적층된 구조를 갖추고 있다.
일반적으로, 접속전극과 배선을 전기적으로 접속하는 접속부는 이하의 방법으로 형성된다. 즉, 먼저 알루미늄 등으로 이루어진 접속전극상에 Au범프를 설치한다. 다음에, 이 접속전극을, 배선상에 형성되고 또한 땜납재료로 이루어진 금속범프에 Au범프를 매개로 밀어 대면서 땜납재료의 융점 이하로 가열한다. 이러한 방법에서는, 금속범프가 완전히 용융된다. 그 때문에, 이 프로세스에서는 금속범프와 접속전극의 접속부의 높이를 고정밀도로 제어하는 것은 곤란하다. 또, 이러한 프로세스에서는, 금이 땜납재료내로 확산되는 속도는 대단히 고속이고, 따라서 얻어지는 접속부는 금으로 이루어진 도전층 및 금과 땜납재료의 합금으로 이루어진 도전층만으로 구성되거나, 극단적인 경우에는 금과 땜납재료의 합금으로 이루어진 도전층만으로 구성되는 것으로 된다. 그렇지만, 금과 땜납재료의 합금으로 이루어진 도전층과 동 등으로 이루어진 배선의 접합강도는 땜납재료로 이루어진 금속범프와 동 등으로 이루어진 배선의 접합강도에 비해 낮다. 또, 금과 땜납재료의 합금으로 이루어진 도전층과 알루미늄 등으로 이루어진 접속전극의 접합강도는 금으로이루어진 도전층과 알루미늄 등으로 이루어진 접속전극의 접합강도에 비해 낮다. 그 때문에, 이러한 프로세스로 접속부를 형성한 경우, 장기신뢰성이 불충분하게 되는 경우가 있다.
그에 반해, 제8측면으로서 기재한 바와 같이, 접속전극을 금속범프에 Au범프를 매개로 꽉 누른 상태에서 금속범프를 땜납재료의 융점보다도 낮은 온도로 가열하여 접속부를 형성한 경우, 금속범프의 용융을 일으키는 일없이 접속부를 형성할 수 있다. 그 때문에, 접속부의 높이를 고정밀도로 제어할 수 있다. 또, 이러한 프로세스로 얻어지는 접속부는, 제3측면에 따른 반도체장치에 관하여 설명한 바와 같이, 제1도전층, 제2도전층 및 제3도전층이 순차 적층된 구조를 형성하고 있다. 즉, 금과 땜납재료의 합금으로 이루어진 제2도전층과 동 등으로 이루어진 배선의 사이에는 땜납재료로 이루어진 제3도전층이 개재(介在)하고 있다. 그 때문에, 본 발명의 제3측면에 의하면, 장기신뢰성이 우수한 반도체장치가 실현된다.
본 발명의 제4측면에 따른 반도체장치 및 제6측면에 따른 외부접속단자 구조체에서는, 외부접속단자는 땜납재료로 이루어지고 또한 제1부분과 제1부분에 비해 배선으로부터 보다 먼 제2부분으로 구성되어 있다. 또, 제1부분의 융점은 상기 제2부분의 융점에 비해 보다 높다. 이러한 구조를 채용한 경우, 배선기판을 실장기판에 탑재할 때의 열처리의 조건을 적절히 설정하면, 제1부분을 용융시키는 일없이 실장기판의 표면에 설치된 전극패드와 외부접속단자를 접속할 수 있다. 그 때문에, 제조공정중에 외부접속단자가 배선으로부터 박리(剝離)되는 것을 방지할 수 있는 동시에, 신뢰성이 높은 접속을 형성할 수 있다. 즉, 본 발명의 제4 및 제6측면에 의하면, 장기신뢰성이 우수한 반도체장치가 실현된다.
본 발명의 반도체장치는, 통상 배선기판과 반도체소자의 간극을 충전하는 절연수지층, 즉 언더필층을 갖추고 있다. 이 언더필층의 재료로서는, 예컨대 에폭시수지 등을 들 수 있다. 또, 본 발명의 반도체장치는, 통상 반도체소자를 피복하는 몰드 수지밀봉체를 갖추고 있다.
본 발명의 반도체장치는, 한쪽의 주면에 전극패드가 설치되고 또한 이 전극패드가 설치된 면이 배선기판의 반도체소자를 탑재하는 면의 이면과 대향하도록 그리고 전극패드와 외부접속단자가 접속되도록 배치된 실장기판을 더 갖출 수 있다. 즉, 반도체소자를 배선기판에 탑재하여 된 본 발명의 반도체장치는, 실장기판에 탑재될 수 있다.
본 발명에 있어서, 반도체소자에 설치되는 접속전극은, 예컨대 알루미늄 등의 금속으로 이루어진다.
본 발명에 있어서, 절연기판으로서는, 예컨대 폴리이미드 필름이나 에폭시수지함침 유리섬유 적층판과 같은 기판을 이용할 수 있다. 또, 본 발명에 있어서, 절연기판상에 설치하는 배선의 재료로서는, 예컨대 동과 같은 금속을 들 수 있다.
본 발명에 있어서, 외부접속단자 및 금속범프는 통상 땜납재료로 이루어진다. 그러한 땜납재료로서는, 주석-은 땜납, 주석-동 땜납 및 주석-은-동 땜납 등을 이용하는 것이 바람직하다. 또, 금속범프를 구성하는 재료와 외부접속단자를 구성하는 재료는 실질적으로 동일한 것이 바람직하다. 이 경우, 도금법 등에 의해 외부접속단자와 금속범프를 동시에 형성할 수 있다.
금속범프에 땜납을 이용한 경우, 접속전극상에 Au범프를 설치하고, 그들을 땜납의 융점 이상의 온도로 가열함으로써 접속부를 형성해도 좋다. 이 경우, 공정(共晶)형성이 양호하게 진행되기 때문에, 완전한 공정을 얻을 수 있다.
융점이 보다 높은 제1부분과 융점이 보다 낮은 제2부분을 갖춘 외부접속단자는, 도금법을 이용하는 것 등에 의해 형성할 수 있다. 그러한 외부접속단자는, 예컨대 도금의 초기에서는 전류밀도를 작게 하고, 그 후 전류밀도를 높임으로써 형성할 수 있다.
(실시예)
이하, 본 발명에 대해 도면을 참조하면서 보다 상세히 설명한다. 한편, 각 도면에 있어서, 동일 혹은 유사한 구성요소에는 동일한 참조부호를 붙이고, 중복되는 설명은 생략한다.
먼저, 도 3∼도 5를 참조하여 본 발명의 제1태양(態樣)에 대해 설명한다.
도 3은 본 발명의 제1태양에 따른 반도체장치를 개략적으로 나타낸 단면도이다. 도 4는 도 3에 나타낸 반도체장치의 제조에 이용되는 외부접속단자 구조체를 개략적으로 나타낸 평면도이다. 도 5는 도 4에 나타낸 외부접속단자 구조체로부터 얻어지는 배선기판을 개략적으로 나타낸 평면도이다. 또한, 도 3은 도 5에 나타낸 배선기판을 이용함으로써 얻어지는 반도체장치를 나타내고 있고, 도 5의 Ⅲ-Ⅲ선에 따른 단면에 상당하는 구조를 나타내고 있다.
도 3에 나타낸 반도체장치(패키지; 1)는, 반도체소자(칩; 2)와, 반도체칩(2)을 탑재하는 배선기판(3), 반도체칩(2)과 배선기판(3)의 사이에 개재되고 에폭시수지 등으로 이루어진 언더필층(4) 및, 반도체칩(2)을 피복하는 몰드 수지밀봉체(5)를 갖추고 있다.
반도체칩(2)은 예컨대 실리콘 칩이고, 내부회로가 형성된 반도체기판(7)과 그 한쪽의 주면에 형성된 복수의 접속전극(8)을 갖추고 있다. 접속전극(8)은 알루미늄 등으로 이루어지고, 반도체기판(7)의 내부회로와 전기적으로 접속되어 있다.
배선기판(3)은 폴리이미드 필름과 같은 절연기판(10)을 갖추고 있다. 절연기판(10)의 한쪽의 주면상에는 배선으로서 동박(銅箔)이나 동합금층과 같은 금속패턴(11)이 형성되어 있다. 금속패턴(11)의 일단의 위에는 금속패턴(11)과 반도체칩(2)의 접속전극(8)을 접속하는 접속부(12)가 설치되어 있다. 또, 절연기판(10)에는 금속패턴(11)의 타단의 위치에 측벽이 뚫린 관통구멍이 형성되어 있다. 이 관통구멍은 은-주석(Sn-Ag)계 땜납과 같은 땜납재료로 매립되어 있고, 이 땜납재료가 외부접속단자(13)를 구성하고 있다.
도 3에 나타낸 반도체 패키지(1)는, 예컨대 이하의 방법으로 제조할 수 있다.
먼저, 도 4에 나타낸 바와 같이, 복수의 반도체 패키지(1)에 대응한 사이즈의 절연기판(10)을 준비한다. 다음에, 이 절연기판의 한쪽의 주면상에, 복수의 반도체 패키지(1)에 대응하여 금속패턴(11)을 형성한다. 이어서, 각각의 금속패턴(11)의 중앙부에 대응하는 위치에서, 절연기판(10)에 관통구멍(23)을 형성한다. 그 후, 전기도금법에 의해, 이들 관통구멍(23)을 땜납재료로 충전하여 외부접속단자(13)를 형성함과 더불어, 금속패턴(11)의 양단부상에 땜납재료로 이루어진금속범프(22)를 형성한다. 여기서, 금속범프(22)로는 신뢰성이나 환경문제의 관점으로부터 납이 없는 땜납재료인 Sn-Ag땜납을 이용하는 것이 바람직하다. 또, 외부접속단자(13)와 금속범프(22)는 동시에 형성하는 것이 바람직하지만, 별개의 공정으로 형성해도 좋다. 이상과 같이 하여, 도 4에 나타낸 외부접속단자 구조체(21)를 얻는다.
다음으로, 외부접속단자 구조체(21)를 다이싱 라인(24)에 따라 절단함으로써, 복수의 배선기판(3)을 얻는다. 한편, 이들 배선기판(3)은 아직 반도체칩(2)을 탑재하고 있지 않으므로, 접속부(12)는 형성되어 있지 않고, 그 대신에 도 5에 나타낸 바와 같이 금속범프(22)가 설치되어 있다.
상기 방법으로 배선기판(3)을 제조하는 한편으로, 반도체칩(2)의 접속전극(8)상에 Au범프를 붙인다. 그 후, 반도체칩(2)을 배선기판(3)에 플립칩 접속한다. 즉, 먼저 반도체칩(2)을 배선기판(3)의 소자탑재영역(25)에 대해 위치정합한다. 더욱이, 접속전극(8)이 Au범프를 매개로 금속범프(22)에 꽉 눌려지도록 가압하면서 가열한다. 이에 따라, 금과 땜납재료의 합금으로 이루어진 접속부(12)가 형성되고, 접속전극(8)과 금속패턴(11)이 전기적으로 접속된다.
이상과 같이 하여 배선기판(3)에 반도체칩(2)을 탑재한 후, 반도체칩(2)과 배선기판(3)의 사이에 에폭시수지 등의 수지를 포팅(potting)하여 언더필층(4)을 형성한다. 더욱이, 반도체칩(2) 및 배선기판(3)의 상면이 피복되도록 몰드 수지밀봉체(5)를 형성함으로써, 도 3에 나타낸 반도체 패키지(1)를 얻는다.
한편, 상술한 제조프로세스에 있어서, 반도체칩(2)을 배선기판(3)에 플립칩접속할 때의 열처리는, 예컨대 Sn-Ag땜납의 융점 이상의 온도(예컨대, Sn-Ag땜납의 융점보다도 약간 높은 약 240℃)로 행할 수 있다. 이 경우, 거의 완전한 공정(共晶)으로 이루어진 접속부(12)가 얻어지기 때문에, 신뢰성이 높은 강고(强固)한 접합을 형성할 수 있다. 이 가열온도는, 사용하는 땜납재료에 따라 적절히 설정되고, 저융점의 땜납재료를 이용한 경우에는 200∼220℃로 하는 것도 가능하다.
또, 반도체칩(2)의 배선기판(3)으로의 플립칩 접속은, 잘라 내기 전의 배선기판(3), 즉 외부접속단자 구조체(21)에 대해 일괄적으로 행해도 좋고, 잘라 낸 후의 배선기판(3)의 각각에 대해 행해도 좋다. 또, 마찬가지로 언더필층(4)을 형성하기 위한 포팅은, 외부접속단자 구조체(21)에 대해 일괄적으로 행해도 좋고, 잘라 낸 후의 배선기판(3)의 각각에 대해 행해도 좋다. 더욱이, 언더필층(4)은 반도체칩(2)을 배선기판(3)에 탑재하기 전에 설치하는 것도 가능하다.
이상 설명한 바와 같이, 본 태양에 따른 반도체 패키지(1)에서는, 반도체소자(2)는 본딩 와이어를 이용하는 일없이 배선기판(3)에 탑재되고 있다. 그 때문에, 본 태양에 의하면, 패키지의 박형화가 가능하다.
또, 본 태양에 따른 반도체 패키지(1)에서는 외부접속단자의 재료로서 땜납재료를 이용하고 있다. 그 때문에, 배선기판(3)을 상술한 방법으로 제조할 수 있다. 즉, 배선기판(3)을 용이하게 고정밀도로 제조할 수 있다. 따라서, 반도체 패키지(1)를 용이하게 고정밀도로 제조할 수 있다.
더욱이, 본 태양에 따른 반도체 패키지(1)에서는, 배선기판(3)의 주위에서 외부접속단자(13)의 측면이 노출되어 있다. 즉, 본 태양에 따른 반도체 패키지(1)에서는, 외부접속단자(13)의 재료로서 땜납재료가 이용되는 것에 더하여, 주변장치 타입의 구조가 채용되고 있다. 그 때문에, 반도체 패키지(1)를 실장기판에 탑재할 때에, 실장기판의 표면에 설치된 전극패드와 외부접속단자(13)의 접속에 외부접속단자(13)의 밑면뿐만 아니라 노출된 측면도 이용할 수 있다. 즉, 반도체 패키지(1)를 실장기판에 탑재할 때에, 전극패드의 상면 및 외부접속단자(13)의 측면에 접한 필렛부를 용이하게 형성할 수 있다. 따라서, 본 발명의 제1태양에 의하면, 높은 신뢰성을 실현할 수 있다.
다음에는 도 6∼도 8을 참조하여 본 발명의 제2태양에 대해 설명한다.
도 6은 본 발명의 제2태양에 따른 반도체장치를 개략적으로 나타낸 단면도이다. 도 7은 도 6에 나타낸 반도체장치의 제조에 이용되는 외부접속단자 구조체를 개략적으로 나타낸 평면도이다. 도 8은 도 7에 나타낸 외부접속단자 구조체로부터 얻어지는 배선기판을 개략적으로 나타낸 평면도이다. 또한, 도 6은 도 8에 나타낸 배선기판을 이용함으로써 얻어지는 반도체장치를 나타내고 있고, 도 8의 Ⅵ-Ⅵ선에 따른 단면에 상당하는 구조를 나타내고 있다.
도 6에 나타낸 반도체 패키지(1)는, 구역배열 타입(area array type)의 패키지이다. 즉, 도 6에 나타낸 반도체 패키지(1)에서는, 절연기판(10)에 측벽이 뚫린 관통구멍이 아니라 통상의 관통구멍이 설치되어 있다. 또, 도 6에 나타낸 반도체 패키지(1)에서는, 외부접속단자(13)가 소자탑재영역(25)의 외측뿐만 아니라 소자탑재영역(25)의 내측에도 설치되어 있다. 더욱이, 도 6에 나타낸 반도체 패키지(1)의 접속부(12)는, 도 3에 나타낸 반도체 패키지(1)의 접속부(12)와는 구조가 다르다.
도 6에 나타낸 반도체 패키지(1)는, 예컨대 이하의 방법으로 제조할 수 있다.
먼저, 도 7에 나타낸 바와 같이, 복수의 반도체 패키지(1)에 대응한 사이즈의 절연기판(10)을 준비한다. 다음에, 이 절연기판의 한쪽의 주면상에, 복수의 반도체 패키지(1)에 대응하여 금속패턴(11)을 형성한다. 이어서, 금속패턴(11)의 일단에 대응하는 위치에서, 절연기판(10)에 관통구멍(23)을 형성한다. 그 후, 전기도금법에 의해, 이들 관통구멍(23)을 땜납재료로 충전하여 외부접속단자(13)를 형성함과 더불어, 금속패턴(11)의 타단상에 땜납재료로 이루어진 금속범프(22)를 형성한다. 이상과 같이 하여, 도 7에 나타낸 외부접속단자 구조체(21)를 얻는다.
다음으로, 외부접속단자 구조체(21)를 다이싱 라인(24)에 따라 절단함으로써, 복수의 배선기판(3)을 얻는다.
상기 방법으로 도 8에 나타낸 배선기판(3)을 제조하는 한편으로, 반도체칩(2)의 접속전극(8)상에 Au범프를 붙인다. 그 후, 반도체칩(2)을 배선기판(3)에 플립칩 접속한다.
본 태양에서는, 제1태양과는 달리, 반도체칩(2)을 배선기판(3)에 플립칩 접속할 때의 열처리는, 땜납재료의 융점보다 낮은 온도로 행한다. 반도체칩(2)을 배선기판(3)에 플립칩 접속할 때의 열처리에서는, 금속범프(22)뿐만 아니라 외부접속단자(13)도 가열된다. 그러한 열처리는 반도체칩(2)을 가열함으로써 행해지기 때문에, 열처리온도를 땜납재료의 융점 이상으로 한 경우, 도 8에 나타낸 바와 같이소자탑재영역(25)의 내측에 설치된 외부접속단자(13)가 용융되는 일이 있다.
그에 반해, 상기 열처리를 땜납재료의 융점보다 낮은 온도로 행한 경우, 소자탑재영역(25)의 내측에 설치된 외부접속단자(13)가 용융되는 일은 없다. 게다가, 이 경우, 땜납재료가 용융되지 않기 때문에, 접속부(12)의 높이를 고정밀도로 제어할 수 있다. 더욱이, 그러한 온도로 열처리를 행한 경우, 땜납재료가 용융되지 않기 때문에, 금이 땜납재료내로 확산되는 속도를 느리게 할 수 있다. 따라서, 도 9에 나타낸 3층 구조의 접속부(12)를 용이하게 형성할 수 있다.
도 9는 도 6에 나타낸 반도체장치의 접속부의 일례를 개략적으로 나타낸 단면도이다. 도 9에 나타낸 접속부(12)는, 금속범프(22)에 이용한 것과 동일한 땜납재료, 예컨대 Sn-Ag땜납으로 이루어진 제1도전층(31), 그 땜납재료와 금의 합금, 예컨대 Au-Sn합금으로 이루어진 제2도전층(32) 및 금으로 이루어진 제3도전층(33)이 절연기판(10)측으로부터 순차 적층된 구조를 형성하고 있다. 이러한 구조의 도전층(12)은 동으로 이루어진 금속패턴(11) 및 알루미늄으로 이루어진 접속전극(8)의 쌍방에 대해 충분히 높은 접합강도를 가지고 있다. 따라서, 상기 열처리를 땜납재료의 융점보다 낮은 온도로 행함으로써, 접속부(12)의 높이를 고정밀도로 제어할 수 있고, 높은 신뢰성을 실현할 수 있다. 한편, 상기 열처리는 땜납재료의 융점보다 낮은 온도로 행하면 좋고, 150℃ 이상이면서 땜납재료의 융점보다 낮은 온도로 행하는 것이 바람직하다.
이상과 같이 하여 배선기판(3)에 반도체칩(2)을 탑재한 후, 반도체칩(2)과 배선기판(3)의 사이에 에폭시수지 등의 수지를 포팅하여 언더필층(4)을 형성한다.더욱이, 반도체칩(2) 및 배선기판(3)의 상면이 피복되도록 몰드 수지밀봉체(5)를 형성함으로써, 도 8에 나타낸 반도체 패키지(1)를 얻는다.
이상 설명한 바와 같이, 본 태양에 따른 반도체 패키지(1)에서는, 반도체소자(2)는 본딩 와이어를 이용하는 일없이 배선기판(3)에 탑재되고 있다. 그 때문에, 본 태양에 의하면, 패키지의 박형화가 가능하다.
또, 본 태양에 따른 반도체 패키지(1)에서는 외부접속단자의 재료로서 땜납재료를 이용하고 있다. 그 때문에, 배선기판(3)을 상술한 방법으로 제조할 수 있다. 즉, 배선기판(3)을 용이하게 고정밀도로 제조할 수 있다. 따라서, 반도체 패키지(1)를 용이하게 고정밀도로 제조할 수 있다.
더욱이, 본 태양에서는, 반도체칩(2)을 배선기판(3)에 플립칩 접속할 때의 열처리를 땜납재료의 융점보다 낮은 온도로 행함으로써, 3층 구조의 접속부(12)를 형성하고 있다. 그 때문에, 본 태양에 의하면, 접속부(12)의 높이를 고정밀도로 제어하는 것 및 높은 신뢰성을 실현할 수 있다.
다음에는 도 10을 참조하여 본 발명의 제3태양에 대해 설명한다.
도 10은 본 발명의 제3태양에 따른 반도체장치를 개략적으로 나타낸 단면도이다. 도 10에 나타낸 반도체 패키지(1)는, 몰드 수지밀봉체(5)가 설치되어 있지 않은 것 이외는 도 6에 나타낸 반도체 패키지(1)와 마찬가지의 구조를 갖추고 있다.
이와 같이 몰드 수지밀봉체(5)가 설치되어 있지 않은 경우, 반도체 패키지(1)를 보다 박형화할 수 있다. 예컨대, 두께가 50㎛의 반도체칩(2)을 사용한 경우에는, 반도체 패키지(1)의 두께를 130㎛ 정도로 할 수 있다. 한편, 보다 높은 강도가 필요하게 되는 경우에는, 보다 두꺼운 반도체칩(2)을 사용할 수도 있다.
그런데, 상술한 제1∼제3태양에 따른 반도체 패키지(1)는, 실장기판에 탑재할 때에 이하의 문제를 일으키는 경우가 있다. 도 11a∼도 11c를 참조하면서 설명한다.
도 11a∼도 11c는 각각 본 발명의 제2 및 제3태양에 따른 반도체 패키지를 실장기판에 탑재하는 프로세스를 개략적으로 나타낸 단면도이다. 도 11a∼도 11c에 있어서, 반도체 패키지(1)에 대해서는 절연기판(10), 금속패턴(11) 및 외부접속단자(13)만이 나타내어지고, 그 밖의 부재는 생략되어 있다.
도 11a에 있어서, 폴리이미드 필름과 같은 절연기판(10)의 한쪽의 주면상에는 동 등으로 이루어진 금속패턴(11)이 형성되어 있다. 절연기판(10)에는 금속패턴(11)의 이면을 부분적으로 노출시키도록 관통구멍이 형성되어 있다. 이 관통구멍에는 땜납재료로 이루어진 외부접속단자(13)가 그 선단부가 절연기판(10)으로부터 돌출하도록 매립되어 있다. 여기서, 외부접속단자(13)의 절연기판(10)의 주면에 수직한 방향의 길이는 40㎛이다. 또, 땜납재료로서는 Sn-Pb공정땜납(Sn 63질량%, Pb 37질량%, 융점 183℃)이 이용되고, 외부접속단자(13)내에서 땜납재료의 조성은 균일하다.
반도체 패키지(1)를 실장기판(41)에 탑재하는 경우, 먼저 도 11b에 나타낸 바와 같이 실장기판(41)의 한쪽의 주면에 설치된 전극패드(42)상에 땜납페이스트혹은 플럭스(43)를 공급한다. 다음에, 전체를 가열하여 땜납재료를 용융시키고, 외부접속단자(13)와 전극패드(42)를 접속한다. 여기서, 땜납페이스트 혹은 플럭스(43)는 외부접속단자(13)의 이면에 형성된 산화막을 제거하여 외부접속단자(13)와 전극패드(42)의 접속을 촉진한다.
이 방법에 의해, 반도체 패키지(1)를 실장기판(41)에 탑재하는 것이 가능하다. 그렇지만, 땜납재료가 급속히 용융되는 경우에는, 도 11c에 나타낸 바와 같이 외부접속단자(13)가 금속패턴(11)으로부터 박리되는 경우가 있다. 이러한 외부접속단자(13)의 박리를 방지하기 위해, 도 12에 나타낸 구조를 채용할 수 있다.
도 12는 본 발명의 제2 및 제3태양에 따른 반도체 패키지로 이용되는 구조의 일례를 개략적으로 나타낸 단면도이다. 도 12에 있어서, 외부접속단자(13)와 금속패턴(11)의 사이에는 니켈층(46)이 개재되어 있다. 땜납재료의 니켈에 대한 습윤성(濕潤性)은 땜납재료의 동에 대한 습윤성보다 높다. 그 때문에, 도 12에 나타낸 구조에 의하면, 도 11에 나타낸 바와 같은 외부접속단자(13)의 박리를 방지할 수 있다. 그렇지만, 그 반면으로, 니켈층(46)을 설치한 경우, Sn과 Ni의 금속간 화합물이 형성되기 때문에, 외부접속단자(13)의 접속강도가 저하하는 경우가 있다.
이하에 설명하는 본 발명의 제4태양은, 그러한 문제에 대해 유효한 해결법을 제공한다. 제4태양에 대해서는 도 13a∼도 13c를 참조하면서 설명한다.
도 13a∼도 13c는 각각 본 발명의 제4태양에 따른 반도체 패키지를 실장기판에 탑재하는 프로세스를 개략적으로 나타낸 단면도이다. 도 13a∼도 13c에 있어서, 반도체 패키지(1)에 대해서는 절연기판(10), 금속패턴(11) 및외부접속단자(13)만이 나타내어지고, 그 밖의 부재는 생략되어 있다.
본 태양에 따른 반도체 패키지(1)는, 외부접속단자(13)가 도 13a에 나타낸 구조를 갖는 것 이외는 제2태양에 따른 반도체 패키지(1)와 마찬가지의 구조를 갖고 있다. 본 태양에 있어서, 외부접속단자(13)는 금속패턴(11)상에 형성된 영역(13a)과, 영역(13a)상에 형성된 영역(13b)으로 구성되어 있다. 외부접속단자(13)의 절연기판(10)의 주면에 수직한 방향의 길이는 40㎛이고, 영역(13a)의 두께는 예컨대 10㎛이다. 영역(13a)은 Sn-Pb땜납재료로 구성되어 있지만, 그 조성은 공융조성으로부터 벗어나고 있다(예컨대, Sn 55질량%, Pb 45질량%). 그 때문에, 영역(13a)을 구성하는 땜납재료의 융점은 공융점보다도 높다(예컨대, 약 210℃). 한편, 영역(13b)은 공융조성의 Sn-Pb땜납(Sn 63질량%, Pb 37질량%)으로 구성되어 있고, 따라서 그 융점은 공융점(183℃)이다.
도 13a에 나타낸 구조를 갖는 반도체 패키지(1)를 실장기판에 탑재하는 경우, 먼저 도 13b에 나타낸 바와 같이 실장기판(41)의 한쪽의 주면에 설치된 전극패드(42)상에 땜납페이스트 혹은 플럭스(43)를 공급한다. 다음에, 전체를 가열하여 외부접속단자(13)와 전극패드(42)를 접속한다. 이 열처리는, 영역(13a)이 용융되지 않고 영역(13b)이 용융되도록 행한다. 이에 따라, 도 13c에 나타낸 바와 같이, 외부접속단자(13)의 박리를 일으키는 일없이 반도체 패키지(1)를 실장기판(41)에 탑재할 수 있다.
또한, 통상 상기 열처리의 온도상승속도는 4∼5℃/초이므로, 영역(13a)의 융점이 약 210℃이고 영역(13b)의 융점이 183℃인 경우, 영역(13b)이 용융되고 나서영역(13a)이 용융되기까지 6∼8초 정도의 시간을 요한다. 따라서, 상기 열처리를 영역(13a)이 용융되지 않고 영역(13b)이 용융되도록 제어하는 것은 용이하다.
또, 영역(13a) 및 영역(13b)을 갖는 외부접속단자(13)는 전류밀도를 변화시키면서 전기도금을 행함으로써 형성할 수 있다. 예컨대, Sn-Pb땜납으로 이루어진 외부접속단자(13)를 형성하는 경우에는, 전류밀도를 크게 하면 Sn-Pb땜납중의 Sn의 농도가 높아지고, 전류밀도를 작게 하면 Sn-Pb땜납중의 Sn의 농도가 낮아진다. 따라서, 전기도금법으로 외부접속단자(13)를 형성하는 경우, 초기의 단계에서 전류밀도를 작게 하고, 그 후 전류밀도를 높임으로써, 영역(13a) 및 영역(13b)을 형성할 수 있다.
다음에는 도 14를 참조하여 본 발명의 제5태양에 대해 설명한다.
도 14는 본 발명의 제5태양에 따른 반도체 패키지의 일부를 개략적으로 나타낸 단면도이다. 도 14에 있어서, 절연기판(10), 금속패턴(11) 및 외부접속단자(13)만이 나타내어지고, 그 밖의 부재는 생략되어 있다.
본 태양에 따른 반도체 패키지(1)는, 외부접속단자(13)가 도 14에 나타낸 구조를 갖는 것 이외는 제2태양에 따른 반도체 패키지(1)와 마찬가지의 구조를 갖고 있다. 또, 본 태양에 따른 반도체 패키지(1)의 외부접속단자(13)는 제4태양에 따른 반도체 패키지(1)의 외부접속단자(13)와 유사한 구조를 갖고 있다.
본 태양에 있어서, 외부접속단자(13)는 제4태양에서 설명한 영역(13a) 및 영역(13b)에 더하여, 영역(13a)과 영역(13b)의 사이에 영역(13c)을 갖추고 있다. 이 외부접속단자(13)의 절연기판(10)의 주면에 수직한 방향의 길이는 40㎛이다. 또,영역(13a)의 두께는 10㎛이고, 영역(13c)의 두께는 10∼20㎛이며, 영역(13b)의 두께는 20∼40㎛이다.
영역(13a)은 공융조성으로부터 벗어난 조성의 Sn-Pb땜납재료(예컨대, Sn 55질량%, Pb 45질량%)로 구성되어 있고, 그 융점은 공융점보다도 높다(예컨대, 약 210℃). 한편, 영역(13b)은 공융조성의 Sn-Pb땜납(Sn 63질량%, Pb 37질량%)으로 구성되어 있고, 따라서 그 융점은 공융점(183℃)이다. 또, 영역(13c)의 조성은 영역(13a)측의 조성이 영역(13a)의 조성과 동일하게 되고 영역(13b)측의 조성이 영역(13b)의 조성과 동일하게 되는 구배(句配)를 갖고 있다. 이러한 구조를 채용한 경우라도, 외부접속단자(13)의 박리를 일으키는 일없이 반도체 패키지(1)를 실장기판(41)에 탑재할 수 있다.
다음에는 도 15a 및 도 15b와 도 16a 및 도 16b를 참조하여 본 발명의 제6태양에 대해 설명한다.
도 15a는 본 발명의 제6태양에 따른 반도체 패키지의 일부를 개략적으로 나타낸 평면도이다. 도 15b는 도 15a에 나타낸 구조의 ⅩⅤB-ⅩⅤB선에 따른 단면도이다. 또, 도 16a는 도 15a에 나타낸 반도체 패키지를 실장기판에 탑재함으로써 얻어지는 구조의 일부를 개략적으로 나타낸 평면도이다. 도 16b는 도 16a에 나타낸 구조의 ⅩⅥB-ⅩⅥB선에 따른 단면도이다.
본 태양에 따른 반도체 패키지(1)는, 제4태양에서 설명한 외부접속단자(13)를 이용하는 것 이외는 제1태양에 따른 반도체 패키지(1)와 마찬가지의 구조를 갖고 있다. 즉, 본 태양에 따른 반도체 패키지(1)에서는, 주변장치 타입의 구조를채용하고 있는 것에 더하여, 외부접속단자(13)가 금속패턴(11)상에 형성된 영역(13a)과, 영역(13a)상에 형성된 영역(13b)으로 구성되어 있다.
이 외부접속단자(13)의 절연기판(10)의 주면에 수직한 방향의 길이는 40㎛이고, 영역(13a)의 두께는 10㎛이다. 영역(13a)은 Sn-Pb땜납재료로 구성되어 있지만, 그 조성은 공융조성으로부터 벗어나고 있다(예컨대, Sn 55질량%, Pb 45질량%). 그 때문에, 영역(13a)을 구성하는 땜납재료의 융점은 공융점보다도 높다(예컨대, 약 210℃). 한편, 영역(13b)은 공융조성의 Sn-Pb땜납(Sn 63질량%, Pb 37질량%)으로 구성되어 있고, 따라서 그 융점은 공융점(183℃)이다.
이러한 구조의 반도체 패키지(1)를 실장기판(41)에 탑재한 경우, 도 16a 및 도 16b에 나타낸 바와 같이 전극패드(42)의 상면 및 외부접속단자(13)의 측면에 접한 필렛부(51)를 용이하게 형성할 수 있다. 따라서, 높은 신뢰성을 실현할 수 있다. 덧붙여서, 이 경우 외부접속단자(13)는 영역(13a) 및 영역(13b)으로 구성되어 있으므로, 외부접속단자(13)의 박리를 일으키는 일없이 반도체 패키지(1)를 실장기판(41)에 탑재할 수 있다.
이상 설명한 제4∼제6태양에서는, 영역(13b)을 공융조성의 땜납재료로 구성했지만, 영역(13b)은 공융조성으로부터 벗어난 조성의 땜납재료로 구성할 수도 있다. 예컨대, 영역(13a)을 55질량%의 Sn과 45질량%의 Pb를 함유한 땜납재료로 구성하고, 영역(13b)을 60질량%의 Sn과 40질량%의 Pb를 함유한 땜납재료로 구성해도 좋다. 즉, 영역(13b)을 구성하는 땜납재료는, 그 융점이 영역(13a)을 구성하는 땜납재료의 융점보다 낮으면, 어떠한 조성이어도 좋다. 또, 영역(13a∼13c)의 두께도,상기 수치에 한정되는 것이 아니라 여러 가지의 수치를 취할 수 있다.
더욱이, 제4∼제6태양에서는, 외부접속단자(13)를 Sn-Pb땜납으로 구성했지만, 그 이외의 땜납재료를 이용하는 것도 가능하다. 외부접속단자(13)에 이용되는 땜납재료로서는, 예컨대 Sn-Ag땜납, Sn-Zn땜납 및 그들에 Cu, Bi, Sb 등의 원소를 첨가한 땜납 등을 들 수 있다.
일례로서 Sn-Ag땜납에 대해 설명한다. 공융조성의 Sn-Ag땜납(Sn 96.5질량%, Ag 10질량%)은 약 221℃의 융점을 갖고 있다. 또, 90질량%의 Sn과 10질량%의 Ag를 함유한 Sn-Ag땜납은 약 300℃의 융점을 갖고 있다. 따라서, 영역(13a)을 융점이 약 300℃의 Sn-Ag땜납으로, 그리고 영역(13b)을 융점이 약 221℃의 Sn-Ag땜납으로 구성하고, 또한 열처리온도를 약 260℃로 하면, 외부접속단자(13)의 박리를 일으키는 일없이 반도체 패키지(1)를 실장기판(41)에 탑재할 수 있다.
또한, 상술한 층구조를 갖는 외부접속단자(13)와 금속범프(22)를 동시에 형성하면, 그 금속범프(22)도 마찬가지의 층구조를 갖는 것으로 된다. 즉, 이 경우 예컨대 금속패턴(11)상에 형성된 고융점의 영역과, 고융점의 영역상에 형성된 저융점의 영역을 갖는 금속범프(22)가 얻어진다.
다음에는 도 17을 참조하여 본 발명의 제7태양에 대해 설명한다.
도 17은 본 발명의 제7태양에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다. 도 17에 나타낸 반도체 패키지(1)는, 언더필층(4)이 반도체칩(2)과 배선기판(3)의 사이뿐만 아니라 배선기판(3)의 상면 전체를 덮도록 설치되어 있는 것 이외는, 도 3에 나타낸 반도체 패키지(1)와 마찬가지의 구조를 갖고 있다.
이러한 구조에 의하면, 제1태양에서 설명한 효과가 얻어지는 것에 더하여, 몰드 수지밀봉체(5)나 접속부(12) 등에 가해지는 응력을 분산 혹은 저감할 수 있다. 또, 도 17에 나타낸 반도체 패키지(1)에서는 언더필층(4) 등이 외부접속단자(13)의 위쪽에도 설치되어 있으므로, 도 16a 및 도 16b에 나타낸 바와 같이 실장기판(41)에 탑재한 경우, 외부접속단자(13)의 금속패턴(11)으로부터의 박리가 생기기 어렵다. 따라서, 본 태양에 의하면, 보다 높은 신뢰성을 실현할 수 있다.
도 17에 나타낸 반도체 패키지(1)는, 예컨대 이하의 방법으로 제조할 수 있다.
먼저, 제1태양에서 설명한 것과 마찬가지의 방법에 의해, 도 4에 나타낸 외부접속단자 구조체(21)를 얻는다. 다음에, 외부접속단자 구조체(21)의 금속범프(22)가 형성된 면에 그 면 전체를 덮도록 언더필층(4)을 붙인다.
그 한편으로, 반도체칩(2)의 접속전극(8)상에 Au범프를 붙인다. 그 후, 반도체칩(2)을 외부접속단자 구조체(21)에 플립칩 접속한다. 즉, 먼저 반도체칩(2)을 외부접속단자 구조체(21)의 소자탑재영역(25)에 대해 위치정합한다. 더욱이, 접속전극(8)이 Au범프를 매개로 금속범프(22)에 꽉 눌려지도록 가압하면서 가열한다. 이에 따라, 금과 땜납재료의 합금으로 이루어진 접속부(12)가 형성되고, 접속전극(8)과 금속패턴(11)이 전기적으로 접속된다. 한편, 반도체칩(2)을 플립칩 접속할 때의 열처리는, 제2태양에서 설명한 바와 같이 땜납재료의 융점보다 낮은 온도로 행하는 것이 바람직하다. 이에 따라, 도 9에 나타낸 바와 같은 구조를 갖는접속부(12)를 형성할 수 있다.
이상과 같이 하여 외부접속단자 구조체(21)에 반도체칩(2)을 탑재한 후, 반도체칩(2) 및 언더필층(4)의 노출면이 피복되도록 몰드 수지밀봉체(5)를 형성한다. 이어서, 외부접속단자 구조체(21)를 다이싱 라인(24)에 따라 절단함으로써, 도 17에 나타낸 반도체 패키지(1)를 얻는다.
이러한 방법에 의하면, 접속부(12)를 형성하기 위한 열처리에 앞서, 금속패턴(11)이 언더필층(4)에 덮이기 때문에, 금속패턴(11)의 표면의 산화를 방지할 수 있다. 따라서, 금속패턴(11)의 표면으로부터 박리가 발생하는 것을 억제할 수 있다.
또, 이러한 방법에서는, 외부접속단자 구조체(21)에 1개의 언더필층(4)을 붙이고, 그 후 외부접속단자 구조체(21)를 복수의 배선기판(3)으로 분할하기 때문에, 제조프로세스가 간략화되고, 생산성이 높아진다.
이상 설명한 바와 같이 본 발명에서는, 절연기판과, 그 한쪽의 주면에 설치된 배선, 배선의 일단에 접속된 금속범프 및, 절연기판의 관통구멍에 매립되고 또한 배선의 타단과 전기적으로 접속된 외부접속단자를 갖춘 배선기판이 이용된다. 또, 본 발명에서는 반도체소자는 본딩 와이어를 사용하는 일없이 이 배선기판에 탑재된다. 그 때문에, 본 발명에 의하면, 종래기술에 비해 반도체장치의 박형화가 가능하다.
또, 배선기판과 반도체소자의 간극을 충전하는 절연수지층이 배선기판의 반도체소자를 탑재한 주면 전체를 덮도록 설치되기 때문에, 몰드 수지밀봉체나 접속부 등에 가해지는 응력을 분산 혹은 저감할 수 있고, 배선 표면의 산화를 방지할 수 있으며, 생산성을 높일 수 있다.
또, 주변장치 타입의 구조를 채용하고 또한 외부접속단자의 재료로서 땜납재료를 사용한 경우, 배선기판을 실장기판에 탑재할 때에 필렛부를 용이하게 형성할 수 있다.
또, 접속부가 절연기판측으로부터 땜납재료로 이루어진 제1도전층, 금과 땜납재료의 합금으로 이루어진 제2도전층 및 금으로 이루어진 제3도전층이 순차 적층된 구조를 갖추고 있는 경우, 접속부의 높이를 고정밀도로 제어할 수 있고, 신뢰성을 향상시킬 수 있다.
또, 외부접속단자를, 땜납재료로 이루어지고 또한 제1부분과 제1부분에 비해 배선으로부터 보다 먼 제2부분으로 구성하며, 또한 제1부분의 융점이 상기 제2부분의 융점에 비해 보다 높은 경우, 제조공정중에 외부접속단자가 배선으로부터 박리되는 것을 방지할 수 있는 동시에, 신뢰성이 높은 접속을 형성할 수 있다.
즉, 본 발명에 의하면, 저비용으로 제조가능하고, 신뢰성이 높으며, 종래기술에 비해 보다 박형화가 가능한 반도체장치, 외부접속단자 구조체 및 반도체장치의 제조방법이 제공된다.

Claims (19)

  1. 관통구멍 및 측벽이 뚫린 관통구멍의 적어도 한쪽을 갖춘 절연기판과, 상기 관통구멍 및 측벽이 뚫린 관통구멍의 적어도 한쪽을 매립하는 외부접속단자, 상기 절연기판상에 설치되고 또한 일단이 상기 외부접속단자와 접속된 배선 및, 이 배선의 타단상에 설치된 접속부를 구비한 배선기판과,
    한쪽의 주면에 접속전극이 설치되고 또한 상기 접속전극이 설치된 면이 상기 절연기판의 상기 배선이 설치된 면과 대향하도록 그리고 상기 접속전극이 접속부를 매개로 상기 배선에 전기적으로 접속되도록 상기 배선기판에 탑재된 반도체소자 및,
    상기 배선기판과 상기 반도체소자의 간극을 충전하면서 상기 배선기판의 상기 반도체소자가 탑재된 면의 노출부 전체를 덮는 절연수지층을 구비한 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 상기 외부접속단자는 땜납재료로 이루어진 것을 특징으로 하는 반도체장치.
  3. 제1항에 있어서, 한쪽의 주면에 전극패드가 설치되고 또한 상기 전극패드가 설치된 면이 상기 배선기판의 상기 반도체소자를 탑재하는 면의 이면과 대향하도록 그리고 상기 전극패드와 상기 외부접속단자가 접속되도록 배치된 실장기판을 더 구비한 것을 특징으로 하는 반도체장치.
  4. 제1항에 있어서, 상기 접속부는, 상기 절연기판측으로부터, 땜납재료로 이루어진 제1도전층, 금과 땜납재료의 합금으로 이루어진 제2도전층 및 금으로 이루어진 제3도전층이 순차 적층된 구조를 갖는 것을 특징으로 하는 반도체장치.
  5. 제4항에 있어서, 상기 땜납재료는 주석-은 땜납, 주석-동 땜납 및 주석-은-동 땜납으로 이루어진 군으로부터 선택되는 어느 하나의 땜납인 것을 특징으로 하는 반도체장치.
  6. 제2항에 있어서, 상기 외부접속단자는 제1부분과 이 제1부분에 비해 상기 배선으로부터 보다 먼 제2부분을 구비하고, 상기 제1부분의 융점이 상기 제2부분의 융점에 비해 보다 높은 것을 특징으로 하는 반도체장치.
  7. 제1항에 있어서, 상기 접속부를 형성하는데 이용하는 재료와 상기 외부접속단자를 구성하는 재료는 실질적으로 동일한 것을 특징으로 하는 반도체장치.
  8. 측벽이 뚫린 관통구멍을 갖춘 절연기판과, 상기 측벽이 뚫린 관통구멍을 매립하고 또한 땜납재료로 이루어진 외부접속단자, 상기 절연기판상에 설치되고 또한 일단이 상기 외부접속단자와 접속된 배선 및, 이 배선의 타단상에 설치된 접속부를구비한 배선기판과,
    한쪽의 주면에 접속전극이 설치되고 또한 상기 접속전극이 설치된 면이 상기 절연기판의 상기 배선이 설치된 면과 대향하도록 그리고 상기 접속전극이 접속부를 매개로 상기 배선에 전기적으로 접속되도록 상기 배선기판에 탑재된 반도체소자를 구비한 것을 특징으로 하는 반도체장치.
  9. 관통구멍 및 측벽이 뚫린 관통구멍의 적어도 한쪽을 갖춘 절연기판과, 상기 관통구멍 및 측벽이 뚫린 관통구멍의 적어도 한쪽을 매립하는 외부접속단자, 상기 절연기판상에 설치되고 또한 일단이 상기 외부접속단자와 접속된 배선 및, 이 배선의 타단상에 설치된 접속부를 구비한 배선기판과,
    한쪽의 주면에 접속전극이 설치되고 또한 상기 접속전극이 설치된 면이 상기 절연기판의 상기 배선이 설치된 면과 대향하도록 그리고 상기 접속전극이 접속부를 매개로 상기 배선에 전기적으로 접속되도록 상기 배선기판에 탑재된 반도체소자를 구비하고,
    상기 접속부는, 상기 절연기판측으로부터, 땜납재료로 이루어진 제1도전층, 금과 땜납재료의 합금으로 이루어진 제2도전층 및 금으로 이루어진 제3도전층이 순차 적층된 구조를 갖는 것을 특징으로 하는 반도체장치.
  10. 관통구멍 및 측벽이 뚫린 관통구멍의 적어도 한쪽을 갖춘 절연기판과, 상기 관통구멍 및 측벽이 뚫린 관통구멍의 적어도 한쪽을 매립하고 또한 땜납재료로 이루어진 외부접속단자, 상기 절연기판상에 설치되고 또한 일단이 상기 외부접속단자와 접속된 배선 및, 이 배선의 타단상에 설치된 접속부를 구비한 배선기판과,
    한쪽의 주면에 접속전극이 설치되고 또한 상기 접속전극이 설치된 면이 상기 절연기판의 상기 배선이 설치된 면과 대향하도록 그리고 상기 접속전극이 접속부를 매개로 상기 배선에 전기적으로 접속되도록 상기 배선기판에 탑재된 반도체소자를 구비하고,
    상기 외부접속단자는 제1부분과 이 제1부분에 비해 상기 배선으로부터 보다 먼 제2부분을 구비하고, 상기 제1부분의 융점이 상기 제2부분의 융점에 비해 보다 높은 것을 특징으로 하는 반도체장치.
  11. 제1 및 제2배선기판으로 분할되도록 구성되고,
    절연기판과, 이 절연기판에 설치된 관통구멍을 매립하고 또한 땜납재료로 이루어진 외부접속단자, 상기 절연기판상에 설치되고 또한 상기 외부접속단자와 접속된 배선 및, 이 배선상에 설치된 금속범프를 각각 구비하고 또한 서로 인접한 제1 및 제2배선기판 구조를 구비하며,
    상기 제1 및 제2배선기판 구조는 각각 상기 제1 및 제2배선기판에 대응하여 설치되고, 상기 제1배선기판 구조의 외부접속단자와 상기 제2배선기판 구조의 외부접속단자가 일체화되며, 상기 제1배선기판 구조의 배선과 상기 제2배선기판 구조의 배선이 일체화된 것을 특징으로 하는 외부접속단자 구조체.
  12. 제11항에 있어서, 상기 외부접속단자는 주석-은 땜납, 주석-동 땜납 및 주석-은-동 땜납으로 이루어진 군으로부터 선택되는 땜납재료로 이루어진 것을 특징으로 하는 외부접속단자 구조체.
  13. 제11항에 있어서, 상기 금속범프를 구성하는 재료와 상기 외부접속단자를 구성하는 재료는 실질적으로 동일한 것을 특징으로 하는 외부접속단자 구조체.
  14. 제1 및 제2배선기판으로 분할되도록 구성되고,
    절연기판과, 이 절연기판에 설치된 관통구멍을 매립하고 또한 땜납재료로 이루어진 외부접속단자, 상기 절연기판상에 설치되고 또한 상기 외부접속단자와 접속된 배선 및, 이 배선상에 설치된 금속범프를 각각 구비하고 또한 서로 인접한 제1 및 제2배선기판 구조를 구비하며,
    상기 제1 및 제2배선기판 구조는 각각 상기 제1 및 제2배선기판에 대응하여 설치되고, 상기 외부접속단자는 제1부분과 이 제1부분에 비해 상기 배선으로부터 보다 먼 제2부분을 구비하며, 상기 제1부분의 융점이 상기 제2부분의 융점에 비해 보다 높은 것을 특징으로 하는 외부접속단자 구조체.
  15. 제14항에 있어서, 상기 외부접속단자는 주석-은 땜납, 주석-동 땜납 및 주석-은-동 땜납으로 이루어진 군으로부터 선택되는 땜납재료로 이루어진 것을 특징으로 하는 외부접속단자 구조체.
  16. 제14항에 있어서, 상기 금속범프를 구성하는 재료와 상기 외부접속단자를 구성하는 재료는 실질적으로 동일한 것을 특징으로 하는 외부접속단자 구조체.
  17. 제1 및 제2배선기판으로 분할되도록 구성되고, 절연기판과, 이 절연기판에 설치된 관통구멍을 매립하는 외부접속단자, 상기 절연기판상에 설치되고 또한 상기 외부접속단자와 접속된 배선 및, 이 배선상에 설치된 금속범프를 각각 구비하고 또한 서로 인접한 제1 및 제2배선기판 구조를 형성하는 공정과,
    상기 절연기판의 상기 금속범프가 설치된 면 전체에 절연수지층을 붙이는 공정,
    상기 절연수지층이 붙여진 상기 절연기판을 상기 제1 및 제2배선기판 구조에 대응하여 분할함으로써 상기 제1 및 제2배선기판을 얻는 공정 및,
    한쪽의 주면에 접속전극이 설치된 반도체소자(복수)를 각각 상기 배선기판(복수)에 탑재하는 공정을 구비하는 반도체장치의 제조방법.
  18. 제17항에 있어서, 상기 외부접속단자 구조체를 형성하는 공정은, 상기 제1배선기판 구조의 외부접속단자와 상기 제2배선기판 구조의 외부접속단자가 일체화되고 또한 상기 제1배선기판 구조의 배선과 상기 제2배선기판 구조의 배선이 일체화되도록 행해지고,
    상기 분할하는 공정은, 상기 일체화된 외부접속단자(복수)를 상기 제1 및제2배선기판 구조에 대응하여 분할하는 것 및 상기 일체화된 배선(복수)을 상기 제1 및 제2배선기판 구조에 대응하여 분할하는 것을 구비하는 반도체장치의 제조방법.
  19. 한쪽의 주면에 접속전극이 설치된 반도체소자를 배선기판에 탑재하는 공정을 구비하고,
    상기 배선기판은, 관통구멍 및 측벽이 뚫린 관통구멍의 적어도 한쪽을 갖춘 절연기판과, 상기 관통구멍 및 측벽이 뚫린 관통구멍의 적어도 한쪽을 매립하는 외부접속단자, 상기 절연기판상에 설치되고 또한 일단이 상기 외부접속단자와 접속된 배선 및, 이 배선의 타단상에 설치되고 땜납재료로 이루어진 금속범프를 구비하며,
    상기 반도체소자를 상기 배선기판에 탑재하는 공정은, 상기 접속전극을 상기 금속범프에 Au범프를 매개로 꽉 누른 상태에서 상기 금속범프를 상기 땜납재료의 융점보다도 낮은 온도로 가열함으로써, 상기 접속전극과 상기 배선을 전기적으로 접속하는 접속부를 형성하는 것을 포함하는 반도체장치의 제조방법.
KR1020000055377A 1999-09-22 2000-09-21 반도체장치, 외부접속단자 구조체 및 반도체장치의 제조방법 KR100348126B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP1999-268641 1999-09-22
JP26864199A JP2001094004A (ja) 1999-09-22 1999-09-22 半導体装置、外部接続端子構造体及び半導体装置の製造方法

Publications (2)

Publication Number Publication Date
KR20010070088A true KR20010070088A (ko) 2001-07-25
KR100348126B1 KR100348126B1 (ko) 2002-08-09

Family

ID=17461381

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000055377A KR100348126B1 (ko) 1999-09-22 2000-09-21 반도체장치, 외부접속단자 구조체 및 반도체장치의 제조방법

Country Status (3)

Country Link
JP (1) JP2001094004A (ko)
KR (1) KR100348126B1 (ko)
TW (1) TW475245B (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6723927B1 (en) * 2000-08-24 2004-04-20 High Connection Density, Inc. High-reliability interposer for low cost and high reliability applications
JP2007103462A (ja) * 2005-09-30 2007-04-19 Oki Electric Ind Co Ltd 端子パッドと半田の接合構造、当該接合構造を有する半導体装置、およびその半導体装置の製造方法
JP5010208B2 (ja) * 2006-08-17 2012-08-29 三菱重工業株式会社 半導体素子モジュール及びその製造方法
JP2008187561A (ja) * 2007-01-31 2008-08-14 Alps Electric Co Ltd 表面弾性波素子
JP2010010611A (ja) * 2008-06-30 2010-01-14 Toshiba Corp プリント回路板及び電子機器

Also Published As

Publication number Publication date
JP2001094004A (ja) 2001-04-06
KR100348126B1 (ko) 2002-08-09
TW475245B (en) 2002-02-01

Similar Documents

Publication Publication Date Title
KR100231276B1 (ko) 반도체패키지의 구조 및 제조방법
JP3262497B2 (ja) チップ実装回路カード構造
JP5132101B2 (ja) スタックパッケージ構造体及びその製造に用いる単体パッケージと、それらの製造方法
US20080315412A1 (en) Package Structure with Flat Bumps for Integrate Circuit or Discrete Device and Method of Manufacture the Same
US6143991A (en) Bump electrode with adjacent pad and insulation for solder flow stopping
US7611925B2 (en) Electronic device and method of manufacturing the same, chip carrier, circuit board, and electronic instrument
US11049800B2 (en) Semiconductor device package with grooved substrate
KR19980054344A (ko) 표면 실장형 반도체 패키지 및 그 제조 방법
US20140159235A1 (en) Electronic component, electronic apparatus including the same, and manufacturing method of the electronic apparatus
JP2003037133A (ja) 半導体装置およびその製造方法ならびに電子装置
KR20070019809A (ko) 솔더볼 랜드에 두 종류 이상의 표면처리부를 갖는인쇄회로기판 및 이를 포함하는 반도체 패키지
JP5851079B2 (ja) 部品内蔵配線板
KR100744138B1 (ko) 볼 그리드 어레이 반도체 패키지 및 그의 제조방법
JP3700598B2 (ja) 半導体チップ及び半導体装置、回路基板並びに電子機器
KR100348126B1 (ko) 반도체장치, 외부접속단자 구조체 및 반도체장치의 제조방법
KR100843705B1 (ko) 금속 범프를 갖는 반도체 칩 패키지 및 그 제조방법
JP2008198916A (ja) 半導体装置及びその製造方法
JP2017183571A (ja) 半導体装置の製造方法
KR20070019629A (ko) 솔더볼 랜드에 두 종류 이상의 표면처리부를 갖는인쇄회로기판 및 이를 포함하는 반도체 패키지
JP3252757B2 (ja) ボールグリッドアレイ
KR100447895B1 (ko) 칩 스케일 패키지 및 그 제조방법
JP7382167B2 (ja) 電子装置、および電子装置の製造方法
JP7382175B2 (ja) 半導体装置
US20070158843A1 (en) Semiconductor package having improved solder joint reliability and method of fabricating the same
KR100325459B1 (ko) 칩사이즈패키지제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110617

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee