TW475245B - Semiconductor device, external connecting terminal body structure and method for producing semiconductor devices - Google Patents

Semiconductor device, external connecting terminal body structure and method for producing semiconductor devices Download PDF

Info

Publication number
TW475245B
TW475245B TW089118613A TW89118613A TW475245B TW 475245 B TW475245 B TW 475245B TW 089118613 A TW089118613 A TW 089118613A TW 89118613 A TW89118613 A TW 89118613A TW 475245 B TW475245 B TW 475245B
Authority
TW
Taiwan
Prior art keywords
wiring
external connection
substrate
connection terminal
insulating substrate
Prior art date
Application number
TW089118613A
Other languages
English (en)
Inventor
Yasuhiro Koshio
Hidekazu Hosomi
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Application granted granted Critical
Publication of TW475245B publication Critical patent/TW475245B/zh

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)

Description

475245 A7 ------B7____ 五、發明說明(1 ) 本發明係有關一種半導體裝置、外部連接端子構造體 及半導體裝置的製造方法;替一型是有關在配線 一靂元」生的半,導體裝置 '應用此種半導體裝置的製造之外 部連接端子構造體及此種半導體裝置的製造方法。 半導體封裝體係具有在配線基板實裝半導體元件的構 造。代表性的習知半導體封裝體據知有所謂如以下所說明 之B G A ( Bal 1 Grid Array )型的半導體封裝體、QFN (Quad Flat Non-leaded )型的半導體封裝體。 第1圖係爲槪略表示習知B G A型的半導體封.裝體之 剖面立體圖。該半導體封裝體係具有爲插入件之配線基板 1 0 0。在配線基板1 0 〇上搭載著矽晶片1 〇 ]L。被形 成在矽晶片1 0 1上面的電極(圖未示)係利用鋁等所製 成的焊接線1 0 2被連接於,被形成在搭載著配線基板 100的矽晶片101之面的電極(圖未示)。藉此,矽 晶片1 0 1的電極,會使得被形成在搭載著配線基板 1 0 0的矽晶片1 0 1之面的電極及?部配線(圖未示)介 於中間,而和被形成在配線基板1 0 0下面之作爲外部連 ^ 接端子的銲球1 0 3電氣連接。再者,該晶片1 0 1及焊 P 接線1 0 2會藉由模組樹脂密封體1 0 4被包覆住。 〇 I 第2圖係槪略表示習知QFN型的半導體封裝體之部 ί J 面立體圖。該半導體封裝體係具有引導框架105,可在 ^ 引導框架1 0 5的元件搭載部1 0 7,搭載矽晶片1 〇 1 f 。被形成在矽晶片1 0 1下面的電極(圖未示)係利用由 P 鋁等所製成的焊接線1 0 2,被電氣連接在引導框架 (請先閱讀背面之注意事項再填寫本頁) .f
一tfJa ϋ I ϋ ϋ I I I I ·ϋ ϋ ϋ .1 ϋ ϋ ϋ I ϋ ^1 ^1 n n ϋ I 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -4- 475245 A7 B7 五、發明說明(2 ) 1 〇 5的內引線部。又,晶片1 〇 1、引導框架1 〇 5及 火旱ί妾線1 0 2係利用模組樹脂密封體i 〇 4被包覆住。引 _ ®架1 0 5的內引線部前端會露出樹脂密封體i 〇 4, _些露出部形成作爲外部連接端子的鍍銲層1 〇 6。 第1圖及第2圖所示之習知半導體封裝體,乃如上所 述’使用焊接線1 〇 2。因此,離該些實裝面的高度,最 薄爲0 · 8mm。此種厚度無法充分滿足顧客對攜帶機器 等小型化及輕量化,日益強烈要求薄型化的回應。因而, 要求一種比習知技術,更薄型化的新式半導體封裝體,特 別是一種能以可靠性高、低成本所製造的薄型半導體封裝 用曲 體。 本發明之目的在於提供一種能以可靠性高、比習知技 術更薄型化的半導體裝置、外部連接端子構造體及半導體 裝置的製造方法。 本發明之另一目的在於提供一種能以低成本製造、比 習知技術更薄型化之半導體裝置、外部連接端子構造體及 半導體裝置的製造方法。 本發明之又另一目的在於提供一種能以低成本製造、 可靠性高、比習知技術更薄型化之半導體裝置、外部連接 端子構造體及半導體裝置的製造方法。 若按本發明之第1方面係提供具備有:至少一方具有 貫通孔以及側壁爲開放的貫通孔之絕緣基板、和至少一方 埋入前述貫通孔以及前述側壁爲開放的貫通孔之外部連接 端子、和被連在前述絕緣基板上,且一端與前述外部連接 (請先閱讀背面之注意事項再填寫本頁) •——l·——訂---------線--------------------- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -5- 475245 A7 __ B7 _ 五、發明說明(3 ) 端子連接之配線、和被連在前述配線另一端上之連接部的 配線基板;在其中一方的主面設有連接電極,且設有前述 連接電極的面是與設有前述絕緣基板的前述配線之面相對 的方式,以及前述連接電極是使前述連接部介於中間,而 被電氣連接在前述配線的方式,被搭載在前述配線基板之 半導體元件、以及塡充前述配線基板與前述半導體元件之 間隙,且覆蓋住搭載前述配線基板之前述半導體元件的整 個面之露出部的絕緣樹脂層之半導體裝置。 若按本發明之第2方面,即可提供具備:具有側壁爲 開放的貫通孔之絕緣基板、和埋入前述側壁爲開放的貫通 孔,且由焊接材料所製成之外部連接端子、和被設在前述 絕緣基板上,且一端與前述記外部連接端子連接之配線、 和被設在前述配線的另一端上之連接部的配線基板、以及 在其中一方的主面設有連接電極,且設有前述連接電極的 面是與設有前述絕緣基板的前述配線之面相對的方式,以 及前述連接電極是使前述連接部介於中間,而被電氣連接 在前述配線的方式,被搭載在前述配線基板之半導體元件 的半導體裝置。 若按本發明之第3方面,即可提供具有:至少一方具 有貫通孔及側壁爲開放的貫通孔之絕緣基板、和至少一方 埋入前述貫通孔及前述側壁爲開放的貫通孔之外部連接端 子、和被設在前述絕緣基板上,且一端與前述外部連接端 子連接之配線、和被設在前述配線另一端上之連接部的配 線基板、以及在其中一方的主面設有連接電極’且設有則 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閱讀背面之注咅?事項再填寫本頁) -----:----訂·--------線. 痤齊印皆慧时轰¾員工消費合作社印製 475245 . Α7 Β7 五、發明說明(4 ) 述連接電極的面是與設有前述絕緣基板的前述配線之面相 ¥寸的方式,以及前述連接電極是使則述連接部介於中間’ 而被電氣連接在前述配線的方式,被搭載在前述配線基板 之半導體元件;前述連接部係具有:從前述絕緣基板側開 始依序積層,由焊接材料所製成之第1導電層、由金與焊 接材料的合金所製成之第2導電層、以及由金所製成之第 3導電層的構造之半導體裝置。 若按本發明之H 4方面,即可提供具備有:至少一方 具有貫通孔及側壁爲開放的貫通孔之絕緣基板、和至少一 方埋入前述貫通孔及前述側壁爲開放的貫通孔,且由焊接 材料所製成之外部連接端子、和被設在前述絕緣基板上, 且一端與前述外部連接端子連接之配線、和被設在前述配 線之另一端上的連接部之配線基板、以及在其中一方的主 面設有連接電極,且設有前述連接電極的面是與設有前述 絕緣基板的前述配線之面相對的方式,以及前述連接電極 是使前述連接部介於中間,而被電氣連接在前述配線的方 式,被搭載在前述配線基板之半導體元件;前述外部連接 端子係具備有:第1部分和前述配線比前述第1部分更遠 的第2部分;且前述第1部分的融點比前述第2部分的融 點更高之半導體裝置。 若按本發明之.第5方:;面,即可提供具備有:第1及第 2配線基板可一起被分開的構成;各別具備有:絕緣基板 、以及埋入被設在前述絕緣基板的貫通孔,且由焊接材料 所製成之外部連接端子、和被設在前述絕緣基板上,且與 本紙張尺度適用中國國家標準(CNS)A4規格(210x 297公釐) ~Γ " — (請先閱讀背面之注音?事項再填寫本頁) -I ΙΊ L----訂-----I---—赢 475245 竣齋卽&曰慧时轰苟員1-消費合泎社印製 A7 B7 五、發明說明(5 ) 前述外部連接端子連接之配線、和被設在前述配線上之金 屬凸塊,且互相鄰接之第1及第2配線基板構造;前述第 1及第2配線基板構造是設成各別對應前述第1及第2配 線基板,前述第1配線基板構造的外部連接端子和前述第 2配線基板構造的外部連接端子就會被一體化;前述第1 配線基板構造的配線和前述第2配線基板構造的配線就會 被一體化之外部連接端子構造體。 若按本發明之第6方面,即可提供具備有:第1及第 2配線基板可一起被分開的構成;各別具備有:絕緣基板 、及埋入被設在前述絕緣基板的貫通孔,且由焊接材料所 製成之外部連接端子、和被設在前述絕緣基板上,且與前 述外部連接端子連接之配線、和被設在前述配線上之金屬 凸塊,且互相鄰接之第1及第2配線基板構造;前述第1 及第2配線基板構造是設成各別對應前述第1及第2配線 基板,前述外部連接端子係具備有··第1部分、和前述配 線比前述第1部分更遠之第2部分,前述第1部分的融點 比前述第2部分的融點更高之外部接綻端子構造體。 若按本發明之第7方面,即可提供具備有:第1及第 2配線基板可一起被分開的構成;分別具備有’絕緣基板 、以及埋入被設在前述絕緣基板的貫通孔之外部連接端子 、和被設在前述絕緣基板上,且與前述外部連接端子連接 之配線、和被設在前述配線上之金屬凸塊;且形成具備有 互相鄰接的第1及第2配線基板構造之外部連接端子構造 體的工程、和在設有前述絕緣基板的前述金屬凸塊的整個 -----------------r---訂---------線 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -8 * 475245 經濟部智慧財產局員工消費合作社印製 A7 __B7___ 五、發明說明(6 ) 面,貼上絕緣樹脂層的工程、和將貼有前述絕緣樹脂層的 前述絕緣基板,對應前述第1及第2配線基板構造而予切 開的工程,藉此取得前述第1及第2配線基板;各別在前 述絕緣基板(複數個)搭載,在其中一方的主面設有連接 電極1半導體元件(複數個)工程之半導體裝置之製造方 法。 若按本發明之第8方面,即可提供具備有:在配線基 板搭載,在其中一方的主面設有連接電極之半導體元件的 工程;前述配線基板係具有備:至少一方具有貫通孔,以 及側壁爲開放的貫通孔之絕緣基板、和至少一方埋入前述 貫通孔,以及前述側壁爲開放的貫通孔之外部連接端子、 和被設在前述絕緣基板上,且一端與前述外部連接端子連 接之配線、和被設在前述配線的另一端上,且由焊接材料 所製成之金屬凸塊;在前述配線甚板搭載前述半導體元件 的工程係包括:以在前述金屬凸塊,使鋁凸塊介於中間而 貼上前述連接電極的狀態,將前述金屬凸塊,加熱到低於 前述焊接材料的融點溫度,藉此形成電氣連接前述連接電 極與前述配線的連接部之半導體裝置之製造方法。 如上所述,本發明係採用具有:絕緣基板、和被設在 甚迚,:^友之i蘼、和1裏m麗屬 _、里墓麗入氣i基里胤置星I」且與配線另一端電氣 薄接之外部連接端子腺源~募基%板 元件不_用聚酸亞桂菱膜j就會被搭載在該配線基板。 因此,按本發明,半導體裝置即可比習知技術薄型化。 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) --------— I — -----^----訂-----1111 IAWI (請先閲讀背面之注音?事項再填寫本頁) -9- 475245 暖齊郎智慧財產局員工消費合作社印製 A7 B7 五、發明說明(7 ) 有關本發明之第1方面的半導體裝置中,塡充配線基 板與半導體元件之間隙的絕緣樹脂層,亦即了溢層,也會 覆蓋住搭載著配線基板的半導體元件之整個主面的露出部 。於上述構造中,組合此種下溢層的狀況下,可分散或減 低施加在模組樹脂密封體和連接部等的應力。因而,按本 發明之第1方面,即可薄型化,且實現長期可靠性優的半 導體裝置。 又,有關第1方面的半導體裝置,例如可應用第7方 面所記載的方法來製造,故可實現更優異的可靠性.。亦即 ,在形成電氣連接住連接電極與配線之連接部的熱處理之 前,配線被絕緣樹脂層覆蓋的關係,就可防止配線表面氧 化。因而,能抑制配線表面發生剝離現象。 進而,有關第1方面之半導體裝置,例如可應用第7 方面所記載的方法來製造,故能以較低的成本製造。亦即 ,僅在半導體元件的正下方設絕緣樹脂層的情況下,例如 必須對應外部連接端子構造體的複數個配線基板,依序貼 上複數個絕緣樹脂層。對此,採用上述構造的情形,可針 對外部連接端子構造體的複數個配線基板構造,貼上1個 絕緣樹脂層。因而,製造過程簡略,生產性高。 有關本發明之第2方面的半導體裝置中,在絕緣基板 設有側壁爲開放的貫通孔,埋入該側壁爲開放的貫通孔之 外部連接端子材料,可取用焊接材料。亦即,第2方面是 加上採用周邊型的構造,外部連接端子的材料,可取用焊 接材料。就上述構造而言,外部連接端子的材料,取用焊 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -10- — — — — — — — — — — — -----^--I I ^ ·11111111 law— (請先閱讀背面之注意事項再填寫本頁) 475245 A7 B7 五、發明說明(8 ) 接材料的情況下,即可輕易及高精度地製造配線甚板,而 且被設在實裝基板表面的電極銲墊和外部連接端子的連接 可靠性提高。加此此點,第2方面中,不光是外部連接端 子的底面,就連側面的一部分也會露出,對於被設在實裝 基板表面的電極銲墊和外部連接端子的連接,不但外部連 接端子的底面,就連側面的一部分也可利用。亦即,將配 線基板搭載在實裝基板之際,就能輕易地形成連接在電極 銲墊之上面以及外部連接端子之側面的接合輪廓部。因而 ’按本發明之第2方面,就能輕易地製造,且實現長期可 靠性優之半導體裝置。再者,有關本發明之第2方面的半 導體裝置之製造中,即可採用有本發明之第5方面的外部 連接端子構造體。 有關本發明之第3方面的半導體裝置中,連接部係具 有:從絕緣基板側開始依序積層,由焊接材料所製成之第 1導電層、由金與焊接材料合金所製成之第2導電層、以 及由金所製成之第3導電層的構造。 一般電氣連接住連接電極與配線的連接部,是應用以 下的方法所形成的。亦即,先在由鋁等所製成的連接電極 上設置鋁凸塊。其次,將該連接電極形成在配線上,且在 由焊接材料所製成的金屬凸塊,使鋁凸塊介於中間邊推壓 邊加熱至焊接材料融點以上。應用此種方法就能完全熔化 金屬凸塊。因此,此過程中,很難高精度地抑制金屬凸塊 和連接電極的連接部高度。又,此種製造中,金擴散在焊 接材料中的速度極爲快速,·因而,所取得的連接部只能應 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閱讀背面之注意事項再填寫本頁) ------^----訂---------線. 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 475245 A7 B7__ 五、發明說明(9 ) 用由金所製成的導電層以及由金與焊接材料合金所製成的 導電層所構成的,但在極端的場合中,卻只能由金與焊接 材料合金所製成的導電層所構成的。因而,由金與焊接材 料合金所製成的導電層和由銅等所製成的配線之接合強度 …\ . . . _ ........... · ,乃低於由焊接材料所製成的金屬凸塊和由銅等所製成的 配線之接合強度。 又,由金與焊接材料合金所製成的導電層和由鋁等所 製成的連接電極之接合強度,乃低於由金所製成的導電層 和由銘等所製成的連接電極之接合強度。因此,在此種過 程中,形成連接部的情況下,長期可靠性不夠充分。 對此,如第8方面所記載,以令勢凸塊介於中間而將 連接電極推壓在金屬凸塊的狀態,使金屬凸塊加熱到低於 焊接材料融點的溫度,而予形成連接部的情況下,即可形 成金屬凸塊不會熔化的連接部。因此,能高精度地抑制連 接部的高度。 又’應用此種過程所獲得的連接部,乃如有關第3方 面之半導體裝置所做的說明,會形成依序積層第1導電層 、第2導電層、及第3導電層的構造。亦即,在由金與焊 接材料合金等所製成的第2導電層和由銅等所製成的配線 之間,介設一由焊接材料等所製成之第3導電層。因此, 按本發明之第3方面,就能實現長期可靠性優之半導體裝 置。 有關本發明之第4方面的半導體裝置及有關第6方面 的外部連接端子構造體中,·外部連接端子是由焊接材料所 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公髮) -12- (請先閱讀背面之注意事項再填寫本頁) -----:---—訂-----— II . 475245 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明(10 ) 製成,且由第1部分和配線比第1部分遠的第2部分所構 成的。又,第1部分的融點高於第2部分的融點。採用此 種構的情況下,將配線基板搭載在實裝基板之際的熱處理 條件做適當的設定,就不會使第1部分,而能連接被設在 實裝基板表面的電極銲墊和外部連接端子。因此,可於製 造工程中,防止配線剝離外部連接端子的同時,形成高可 靠性的連接。亦即,按本發明之第4及第6方面,即能實 現長期可靠性優的半導體裝置。 本發明之半導體裝置,通常具有塡充配線基板與半導 體元件之間隙的絕緣樹脂層,亦即下溢層。該下溢層的材 料,舉例有環氧樹脂等。又,本發明之半導體裝置,通常 具有被覆半導體元件的模組密封體。 本發明之半導體裝置更具有:在其中一方的主面設有 電極銲墊,且設有該電極銲墊的面是與搭載配線基板的半 導體元件之面的背面相對的方式,以及電極銲墊與外部連 接端子是連接的方式,所被配置之實裝基板。亦即,將半 導體元件搭載在配線基板的本發明之半導體裝置,得以被 搭載在實裝基板。 就本發明而言,被設在半導體元件的連接電極,例如 由鋁等金屬所製成的。 就本發明而言,_緣基板pijeb.μμμμ鹽Μ 胺薄膜、環氧樹脂的玻璃纖維積層板的基板。又,就本發 明而言,被設在絕緣基板上的配線材料,舉例有如銅金屬 。於本發明中,外部連接端子及金屬凸塊,通常是由焊接 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) .1 〇 - -----------------r---訂---------線 (請先閱讀背面之注意事項再填寫本頁) A7 ^ ---- B7____ 五、發明說明(彳1 ) 材料所製成的。 此種焊接材料最好採用錫-銀銲劑、錫-銅銲劑、以 及錫-銀-銅銲劑等。又,構成金屬凸塊的材料與構成外 部連接端子的材料,實際上最好爲同一種材料。此時利用 電鍍法等,就可同時形成外部連接端子和金屬凸塊。 對於金屬凸塊採用銲劑的情形,可藉由在連接電極上 設鋁凸塊,將該等加熱到銲劑融點以上的溫度,予以形成 連接部。此時,共晶形成爲良好進行的關係,就可取得完 整的共晶。 具有高於融點的第1部分和低於融點的第2部分之外 部連接端子,乃藉由利用電鍍法等所形成的。此種外部連 接端子,係可藉由例如形成電鍍初期,電阻密度小,然後 再提高電流密度。 〔本發明之最佳實施形態〕 以下針對本發明邊參照圖面邊詳細地做一說明。再者 ,於各圖中,針對同一或類似的構成要素,附注相同的參 考編號,以省略重複的說明。 首先,參照第3圖至第5圖,對本發明之第1實施形 態做一說明。第3圖係槪略表示有關本發明之第1實施形 態之半導體裝置的斷面圖。第4圖係槪略表示第3圖所示 的半導體裝置之製造所用的外部連接端子構造體之平面圖 。第5圖係槪略表示由第4圖所示的外部連接端子構造體 所獲得的配線基板之平面圖。再者’第3圖係表示根據利 ^紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 7^7 " (請先閱讀背面之注意事項再填寫本頁) ^—訂---------線· 經濟部智慧財產局員工消費合作社印製 475245 A7 B7 五、發明說明(12 ) 用第5圖所示的配線基板所獲得的半導體裝置,繪製出相 當於沿著第5圖之I I I 一 I I I線的斷面之構造。 (請先閱讀背面之注意事項再填寫本頁) 第3圖所示的半導體裝置(封裝體)1係具有:半導 體元件(晶片)2、和搭載半導體晶片2的配線基板3、 和介裝在半導體晶片2與配線基板3間,由環氧樹脂等所 製成之下溢層4、和被覆半導體晶片2的模組樹脂密封體 5。 半導體晶片2係例如爲矽晶片’且具有:形座內部電 路,的半導篮基板7及被形成在其一方主面的複數個連接電 極8。連接電極8係由鋁等所製成的,可與半導體基板7 的內部電路電氣連接。 經濟部智慧財產局員工消費合作社印製 配線基板3係具有像是聚醯亞胺薄膜的絕緣基板1 〇 ,在絕緣基板1 0的一邊主面上,形成作爲配線之像是銅 箔和銅合金層的金屬圖案1 1。在金屬圖案1 1的一端上 設有連接金屬圖案11與半導體晶片2的連接電極8之連 接部12。在絕緣基板10上,乃於金屬圖案1 1的另一 端位置,形成側壁爲開放的貫通孔。該貫通孔係可埋入像 是銀一錫(S η - A g )系銲劑的焊接材料,該焊接材料 係構成外部連接端子1 3。 第3圖所示的半導體密封體1 ,例如可用以下的方法 來製造。 首先,如第4圖所示,準備複數個對應半導體封裝體 1的尺寸之絕緣基板1 0。其次,在該絕緣基板之一方主 面上,對應複數個半導體封裝體1所形成之金屬圖案1 1 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -15-
五、發明說明(13 ) (請先閲讀背面之注咅?事項再填寫本頁) 。接著,在對應各個金屬圖案1 1的中央部之位置,於絕 緣基板1 〇形成貫通孔2 3。然後,藉電鍍法,用焊接材 料來塡充該些貫通孔2 3,而形成外部連接端子1 3的同 時’在金屬圖案1 1的兩端部上,形成由焊接材料製成的 金屬凸塊22。再者,對於金屬凸塊22,由可靠性和環 境問題觀點來看時,曼里應用無鉛的銲接材縣。a -A g銲劑。又,希望同時形成外部連接端子13和金屬凸 塊22,但也可在各個工程形成。如以上一般,可獲得第 4圖所示的外部端子連接構造體21。 其次,沿著切割線2 4切斷外部端子連接構造體2 1 ’就能藉此取得複數個配線基板3。再者,該些配線基板 3還未搭載半導體晶片2,故不會形成連接部1 2,取而 代之,乃如第5圖所示,設有金屬凸塊22。 麼齊卽A曰慧讨轰笱員工消費合泎杜印製 一方面以上述方法製造配線基板3,並在半導體晶片 2的連接電極8上安裝然後’將半導體晶片2以 倒裝片連接在配線基板3。亦即,先將半導體晶片2相對 於配線基板3的元件搭載區域2 5做一定位。進而連接電 極8會使鋁凸塊介於中間,以被推壓在金屬凸塊2 2的方 式,邊加熱邊加壓。藉此形成由金與焊接材料之合金所製 成的連接部1 2,連接電極8與金屬圖案1 1就會被電氣 連接。 如以上般,在配線基板3搭載半導體晶片2後,在半 導體晶片2與配線基板3之間’灌注環氧樹脂等樹脂,形 成下溢層4。更以被覆半導體晶片2及配線基板3上面的 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -16- 475245 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明(14 ) 方式’形成模組樹脂密封體5,藉此取得第3圖所示的半 導體封裝體1。 再者’於上述的製造過程中,將半導體晶片2倒裝片 連接在配線基板3時的熱處理,例如以S η — A g銲劑融 點以上的溫度(例如S η - A g銲劑稍.高的融點約2 4 0 °C )來進行。於此情況下,得以取得略由完整之共晶所形 成的連接部1 2,故而能形成高靠性的強固接合。該加熱 溫度係對應所使用的焊接材料,而被適當設定,對於使用 低融點的焊接材料,也可在2 0 0〜2 2 0 °C進行。 又,對半導體晶片2的配線基板3的倒裝片連接,即 可總括性地針對切開前的配線基板3,亦即外部端子連接 構造體2 1施行連接,也可各自針對切開後的配線基板3 施行連接。又,同樣地欲形成下溢層4的灌注,即可總括 性地針對外部端子連接構造體2 1施行灌注,也可各自針 對切開後的配線基板3施行灌注。再者,下溢層4也可在 欲搭載配線基板3之前,設置半導體晶片2。 如以上所做的說明,有關本實施形態之半導體封裝體 1是種不用焊接線就能將半導體元件2搭載在配線基板3 。因此,若按本實施形態,封裝體即能簿型化。 又,有關本實施形態的半導體封裝體1 ,是用焊接材 料作爲外部連接端子的材料。因此,就能利用上述的方法 來製造配線基板3。亦即,能容易及高精度地製造配線基 板3。因而,就能容易及高精度地製造半導體封裝體1。 進而,有關本實施形態的半導體封裝體1 ,就會在配 本紙張尺度適用中國國家標準(CNS)A4規格(21〇 X 297公釐) -17 - -----------------r---訂---------線 (請先閱讀背面之注咅?事項再填寫本頁) 475245
經齊卽智慧时產局員工消費合作社印製 五、發明說明(15 ) 線基板3的周圍’露出外部連接端子i 3的側面。亦即, 有關本實施形態的半導體封裝體1 ,就可採用附加上應用 焊接材料作爲外部連接端子1 3的材料之周邊型的構造。 因此’對於欲將半導體封裝體1搭載在實裝基板時,對於 被設在實裝基板表面的電極焊墊和外部連接端子1 3的連 接’不但可利用外部連接端子1 3的底面,也可利用露出 的側面。亦即’欲將半導體封裝體i搭載在實裝基板之際 ,即能輕易地形成接在電極銲墊的上面及外部連接端子 1 3的側面之接合輪廓部。因而,若按本發明之第1形態 ,就能實現高可靠性。 其次,參照第6圖〜第8圖,針對本發明之第2形態 做一說明。 第6圖係槪略表示有關本發明之第2形態的半導體裝 置之斷面圖。第7圖係槪略表示應用於第6圖所示的半導 體裝置的製造之外部連接端子構造體之平面圖。第8圖係 槪略表示由第7圖示的外部連接端子構造體所取得的配線 基板之平面圖。再者,第6圖優表示藉由採用第8圖所示 的配線基板所取得的半導體裝置,繪出相當於沿著第8圖 之V I — V I的斷面之構造。 第6圖所示的半導體封裝體1係爲面陣列型的封裝體 。亦即,第6圖所示的半導體封裝體1 ,是種在絕緣基板 1〇設置普通的貫通孔,而不是側壁爲開放的貫通孔。又 ,第6圖所示的半導體封裝體1 ’不但可在元件搭載區域 2 5的外側,還可在元件搭載區域2 5的內側設置外部連 --------訂---------線 ^一^ (請先閱讀背面之注意事項再填寫本頁) 本纸張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -18- 475245 A7
接端子1 3。進而,第6圖所示的半導體封裝體1的連产 部1 2,是種與第3圖所示的半導棒封裝體1的連接部 1 2不同的構造。 第5圖所示的半導體封裝體1 ,例如可利用以下方& 來製造。 首先’如第7圖所不,準備複數個尺寸對應半導體±寸 裝體1的絕緣基板1 0。其次,在該絕緣基板其中〜方白勺 主面上,對應複數個半導體封裝體1,而形成金屬圖案 1 1。其次,在對應金屬圖案1 1其中一端的位置,於,絕 緣基板1 0形成貫通孔2 3。然後,利用電鍍法,將該起 貫通孔2 3用焊接材料塡充,而形成外部連接端子1 3的 同時’在金屬圖案1 1的另一端上,形成由焊接材料所製 成的金屬凸塊2 2 ;如以上所示,即可取得第7圖所示白勺 外部端子連接構造體2 1。 其次,沿著切割線2 4切開外部端子連接構造體2 i ’藉此即可取得複數個配線基板3。 在利用上述方法所製造之第8圖所示的配線基板3白勺 其中一方,於半導體晶片2的連接電極8上安裝鋁凸塊。 然後,欲將半導體晶片2倒裝片連接在配線基板3。 本實施形態係與第1形態相異,欲將半導體晶片2倒 裝片連接在配線基板3之際的熱處理,要以低於焊接材料 融點的溫度來進行。欲將半導體晶片2倒裝片連接在配線 基板3之際的熱處理,不但要加熱金屬凸塊2 2 ,還要加 熱外部連接端子1 3。此種熱處理是欲藉由加熱半導體晶 Γ清先閱讀背面之注音?事項再填寫本頁) ---------訂---------線 切氏張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -19- 475245 A7 B7 五、發明說明(17 ) 片2來完成,當熱處理溫度爲焊接材料融點以上的情形下 ’如第8圖所不,被設在兀件搭載區域2 5之內側的外部 連接端子1 3會被熔化。 對此,在將上述熱處理以低於焊接材料融點的溫度進 行時,被設在元件搭載區域2 5之內側的外部連接端子 1 3,就不會熔化。且此情況下,焊接材料不會熔化的關 係,就能高精度地控制連接部1 2的高度。進而,以此種 溫度進行熱處理時,焊接材料不會熔化的關係,就會減緩 金在焊接材料中擴散的速度。因而,能輕易地形成第9圖 所示之三層構造的連接部1 2。 第9圖係槪略表示第6圖所示之半導體裝置之連接部 其中一例的斷面圖。第9圖所示之連接部1 2是形成由絕 緣基板1側依序積層,與應用於金屬凸塊2 2相同的焊接 材料例如由S η — Ag銲劑製成之第1導電層3 1、由其 焊接材料和金的合金例如由A u - S η合金製成之第2導 電層3 2、及由金製成之第3導電層3 3。此種構造的導 電層1 2對於由銅所製成的金屬圖案1 1以及由銘戶斤_$ 的連接電極8兩者而言,具有十分高的接合強度。因而, 藉由將上述熱處理以低於焊接筒融點的溫度來進行,就會巨 高精度地控制連接部1 2的高度’以及實現高可靠性。再; 者,上述熱處理可用低於焊接材料融點的溫度來進行,胃 好是1 5 0 °C以上,且低於焊接材料融點的溫度來進行。 如以上所示,於配線基板3搭載半導體晶片2後,就 能在半導體晶片2和配線基板3之間’以環氧樹脂等樹月匕 20 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 經濟部智慧財產局員工消費合作社印製 475245 A7 B7___ 五、發明說明(18 ) 加以密封而形成下溢層4。進而,以被覆半導體晶片2及 配線基板3之上面的方式,形成模組樹脂密封體5,藉以 取得第8圖所示的半導體封裝體1。 如以上所做的說明,有關本實施形態之半導體封裝體 1,是種半導體元件2不用銲接線就會被連接在配線基板 3。因此,若按本實施形態,就能令封裝簿薄型化。 又,有關本實施形態之半導體封裝體1 ,是用焊接材 料作爲外部連接端子的材料。因此,配線基板3就能以上 述的方法製造。亦即,能輕易及高精度地製造配線基板3 。因而,能輕易及高精度地製造半導體封裝體1。 進而,本實施形態是將半導體晶片2倒裝片連接在配 線基板3時的熱處理,以低於焊接材料融點的溫度來進行 ,藉以形成三層構造的連接部1 2。因此,若按本實施形 態,即能高精度地控制連接部1 2的高度,及實現高可靠 性。 其次,參照第1 0圖,針對本發明之第3形態做一說 明。 第1 0圖係槪略表示有關本發明之第3形態的半導體 裝置之斷面圖。第10圖所示的半導體封裝體1 ,除了不 設模組樹脂密封體以外,具有與第6圖所示之半導體封裝 體1相同的構造。 不設此種模組樹脂密封體5的情形下,半導體封裝體 1就會更薄型化。例如,若使用厚度5 0微米(// m )的 半導體晶片2,就能令半導體封裝體1的厚度成爲1 3 0 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -· -----------------r---訂---------線 (請先閱讀背面之注意事項再填寫本頁) 475245
A7 B7 五、發明說明(19 ) 微米。再者,需要更高強度時,也能使用更厚的半導體晶 片2。 可是,有關上述之第1〜第3形態的半導體封裝體1 ’對於搭載在實裝基板時,會產生以下的問題。邊參照第 1 1 A圖〜第1 1 C圖邊做說明。 第11A圖〜第11C圖係各自槪略表示將有關本發 明之第2及第3形態的半導體封裝體搭載在實裝基板的過 程之斷面圖。再者,於第1 1 A圖〜第1 1 c圖中,只針 對半導體封裝體1繪出絕緣板1 〇、金屬圖案1 1、及外 部連接端子1 3,其他構件被省略。 於第1 1 A圖中,在像是聚醯亞胺薄膜鐵基板1 〇 之其中一方的主面上,形成由銅製成的金屬1。在 絕緣基板1 0以露出部份金屬圖案1 1之內面的方式形成 貫通孔。在該貫通孔是以其前端部突出絕緣基板i 〇的方 式埋入由焊接材料所製成的外部接端子1 3。再者,垂直 外部連接端子13之絕緣基板1〇之主面方向的長度爲 40微米。又,焊接材料是用Sn — Pb共晶銲劑(Srl 63質量%、Pb 37質量%、融點183 °C),在 外部連接端子1 3內的焊接材料之組成就會很均勻。 將半導體封裝體1搭載在實裝基板4 1的情形,首先 ,如第1 1 B圖所示,針對被設在實裝基板4 1其中一方 的主面之電極銲墊4 2上,供給銲膏或銲劑4 3。其次, 加熱全體,使焊接材料熔化,予以連接外部連接端子1 3 和電極銲墊4 2。再者,銲膏或銲劑4 3會除去形成在外 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) I ---------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 經濟邹智慧財產局員工消費合作社印製 -22- 475245 A7 五、發明說明(20 ) ^連接端子1 3之表面的氧化膜,而促進外部連接端子 1 3與電極銲墊4 2的連接。 藉此方法就能將半導體封裝體1搭載在實裝基板41 。因而,焊接材料急速熔化時,乃如第1 1 c圖所示,外 部連接端子1 3會剝離金屬圖案1 1。欲防止此種外部連 接端子1 3剝離,可採用第1 2圖所示的構造。 第1 2圖係槪略表示有關本發明之第2及第3形態之 半導體封裝體所用的構造其中一例之斷面圖。於第1 2圖 中’在外部連接端子1 3與金層圖案1 1之間,介設鎳層 4 6_。相對於焊接材料鎳的濕潤性,乃高於相對於焊接材 料銅的濕潤性。因此,若按第1 2圖所示的構造,就能防 止如第1 1 C圖所示的外部連接端子1 3剝離。因而,其 反面設置鎳層4 6的情況下,由於會形成S η與N i的金 屬間化合物,致使外部連接端子1 3的連接強度降低。 以下所說明的本發明之第4形態,乃針對該些問題提 出有效的解決法。針對第4形態,乃邊參照第1 3 A圖〜 第1 3 C圖邊做說明。 第1 3 A圖〜第1 3 C圖係各自槪略表示有關將本發 明之第4形態的半導體封裝體搭載在實裝基板的過程之斷 面圖。再者,於第1 3A圖〜第1 3 C圖中,就半導體封 裝體1而言,僅繪製出絕緣基板10、金屬圖案1 1、及 外部連接端子1 3,其他構件被省略。 有關本實施形態之半導體封裝體1,外部連接端子 1 3除具有第1 3 A圖所示之構造以外’還具有與第2形 度適用中國國家標準(CNS)A4規格(210 X 297公釐) ·烈 (請先閱讀背面之注意事項再填寫本頁) -11--r I--訂·--------- 痤齊Sr皆慧材轰¾員X.消費合阼;ώ印製 475245 A7 五、發明說明(21 態相關的半導體封裝體1相同的構造。於本實施形態中, 外部連接端子1 3是由被形成在金屬圖案1 1上的區域 1 3 a '和被形成在區域1 3 ^上的區域1 3 b所構成的 。垂直外部連接端子1 3之絕緣基板1 〇主面方向的長度 例如爲4 0微米,區域1 3 a的厚度例如爲1 〇微米。區 域1 3 a是用S η - P b焊接材料所構成的,但該組成是 由共融組成分離的〈例如Sn 55質量%、Pb 45 質量%〉。因此,構成區域1 3 a的焊接材料融點,係高 於共融點(例如約2 1 0 t:)。另一方面,區域1 3 b是 由共融組成的S η - P b銲劑(s η 6 3質量% 、P b 6 7質量% )所構成的;因而,其融點爲共融點( 1 8 3 〇C )。 對於將具有第1 3 A圖所示之構造的半導體封裝體1 搭載在實裝基板的情形下,首先,如第1 3 B圖所示,針 對被設在貫裝基板4 1其中一方的主面之電極銲墊4 2上 ,供給銲膏或銲劑4 3。其次,加熱全體來連接外部連接 端子1 3和電極銲墊4 2。該熱處理是以區域1 3 a不會 熔化,以及區域1 3 b會熔化的方式進行的。藉此,如第 1 3 C圖所示,外部連接端子1 3不會產生剝離,就能將 半導體封裝體1搭載在實裝基板4 1。 再者,通常上述熱處理的溫度上昇速度爲4〜5 t:/ 秒,故區域1 3 a的融點約爲2 1 0 t:,且區域1 3 b的 融點爲1 8 3 °C時,區域1 3 b熔化後,直到區域 1 3 a熔化的時間需要6〜8秒。因而,很容易就能將上 (請先閱讀背面之注音心事項再填寫本頁) — — II--—訂·--II----. 睡齊郎智慧时4咼員X-消費合作钍印製 本紙張尺度適用中國國豕標準(CNS)A4規格(210 X 297公釐) 475245 . A7 ______B7 _ 五、發明說明(22 ) 述熱處理控制在區域1 3 a不會熔化,以及區域1 3 b會 熔化的方式。 又,具有區域1 3 a及1 3 b的外部連接端子1 3, 能藉由邊改變電流密度邊進行電鍍的方式予以形成。例如 ^寸於形成由S η - P b婷劑所製成的外部連接端子1 3的 情形下,若電流密度太大,s η - P b銲劑中的S η濃度 就會變高,若電流密度太小,S η - P b銲劑中的S η濃 度就會變低。因而,對於利用電鍍法,形成外部連接端子 1 3的情況下,在初期階段,電流密度要小,然後再提高 電流密度,藉此就能形成區域1 3 a及1 3 b。 次其,參照第1 4圖,針對本發明之第5形態做一說 明。 第1 4圖係槪略表示有關本發明之第5形態的半導 體封裝體之部分斷面圖。再者,於第1 4圖中,僅繪出絕 緣基板1 0、金屬圖案1 1、及外部連接端子1 3 ,其他 構件被省略。 有關本實施形態的半導體封裝體1 ,除外部連接端子 & 1 3具有第1 4圖所示的構造以外,還有與第2形態相關 I 之半導體封裝體1相同的構造。又,有關本實施形態的半 a \ 導體封裝體1之外部連接端子1 5 ,具有與第4形態相關 \ 的半導體封裝體1之外部·連接端子1 3類似的構造。 i ^ 於本實施形態中,外部連接端子1 3是加上第4形態 f > 所說明的區域1 3 a及區域1 3 b ,在區域1 3 a和區域 p 1 3 b之間還有區域1 3 c。 (請先閱讀背面之注意事項再填寫本頁) -裝 ----訂---------線一 衣紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -25- 475245 A7 _________B7____ 五、發明說明(23 ) 垂直該外部連接端子1 3的絕緣基板1 0之主面的方 向長度爲4 0微米。又,區域1 3 a的厚度爲1 〇微米, 區域1 3 c的厚度爲1 〇〜20微米,區域1 3b的厚度 爲20〜4〇微米。 ,區域1 3 a係由共融組成所分離的組成之S n - P b 、焊接材料(例如Sn 55質量%、Pb 45質量%) 所構成的,其融點高於共融點(例如約2 1 〇 t:)。另一 方面’區域1 3 b係由共融組成的S η — P b銲劑(S η 63質量%、Pb 37質量%)所構成的;因而,其 融點爲共融點(1 8 3 t )。又,區域1 3 c的組成係具 有:區域1 3 a側的組成是與區域1 3 a的組成相同,且 區域1 3 b側的組成是與區域1 3 b的組成相同的斜率。 就算採用此種構造,外部連接端子1 3即不會產生剝離, 也可在實裝基板4 1搭載半導體封裝體1。 其次,參照第1 5A圖、第1 5B圖及第1 6A圖、 第1 6 B圖,針對本發明之第6形態做一說明。 第1 5 A圖係槪略表示有關本發明之第6形態之半導 體封裝體之部分平面圖。第1 5B圖係爲沿著第1 3 a圖 所示的構造之XVB — XVB線之斷面圖。又,第1 6A 圖係槪略表示利用在實裝基板搭載第1 3 a圖所的半導體 封裝體所得到的構造之部分面圖。第1 6 B圖係爲沿著第 1 6A圖所示的構造之XV I B — XV I B線之斷面圖。 有關本實施形態的半導體封裝體1 ,除採用第4形態 所說明的外部連接端子1 3·以外,還有與第1形態相關的 扛紙張尺度適用中國國家標準(CNS)A4規格(210 x 297公釐) -26- I---------I ·丨丨丨丨丨丨丨訂---------Λ-w (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 475245 A7 B7 _ 五、發明說明(24 ) 半導體封裝體1相同的構造。亦即,有關本實施形態的半 導體封裝體1係加上採用周邊型的構造,外部連接端子 1 3是由被形在金屬圖案1 1上的區域1 3 a、和被形成 在區域1 3 a上的區域1 3 b所構成的。 垂直於該外部連接端子1 3的絕緣基板1 0之主面方 向的長度爲4 0微米;區域1 3 a的厚度爲1 〇微米。區 域1 3 a係以S η - P b焊接材料所構成的,但其組成是 分離共融組成(例如Sn 55質量%、Pb 45質量 % )。因此,構成區域1 3 a的焊接材料之融點高於共融 點(例如約2 1 0 °C )。另一方面,區域1 3 b是由共融 組成的Sn — Pb銲劑(Sn 63質量%、Pb 37 質量% )所構成的;因而,其融點爲共融點(1 8 3 °C ) 〇 欲將此種構造的半導體封裝體1搭載在實裝基板4 1 的場合,如第1 6 A圖及第1 6 B所示,能輕易地形成接 在電極銲墊4 2的上面及外部連接端子1 3的側之接合輪 廓部5 1。因而,能實現高可靠性。加上,此場合,外部 連接端子1 3是由區域1 3 a及1 3 b所構成的,所以不 必剝離外部連接端子1 3就能將半導體封裝體1搭載在實 裝基板4 1。 以上所說明的第4〜第6形態,是將區域1 3 b利用 共融組成的焊接材料所構成的,但區域1 3 b也可使用分 離共融組成的組成焊接材料所構成。例如,將區域1 3 a ,利用含有5 5質量%的&11和4 5質量%的? b之焊接 -----------------r---訂---------線 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -27- ^/^245 ^/^245 A7
、發明說明(25 ) 材料構成之,而將區域1 3 b,也可利用含有6 0質量% 的S η和4 0質量%的P b之焊接材料構成之。亦即,構 成區域1 3 b的焊接材料,其融點若低於構成區域1 3 3 的焊接材料融點,任何的組成均可。又,區域1 3 a〜 1 3 c的厚度也未被限定在上述數値,可爲各種數値。 進而,第4〜第6之形態,欲將外部連接端子1 3利 用S n 一 p b銲劑構成之,但也可利用除此以外的焊接材 料;.應用在外部連接端子1 3的焊接材料,例如試舉s η 〜Ag銲劑、Sn — Ζη銲劑、以及在該等添加Cq、 β i、Sb等元素的銲劑等。 針對其中一例的S η — A g銲劑做一說明。共融組成 的 Sn — Ag 銲劑(Sn 96·5 質量%、Ag l〇 質量%),約有221 °C的融點。又,含有90質量%的 S η和1 〇質量%的八忌之S n — Ag銲劑,約有3 〇〇 °〇的融點;因而,區域1 3 a用融點約爲300°C的S η 一 Ag銲劑及區域1 3 b用融點約爲2 2 1°C的S η-A g銲劑,而予構成,且只要熱處理溫度約爲2 β 〇艺, 就能剝離外部連接端子1 3,將半導體封裝體1搭載在實 裝基板4 1。 再者’只要同時形成具有上述之層構造的外部連接端 子1 3和金屬凸塊2 2 ’該金屬凸塊2 2也就有同樣的層 構造。亦即,此場合’例如可取得具有被形成在金屬圖案 1 1上的咼融點區域和被形成在高融點區域上的低融點區 域之金屬凸塊2 2。 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -----r---訂---------線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 -28 - 475245 A7 B7 五、發明說明(26 ) 其次,參照第1 7圖,針對本發明之第7形態做一明 〇 (請先閱讀背面之注意事項再填寫本頁) 第17圖係槪略表示有關本發明之第7形態之半導體 封裝體之斷面圖;第1 7圖所示之半導體封裝體1 ,不管 是半導體晶片2或配線基板3,除了具有以覆蓋住整個配 線基板3上面的方式來設置下溢層4外,還具有與第3圖 所示之半導體封裝體1相同的構造。 若按此種構造,加上獲得第1形態所說明的效果,就 可分散或減低施加在模組樹脂密封體5和連接部1 2等的 應力。又,第1 7圖所示的半導體封裝體1 ,也在外部連 接端子1 3的上方設置下溢層4等,如第1 6A圖及第 1 6 B圖所示,搭載在實裝基板4 1的場合,會產生剝離 外部連接端子1 3的金屬圖案1 1。因而,若按本實施形 態,就更能實現高可靠性。 第1 7圖所示的半導體封裝體1 ,例如能用以下的方 法來製造。 痤齊郎智慧財產局員工消費合作社印製 首先,利用與第1形態所說明的相同方法,就可獲得 第4所示的外部端子連接構造體2 1。其次,在形成外部 連接端子構造體2 1的金屬凸塊2 2之面,以覆蓋住整個 面的方式,貼上下溢層4。 在其中一方,於半導體晶片2的連接電極8上,安裝 鋁凸塊。然後,將半導體晶片2倒裝片連接在外部連接端 子構造體2 1。亦即,先將半導體晶片2,針對於外部連 接端子構造體2 1的元件搭載區域2 5做定位。進而’連 -29 - 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 經濟部智慧財產局員工消費合作社印製 475245 A7 B7__ 五、發明說明(27 ) 接電極8是以鋁凸塊介於中間,被推壓在金屬凸塊2 2的 方式,邊加壓邊加熱。藉此,形成由金和焊接材料的合金 所組成的連接部1 2,連接電極8和金屬圖案1 1就會被 電氣連接。再者,倒裝片連接半導體晶片2時的熱處理, 乃如第2形態所做的說明,最好是以低於焊接材料融點的 溫度來進行。藉此就能形成具有如第9圖所示的構造之連 接部1 2。 如以上所示,在外部連接端子構造體2 1搭載半導體 晶片2後,以被覆住半導體晶片2及下溢層4之露出面的 方式,形成模組樹脂密封體5 ;接著,將外部端子連接構 造體2 1沿著切割線2 4加以切斷,藉此得到第1 7圖所 示的半導體封裝體1。 若按此種方法,就能在欲形成連接部1 2的熱處理之 前,在下溢層4覆蓋金屬圖案1 1的關係,而能防止金屬 圖案1 1的表面氧化。因而,能抑制金屬圖案1 1表面發 生剝離。 又,此種方法,是在外部端子連接構造體2 1貼上1 個下溢層4,然後,將外部端子連接構造體2 1與複數個 配線基板3 —起分開的關係,故製造過程被簡略化,生產 性提高。 如以上所做的說明,本發明係利用具有:絕緣基板、 和被設在其中一方的主面之配線、和被連接在配線其中一 端之金屬凸塊、和被埋入絕緣基板的貫通孔,且與配線另 一端電氣連接之外部連接端子的配線基板。又,本發明是 (請先閲讀背面之注意事項再填寫本頁) -----r---訂---------線-^11-. 本纸張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -30 - 5 A7 '----- ---B7 五、發明說明(28 ) 因型 。 薄 板能 基就 線置 配裝 該體 在導 載半 搭’ 被言 會而 就術 線技 接知 焊習 用對 使 ’ 不明 件發 元本 體按 導若 半 , 。 種此化 (請先閱讀背面之注意事項再填寫本頁) 又’塡充在配線基板與半導體元件之間隙的絕緣樹脂 層’是以搭載配線基板之半導體元件整個主面的方式被設 ® @情況,就能分散或減低施加在模組樹脂密封體和連接 部等的應力,防止配線表面氧化,及提高生產性。 又,採用周邊型的構造,且外部連接端子的材料應用 焊接材料的情況下,在將配線基板搭載在實裝基板時,就 能輕易地形成接合輪廓部。 又,連接部具有從絕緣基板側開始依序積層由焊接材 料所製成之第1導電層、由金與焊接材料的合金所組成之 第2導電層、以及由金所製成之第3導電層的構造之情況 下,就能高精度地控制連接部的高度,以及提高可靠性。 經濟部智慧財產局員工消費合作社印製 又,外部連接端子是由焊接材料製成,且由第1部分 和配線比第1部分更遠的第2部分所構成的,且第1部分 的融點比第2部分的融點更高的情形下,可在製造工程中 ,防止外部連接端子剝離配線,以及形成高可靠性的連接 亦即,若按本發明,即能以低成本完成製造,可靠性 高,提供一種比習知技術更薄型化的半導體裝置、外部連 接端子構造體及半導體裝置的製造方法。 -31 · ^紙張尺度適用中_家標準(CNS)A4規格(210 X 297公釐) ®.齊Sri曰慧讨轰¾員X.消費合泎杜印製 475245 A7 ----- B7 · ~~ - 1 111 丨 五、發明說明(29 ) 〔圖面之簡單說明〕 1第1圖係槪略表示習知F G A型的半導體封裝體之剖 面立體圖; " 第2圖係槪略表示習知Q F N型的半導體封裝體之剖 面立體圖; , 第3圖係槪略表示有關本發明之第1形態之半導體裝 置之斷面圖; 1 第4圖係槪略表示應用於第3圖所示的半導體裝置的 製造之外部連接端子構造體的平面圖; ‘ 第5圖係槪略表示由第1圖所示的外部連接端子構造 體所取得的配線基板之平面圖; 第6圖係槪略表示有關本發明之第2形態之半導體裝 置之斷面圖; 1 第7圖係槪略表示應用於第6圖所示的半導體裝置的 製造之外部連接端子構造體之平面圖; & 第8圖係槪略表示由第7圖所示的外部連接端子構造 體所取得的配線基板之平面圖; $ 第9圖係槪略表示第6圖所示的半導體裝置之連接部 其中一例之斷面圖; 第1 0圖係槪略表示有關本發明之第3形態之半導體 裝置之斷面圖。 第11A圖〜第11C圖係各自槪略表示有關本發明 之第2及第3形態之半導體封裝體’欲搭載在實裝基板的 過程之斷面圖, 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) · 32 - ------------------r I--訂---------線 (請先閱讀背面之注咅?事項再填寫本頁} 475245 A7 ^ 1________B7______ 五、發明說明(30 ) 第1 2圖係槪略表示利用有關本發明之第2及第3形 態的半導體裝置所用的構造其中一例之斷面圖: (請先閱讀背面之注意事項再填寫本頁) 第13A圖〜第13C圖係各自槪略表示有關本發明 之第4形態的半導體裝置,欲搭載在實裝基板的過程之斷 面圖: 第1 4圖係槪略表示有關本發明之第5形態之半導體 裝置其中一部分之斷面圖; 第1 5 A圖係槪略表示有關本發明之第6形態之半導 體裝置其中一部分之平面圖。 第1 5 B圖係沿著第1 5 A圖所示的構造之1 5 B -1 5 B線之斷面圖; 第1 6 A圖係槪略表示利用第1 5 A圖所示的半導體 裝置’欲搭載在實裝基板所取得的構造其中一部分之平面 圖; 第1 6 B圖係沿著第1 6 A圖所示的構造之1 6 B -1 6 B線之斷面圖;及 第1 7圖係槪略表示有關本發明之第7形態之半導體 . 裝置之斷面圖。 σ \ 〔符號之說明〕 I 1 :半導體裝置(封·裝體) s 2 :半導體元件(晶片) ί ^ 3:配線基板 [j 4 :下溢層 衣紙張瓦度適用中國國家標準(CNS)A4規格(210 X 297公釐) •33- 475245 A7 _B7_ 五、發明說明(31 ) 5:模組樹脂密封體 7 :半導體基板 8 :連接電極 13:外部連接端子 1 0 :絕緣基板 1 1 ·金屬圖案 1 2 :連接部 2 3 :貫通孔 2 2 :金屬凸塊 21:外部端子連接構造體 2 4 :切割線 2 5 :元件搭載區域 31:第1導電層 3 2 :第2導電層 3 3 :第3導電層 4 1 :實裝基板 4 2 :電極銲墊 4 3 :銲膏或銲劑 4 6 :鎳層 1 3 a :區域 1 3 b :區域 1 3 c :區域 51:接合輪廓部 -----------------r---訂---------^ law— (請先閱讀背面之注音?事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) _ _

Claims (1)

  1. 經濟部智慧財產局員工消費合作社印製 475245 A8 B8 C8 : ___ D8 六、申請專利範圍 w 1 · —種半導體裝置,其具備有:至少一方具備有貫 通孔及側壁爲開放的貫通孔之絕緣基板、和至少一方埋入 前述貫通孔及前述側壁爲開放的貫通孔之外部連接端子、 和被設在前述絕緣基板上,且一端與前述外部連接端子連 接之配線、和被設在前述配線另一端上之連接部的配線基 板; 在其中一方的主面設有連接電極,且設有前述連接電 極的面是與設有前述絕緣基板之前述配線的面相對的方式 ,以及前述連接電極是使前述連接部介於中間被電氣連接 .在前述配線的方式,.被搭載在前述配線基板之半導體元件 、以及 欲塡充前述配線基板與前述半導體元件的間隙,且覆 蓋住搭載前述配線基板的前述半導體元件整個面的露出部 之絕緣樹脂層。 V 2 ·如申請專利範圍第1項所述之半導體裝置,前述 外部連接端子是由焊接材料製成的。 ; 3 ·如申請專利範圍第1項所述之半導體裝置,更具 備有:在其中一方的主面設有電極銲墊,且設有前述電極 銲墊的面是與搭載前述配線基板的前述半導體元件之面的 背面相對的方式,以及連接前述電極銲墊與前述外部連接 端子的方式,被配置之實裝基板。 、 4 ·申請專利範圍第1項所述之半導體裝置,前述連 接部係具有:從前述絕緣基板側開始依序積層由焊接材料 所製成之第1導電層、由金與焊接材料的合金所製成之第 [本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公f --------------------訂---------^ —A__w— (請先閲讀背面之注意事項再填寫本頁) 475245 A8 B8 C8 D8 六、申請專利範圍 2導電層、以及由金所製成之第3導電層的構造。 (請先閲讀背面之注意事項再填寫本頁) 5 ·如申請專利範圍第4項所述之半導體裝置,前述 焊接材料是由利用錫-銀銲劑、錫-銅銲劑、及錫一銀一 銅銲劑所組成的組群中所選出的任一種銲劑。 ^ 6 ·如申請專利範圍第2項所述之半導體裝置,前述 外部連端子係具備有:第1部分、和比前述第1部分,離 前述配線更遠之第2部分;前述第1部分的融點高於前述 第2部分的融點。 7 ·如申請專利範圍第1項所述之半導體裝置,應用 在形成前述連接部的.材料、和構成前述外部連接端子的材 料,實際上爲同一種材料。 ‘ 8 · —種半導體裝置,其具備有:具有側壁爲開放的 貫通孔之絕緣基板、和埋入前述側壁爲開放的貫通孔,且 由焊接材料所製成之外部連接端子、和被設在前述絕緣基 板上,且一端與前述記外部連接端子連接之配線、和被設 在前述配線的另一端上之連接部的配線基板、以及 經齊郞智慧財產局員工消費合作社印製 在其中一方的主面設有連接電極,且設有前述連接電 極的面是與設有前述絕緣基板的前述配線之面相對的方式 ,以及前述連接電極是使前述連接部介於中間,而被電氣 連接在前述配線的方式,被搭載在前述配線基板之半導體 元件。 9 ·一種半導體裝置,其具備有:至少一方具有貫通 孔及側壁爲開放的貫通孔之絕緣基板、和至少一方埋入前 述貫通孔及前述側壁爲開放的貫通孔之外部連接端子 '和 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公愛Ί - 36 -~一 "" 一 475245 A8SSD8 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 被設在前述絕緣基板上,且一端與前述外部連接端子連接 之配線、和被設在前述配線另一端上之連接部的配線基板 、以及 在其中一方的主面設有連接電極,且設有前述連接電 極的面是與設有前述絕緣基板的前述配線之面相對的方式 ,以及前述連接電極是使前述連接部介於中間,而被電氣 連接在前述配線的方式,被搭載在前述配線基板之半導體 元件; 前述連接部係具有:從前述絕緣基板側開始依序積層 ,由焊接材料所製成.之第1導電層、由金與焊接材料的合 金所製成之第2導電層、以及由金所製成之第3導電層的 構造。 1 10 · —種半導體裝置,其具備有:至少一方具有貫 通孔及側壁爲開放的貫通孔之絕緣基板、和至少一方埋入 前述貫通孔及前述側壁爲開放的貫通孔,且由焊接材料所 製成之外部連接端子、和被設在前述絕緣基板上,且一端 與前述外部連接端子連接之配線、和被設在前述配線之另 ~'端上的連接部之配線基板、以及 在其中一方的主面設有連接電極’且設有即述連接電 極的面是與設有前述絕緣基板的前述配線之面相對的方式 ,以及前述連接電極是使前述連接部介於中間,而被電氣 連接在前述配線的方式’被搭載在前述配線基板之半導體 元件; 前述外部連接端子係具備有:第1部分和前述配線比 本紙張尺度適用中國國家標準(CNS)A4規格(210 x 297公爱)-37- ------------罾——---- —訂---------線""m" (請先閲讀背面之注意事項再填寫本頁) 475245 A8B8C8D8 六、申請專利範圍 前述第1部分更遠的第2部分;且前述第1部分的融點比 前述第2部分的融點更高。 ' 1 1 · 一種外部連接端子構造體,其具備有: 第1及第2配線基板可一起被分開的構成;各別具備 有:絕緣基板、以及埋入被設在前述絕緣基板的貫通孔’ 且由焊接材料所製成之外部連接端子、和被設在前述絕緣 基板上,且與前述外部連接端子連接之配線、和被設在前 述配線上之金屬凸塊,且互相鄰接之第1及第2配線基板 構造; 前述第1及第2 .配線基板構造是設成各別對應前述第 1及第2配線基板,前述第1配線基板構造的外部連接端 子和前述第2配線基板構造的外部連接端子就會被一體化 ;前述第1配線基板構造的配線和前述第2配線基板構造 的配線就會被一體化。 1 2 .如申請專利範圍第1 1項所述之外部連接端子 構造體,前述外部連接端子是由利用錫-銀銲劑、錫-銅 銲劑、及錫-銀-銅銲劑所組成的組群中被選出的焊接材 料所製成的。 1 3 .如申請專利範圍第1 1項所述之外部連接端子 構造體,構成前述金屬凸塊的材料與構成前述外部連接端 子的材料,實際上爲同一種材料。 14 . 一種外部連接端子構造體,其具備有: 第1及第2配線基板可一起被分開的構成;各別具備 有:絕緣基板\及埋入被設在前述絕緣基板的貫通孔,且 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -38 - (請先閱讀背面之注意事項再填寫本頁) --- 訂---------線· 經濟部智慧財產局員工消費合作社印製 475245 A8 B8 C8 D8 六、申請專利範圍 (請先閲讀背面之注意事項再填寫本頁) 由焊接材料所製成之外部連接端子、和被設在前述絕緣基 板上’且與前述外部連接端子連接之配線、和被設在前述 配線上之金屬凸塊,且互相鄰接之第1及第2配線基板構 造; 前述第1及第2配線基板構造是設成各別對應前述第 1及第2配線基板,前述外部連接端子係具備有:第1部 分、和前述配線比前述第1部分更遠之第2部分,前述第 1部分的融點比前述第2部分的融點更高。 1 5 ·如申請專利範圍第1 4項所述之外部連接端子 構造體,前述外部連.接端子是由利用錫-銀銲劑、錫-銅 銲劑、及錫-銀-銅銲劑所組成的組群中被選出的焊接材 料所製成的。 1 6 .如申請專利範圍第1 4項所述之外部連接端子 構造體,構成前述金屬凸塊的材料和構成前述外部連接端 子的材料,實際上是爲同一種材料。 1 1 7 . —種半導體裝置之製造方法,其具備有: 經濟部智慧財產局員工消費合作社印製 第1及第2配線基板可一起被分開的構成;分別具備 有,絕緣基板、以及埋入被設在前述絕緣基板的貫通孔之 外部連接端子、和被設在前述絕緣基板上,且與前述外部 連接端子連接之配線、和被設在前述配線上之金屬凸塊; 且形成具備有互相鄰接的第1及第2配線基板構造之外部 連接端子構造體的工程、和 在設有前述絕緣基板的前述金屬凸塊的整個面,貼上 絕緣樹脂層的工程、和 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) _ 39 _ 經濟部智慧財產局員工消費合作社印製 475245 A8 B8 C8 D8 ____ 六、申請專利範圍 將貼有前述絕緣樹脂層的前述絕緣基板,對應前@胃 1及第2配線基板構造而予切開的工程,藉此取得前述第 1及第2配線基板; 各別在前述絕緣基板(複數個)搭載,在其中一方@ 主面設有連接電極1半導體元件(複數個)工程。 1 8 .如申請專利範圍第1 7項所述之半導體裝置β 製造方法,形成前述外部連接端子構造體的工程,是以前 述第1配線基板構造的外部連接端子和前述第2配線基板 構造的外部連接端子被一體化,且前述第1配線基板構造 的配線和前述第2配線基板構造的配線被一體化的方式所 進行的; 前述切開的工程係具備有,將前述一體化的外部連接 端子(複數個),對應前述第1及第2配線基板構造而予 切開,以及將前述一體化的配線(複數個),對應前述第 1及第2配線基板構造而予切開。 :/1 9 · 一種半導體裝置之製造方法,其具備有:在配 線基板搭載,在其中一方的主面設有連接電極之半導體元 件的工程; 前述配線基板係具有備:至少一方具有貫通孔,以及 側壁爲開放的貫通孔之絕緣基板、和至少一方埋入前述貫 通孔,以及前述側壁爲開放的貫通孔之外部連接端子、和 被設在前述絕緣基板上,且一端與前述外部連接端子連接 之配線、和被設在前述配線的另一端上,且由焊接材料所 製成之金屬凸塊; 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -4〇 - ------------------訂·!--線— (請先閲讀背面之注意事項再填寫本頁) 475245 A8B8C8D8 六、申請專利範圍 «述配線甚板搭載前述半_元件的工程係包括: 以在前述金屬凸塊,使銘凸塊介於中間而貼上前述連接電 極的狀態,將前述金屬凸塊,加熱到低於前述焊接材料的 融點溫度,藉此形成電氣連接前述連接電極與前述配線的 連接部。 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -41 -
TW089118613A 1999-09-22 2000-09-11 Semiconductor device, external connecting terminal body structure and method for producing semiconductor devices TW475245B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP26864199A JP2001094004A (ja) 1999-09-22 1999-09-22 半導体装置、外部接続端子構造体及び半導体装置の製造方法

Publications (1)

Publication Number Publication Date
TW475245B true TW475245B (en) 2002-02-01

Family

ID=17461381

Family Applications (1)

Application Number Title Priority Date Filing Date
TW089118613A TW475245B (en) 1999-09-22 2000-09-11 Semiconductor device, external connecting terminal body structure and method for producing semiconductor devices

Country Status (3)

Country Link
JP (1) JP2001094004A (zh)
KR (1) KR100348126B1 (zh)
TW (1) TW475245B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI395307B (zh) * 2006-08-17 2013-05-01 Mitsubishi Heavy Ind Ltd Semiconductor element module and manufacturing method thereof

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6723927B1 (en) * 2000-08-24 2004-04-20 High Connection Density, Inc. High-reliability interposer for low cost and high reliability applications
JP2007103462A (ja) * 2005-09-30 2007-04-19 Oki Electric Ind Co Ltd 端子パッドと半田の接合構造、当該接合構造を有する半導体装置、およびその半導体装置の製造方法
JP2008187561A (ja) * 2007-01-31 2008-08-14 Alps Electric Co Ltd 表面弾性波素子
JP2010010611A (ja) * 2008-06-30 2010-01-14 Toshiba Corp プリント回路板及び電子機器

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI395307B (zh) * 2006-08-17 2013-05-01 Mitsubishi Heavy Ind Ltd Semiconductor element module and manufacturing method thereof

Also Published As

Publication number Publication date
JP2001094004A (ja) 2001-04-06
KR20010070088A (ko) 2001-07-25
KR100348126B1 (ko) 2002-08-09

Similar Documents

Publication Publication Date Title
US7221045B2 (en) Flat chip semiconductor device and manufacturing method thereof
US7397114B2 (en) Semiconductor integrated circuit device and method of manufacturing the same
TW490773B (en) Semiconductor device and its manufacture method
TWI508241B (zh) 封裝基板、封裝基板製程、半導體元件之封裝結構及其製程
JP4729963B2 (ja) 電子部品接続用突起電極とそれを用いた電子部品実装体およびそれらの製造方法
US20080087996A1 (en) Semiconductor device and manufacturing method of the same
US7956472B2 (en) Packaging substrate having electrical connection structure and method for fabricating the same
JPH1050708A (ja) 金属バンプ、金属バンプの製造方法、接続構造体
JP2005317998A5 (zh)
JP2014116367A (ja) 電子部品、電子装置の製造方法及び電子装置
TW519861B (en) Packaging substrate for electronic elements and electronic device having packaged structure
TW456008B (en) Flip chip packaging process with no-flow underfill method
JP2007048978A (ja) 半導体装置及びその製造方法
TW475245B (en) Semiconductor device, external connecting terminal body structure and method for producing semiconductor devices
JP3171477B2 (ja) 半導体装置
JPH0817972A (ja) 部品の接続構造及びその製造方法
JPS61150253A (ja) 半導体リ−ドフレ−ム
JP3889311B2 (ja) プリント配線板
JP7382167B2 (ja) 電子装置、および電子装置の製造方法
JP2007150372A (ja) 半導体装置の製造方法及び半導体装置
JPH061789B2 (ja) 半導体装置用フイルムキヤリア
JPH0837254A (ja) 電子回路装置
JP3010812B2 (ja) 半導体装置
JPH04119653A (ja) 集積回路素子
JP3674550B2 (ja) 半導体装置

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees