KR100447895B1 - 칩 스케일 패키지 및 그 제조방법 - Google Patents

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Abstract

본 발명에 의한 칩 스케일 패키지(chip scale package:CSP) 및 그 제조방법은, 본딩 패드가 노출되도록 상면에 보호층이 형성된 반도체 칩과, 상기 본딩 패드가 노출되도록 상기 보호층 상에 부착되며, 상기 본딩 패드와 대응하는 위치에는 관통 홀이 형성되고, 하면에는 접착제가 전면 도포된 절연 테이프와, 상기 관통 홀 주변의 절연 테이프 상면에 형성된 접속 단자와, 상기 절연 테이프 상면의 접속 단자와 연결되도록, 상기 관통 홀 내의 본딩 패드 상에 충진된 도전층 및, 상기 접속 단자와 도전층 상에 부착된 솔더 볼로 이루어져, 반도체 칩과 동등한 수준으로 패키지의 사이즈를 가져갈 수 있게 되므로, CSP의 경박단소화와 고밀도 실장이 가능하게 되고, 또한 반도체 회로 제조 공정이 완료된 칩 상태에서 거의 모든 패키징 공정이 일괄 진행되므로, 별도의 에셈블리(assembly) 공정이 필요치 않아 공정 단순화와 비용 절감을 실현할 수 있게 된다.

Description

칩 스케일 패키지 및 그 제조방법
본 발명은 칩 스케일 패키지(chip scale package:이하, CSP라 한다) 및 그 제조방법에 관한 것으로, 보다 상세하게는 대형화·고집적화된 반도체 칩이 실장된 패키지의 경박단소화를 실현하여 고밀도 실장이 가능하도록 한 CSP 및 그 제조방법에 관한 것이다.
전자기기의 박형화·소형화 추세에 따라 반도체 소자를 탑재하는 패키징(packaging) 기술도 고속, 고기능, 고밀도 실장이 요구되고 있다. 이러한 요구에 부응하여 LOC(lead on chip) 패키지가 등장하게 되었으며, 이후에도 지속적으로 플라스틱 패키지의 박형화를 이룰 수 있는 구조가 제안되고 있다.
도 1에는 이러한 플라스틱 패키지의 일 예로서, 종래 일반적으로 사용되어 오던 CSP의 구조를 도시한 단면도가 제시되어 있다. 상기 단면도를 참조하여, 그 제조공정을 간략하게 살펴보면 다음과 같다.
먼저, 반도체 칩(100) 상면의 본딩 패드와 전기적 선연결이 가능하도록 제작된 내부 리드(102)의 상면에 절연 시트(sheet)(104)를 매개체로하여 반도체 칩(100)을 실장하고, 칩(100)의 본딩 패드와 내부 리드(102)를 금속 와이어(106)을 이용하여 와이어 본딩하여, 반도체 칩(100)의 고유 기능을 외부의 시스템 기기에 원활하게 전달되도록 한다. 이어, 선연결이 완료된 반제품 상태의 반도체 칩(100) 표면과 금속 와이어(106)를 외부의 환경으로부터 안전하게 보호하기 위하여 이들을 성형수지(108)로 몰딩한다. 이때, 성형수지(108)를 이용한 몰딩 공정은 칩(100)이 실장된 내부리드(102)의 바텀(bottom)부가 패키지의 바텀 선상에 노출되도록 진행되는데, 이와 같이 몰딩 공정을 실시해 준 것은 최종적인 패키지 실장 작업시 내부리드(102)의 노출되어진 부분을 패키지의 실장단자로 사용하기 위함이다. 그 다음, 전자기기의 보드(예컨대, PCB)에 패키지 실장시 솔더링 작업이 용이하게 이루어지도록 하기 위하여, 성형수지(108)에 의해 몰딩되지 않은 외부 리드(110)를 주석이나 납 등으로 도금처리하고, 패키지를 단품화하기 위한 트림(trim) 작업을 실시해 주므로써, CSP 제조를 완료한다.
그러나, 상기 공정을 거쳐 제조된 CSP는 첫째, 패키지 제조시 다운 셋(down set)(ⓓ)된 내부 리드(102)의 상면에 칩(100)이 탑재되므로 고집적화된 대형 사이즈(large size)의 칩 실장에 제약을 받게 되고 둘째, 다운 셋된 리드 프레임의 사용 및 칩(100)의 본딩 패드와 내부 리드(102) 간의 선연결로 인해 패키지의 초박형화가 어려워 고밀도 실장에 한계가 따를 뿐 아니라 패키징 공정 자체가 복잡하다는 단점을 갖는다.
이에 본 발명의 과제는, 칩 상면의 본딩 패드와 동일한 위치에 관통 홀이 형성된 절연 테이프를, 반도체 칩 상면에 형성된 보호층 상에 부착시켜 준 뒤, 이 관통 홀 내에 충진(stuffing)된 금속층("장벽 금속층/솔더 합금층")을 매개체로하여 칩의 본딩 패드와 솔더 볼이 전기적으로 접속되도록 패키지를 제조하여, 반도체 칩 사이즈와 동등 수준으로 CSP를 소형화할 수 있도록 하므로써, 반도체 패키지의 경박단소화와 고밀도 실장이 가능하도록 한 CSP 및 그 제조방법을 제공함에 있다.
도 1은 종래의 CSP 구조를 도시한 단면도,
도 2 내지 도 8은 본 발명에 의한 CSP 제조방법을 도시한 공정수순도.
상기 과제를 달성하기 위하여 본 발명에서는, 본딩 패드가 노출되도록 상면에 보호층이 형성된 반도체 칩과, 상기 본딩 패드가 노출되도록 상기 보호층 상에 부착되며, 상기 본딩 패드와 대응하는 위치에는 관통 홀이 형성되고, 하면에는 접착제가 전면 도포된 절연 테이프와, 상기 관통 홀 주변의 절연 테이프 상면에 형성된 접속 단자와, 상기 절연 테이프 상면의 접속 단자와 연결되도록, 상기 관통 홀 내의 본딩 패드 상에 충진된 도전층 및, 상기 접속 단자와 도전층 상에 부착된 솔더 볼로 이루어진 CSP가 제공된다.
상기 과제를 달성하기 위하여 본 발명에서는, 본딩 패드가 노출되도록 상면에 보호층이 형성된 반도체 칩들을 준비하는 단계와, 상기 칩 상면의 본딩 패드와 대응하는 위치에 관통 홀이 형성된 절연 테이프를 준비하는 단계와, 상기 관통 홀 주변의 절연 테이프 상면에 접속 단자를 형성하는 단계와, 상기 절연 테이프 하면에 접착제를 전면 도포하는 단계와, 상기 관통 홀을 통해 상기 본딩 패드가 노출되도록, 상기 접착제를 매개체로하여 상기 반도체 칩 상의 보호층 상에 절연 테이프를 부착하는 단계와, 상기 절연 테이프 상면의 접속 단자와 연결되도록, 상기 관통 홀 내에 도전층을 충진하는 단계와, 상기 접속 단자와 도전층 상에 솔더 플럭스를 바르고, 그 위에 솔더 볼을 가결 접합하는 단계와, 리플로우 공정을 이용하여 상기 접속 단자와 도전층 상에 솔더 볼을 부착하는 단계와, 상기 솔더 플럭스를 제거하는 단계 및, 상기 반도체 칩들을 개별 칩으로 각각 분리하는 단계로 이루어진 CSP 제조방법이 제공된다.
이때, 상기 CSP 제조방법은 상기 절연 테이프 상면의 접속 단자와 연결되도록, 상기 관통 홀 내에 도전층을 충진하는 단계 이후, 전기 도금법을 이용하여 상기 접속 단자와 도전층 상에만 선택적으로 합금층을 형성해 준 뒤, 이를 소정 온도에서 열처리하여 솔더 볼을 형성함과 동시에 이 솔더 볼이 접속 단자와 도전층 상에 부착되도록 공정을 진행할 수도 있다.
상기와 같이 CSP를 제조한 결과, 리드 프레임을 이용한 칩 실장과 금속 와이어를 이용한 선연결이 필요없게 되므로, 칩과 동등한 수준으로 패키지의 사이즈를 가져갈 수 있게 된다. 또한, 반도체 회로 제조 공정이 완료된 칩 상태에서 거의 모든 패키징 공정이 일괄 진행되므로, 별도의 에셈블리(assembly) 공정이 필요치 않아 공정 단순화와 비용 절감이 가능하게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
도 2 내지 도 8에는 본 발명에 의한 CSP 제조방법을 도시한 공정수순도가 제시되어 있다. 상기 공정수순도를 참조하여 그 제조공정을 제 6 단계로 구분하여 살펴보면 다음과 같다.
제 1 단계로서, 도 2에 도시된 바와 같이 본딩 패드(202)가 노출되도록 상면에 Si3N4재질의 보호층(204)이 형성된 반도체 칩(200)들을 준비한다. 여기서, 상기 보호층(204)은 칩의 표면을 외부 환경으로부터 보호하는 역할을한다.
그 다음, 상기 칩(200) 상면의 본딩 패드(202)와 대응하는 위치에 관통 홀(ⓗ)이 형성된 절연 테이프(206)를 준비하고, 상기 관통 홀(ⓗ) 주변의 절연 테이프(206) 상면에 도전성 금속(예컨대, 합금 재질의 금속이나 구리) 재질의 접속 단자(210)를 형성한 다음, 상기 절연 테이프(206) 하면에 접착제(예컨대, 절연 접착제나 열경화성 플라스틱 수지)를 전면 도포한다. 이때, 상기 관통 홀(ⓗ)은 사진식각공정이나 드릴 방법 등에 의해 상기 본딩 패드(202)의 노출 부분과 동일 구조를 가지도록 형성되며, 상/하면에 접속 단자(210)와 접착제(208)가 형성되어 있는 상기 절연 테이프(206)는 1 장의 쉬트(sheet)로 분리된 상태로 조립 공정을 진행할 수도 있고, 반면 롤(roll)형태로 감기어진 상태로 패키지 조립 공정을 진행할 수도 있다.
제 2 단계로서, 도 3에 도시된 바와 같이 반도체 칩(200)의 본딩 패드(202)와 절연 테이프(206) 내에 구비된 관통 홀(ⓗ)이 상/하부에서 서로 대응하는 위치에 놓이도록 위치 정렬하고, 고온 분위기 조건하에서 플랫(flat)한 본드 툴(bond tool)로 가압하거나 또는 롤 툴(roll tool)을 사용하여 가압하여, 본딩 패드(202)가 노출되도록, 반도체 칩(200) 상면의 보호층(204) 위에 절연 테이프(206)를 부착한다.
제 3 단계로서, 도 4 내지 도 6에 도시된 바와 같이 반도체 칩(200) 상면의 본딩 패드(202)와 절연 테이프(206) 상면의 접속 단자(210)를 전기적으로 연결해 주기 위하여, 상기 접속 단자(210)와 연결되도록 상기 관통 홀(ⓗ) 내에 "장벽 금속층/솔더 합금층" 적층 구조의 도전층을 충진해 준다.
상기 관통 홀(ⓗ) 내에 "장벽 금속층/솔더 합금층" 적층 구조의 도전층을 충진하는 공정은 크게, 다음의 (a) 내지 (c) 공정으로 구분된다.
(a) 공정으로서, 도 4에 도시된 바와 같이 상기 관통 홀(ⓗ)이 노출되도록, 접속 단자(210)를 포함한 상기 절연 테이프(206) 전면에 감광막(212)을 형성한다.
(b) 공정으로서, 도 5에 도시된 바와 같이 상기 감광막을 마스크로 이용하여 상기 관통 홀(ⓗ) 내의 본딩 패드(202) 상에 스퍼터링법을 이용하여 소정 두께의 장벽 금속층(214)을 형성한다. 이때, 상기 장벽 금속층(214)은 "Pd/Ni/Ti"의 적층 구조로 형성한다.
(c) 공정으로서, 도 6에 도시된 바와 같이 상기 관통 홀(ⓗ) 내의 장벽 금속층(214) 상에 전기 도금법을 이용하여 소정 두께의 솔더 합금층(216)을 형성한 다음, 상기 감광막(212)을 제거해 주므로써 도전층 충진 공정을 완료한다. 이때, 상기 솔더 합금층(216)은 접속 단자(210)와 동일 단차를 가지도록 제작되는데, 이와 같이 접속 단자(210) 사이의 공간이 솔더 합금층(216)으로 채워지도록 공정을 진행해 준 것은, 관통 홀(ⓗ) 내에 충진된 장벽 금속층(214)와 솔더 합금층(216)을 매개체로하여 상기 본딩 패드(202)와 접속 단자(210)를 전기적으로 연결시켜 주기 위함이다. 이 경우, 솔더 합금층(216)으로는 Pb:Sn이 63:37의 조성비를 가지도록 조합된 Pb-Sn 합금이 사용된다.
이와 같이 도전층을 "장벽 금속층(214)/솔더 합금층(216)"의 적층 구조로 형성시켜 준 것은, 장벽 금속층(214)를 형성하지 않고 솔더 합금층(216)만으로 관통 홀(ⓗ) 내부를 채워줄 경우, 솔더 볼을 부착하기 위한 리플로우 공정 진행시 지속적으로 확산이 이루어져 본딩 패드(202)를 이루는 금속(예컨대, Al)이 반도체 칩(200)의 표면을 치고 들어와 칩의 특성을 변화시키는 현상이 발생되기 때문이다.
제 4 단계로서, 도 7에 도시된 바와 같이 상기 접속 단자(210)와 솔더 합금층(216) 상에 솔더 볼(220)이 원활하게 접속되도록 하기 위하여, 그 위에만 솔더 플럭스(solder flux)(218)를 발라준다.
제 5 단계로서, 도 8에 도시된 바와 같이 상기 솔더 플럭스(218) 상에 솔더 볼(220)을 가결 접합하고, 200 ~ 250℃의 온도에서 리플로우(reflow) 공정을 실시하여 상기 접속 단자(210)와 솔더 합금층(216) 상에 솔더 볼(220)을 부착한 다음, 관통 홀(ⓗ) 주변의 절연 테이프 상으로 흘려 내린 솔더 플럭스(218) 성분을 프레온 가스를 이용하여 제거해 준다.
제 6 단계로서, 상기 반도체 칩(200)들을 개별 칩으로 각각 분리하여, 그 각각이 패키지 단품의 역할을 하도록 하므로써, 본 공정을 완료한다.
그 결과, 도 8의 단면도에서 알 수 있듯이 본딩 패드(202)가 노출되도록 반도체 칩(200)의 상면에 보호층(204)이 형성되고, 상기 보호층 (204) 상에는 관통 홀(ⓗ)을 통해 칩(200) 상면의 본딩 패드(202)가 노출되도록, 관통 홀(ⓗ)이 구비된 절연 테이프(206)가 접착제(208)를 매개체로하여 부착되며, 상기 관통 홀(ⓗ) 주변의 절연 테이프(206) 상면에는 도전성 금속 재질의 접속 단자(210)가 형성되고, 상기 관통 홀(ⓗ)내의 본딩 패드(202) 상에는 상기 절연 테이프(206) 상면의 접속 단자(210)와 연결되도록, "장벽 금속층(214)/솔더 합금층(216)"의 적층 구조로 이루어진 도전층이 충진되고, 상기 접속 단자(210)와 솔더 합금층(216) 상에는 솔더 볼(220)이 부착된 구조의 CSP가 완성된다.
이러한 구조를 가지도록 CSP를 제조할 경우, 반도체 칩(200)과 동등한 수준으로 패키지의 사이즈를 가져갈 수 있게 되므로, CSP의 경박단소화와 고밀도 실장이 가능하게 된다. 또한, 반도체 회로 제조 공정이 완료된 칩 상태에서 거의 모든 패키징 공정이 일괄 진행되므로, 별도의 에셈블리 공정이 필요치 않아 공정 단순화와 비용 절감이 가능하게 된다.
한편, 본 발명의 변형 실시예로서 도 8에 제시된 상기 CSP는, 기 제작된 상태로 제공된 솔더 볼(220)을 이용하여 않고, 직접 접속 단자(210)와 솔더 합금층(216) 상에 소정 두께의 합금층을 형성한 다음, 이를 소정 온도에서 리플로우시켜 솔더 볼을 형성해 주는 방식으로 제작할 수도 있는데, 이를 제 5 단계로 구분하여 살펴보면 다음과 같다.
이 경우, 도 2 내지 도 6에 제시된 제 1 내지 제 3 단계까지의 공정은 기언급된 공정 단계와 동일하게 진행되므로, 여기서는 절연 테이프(206) 상의 접속 단자(210)와 연결되도록, 관통 홀(ⓗ) 내에 "장벽 금속층(214)/솔더 합금층(216)" 적층 구조의 도전층이 충진된 이후의 공정 단계부터 설명한다.
제 4 단계로서, 전기 도금법을 이용하여 상기 절연 테이프(206) 상면의 접속 단자(210)와 솔더 합금층(216) 상에만 충분한 두께의 합금층을 형성한 다음, 이를 200 ~ 250℃의 온도에서 리플로우시켜, 상기 합금층을 솔더 볼(220)의 형상으로 만들어 준다. 이때, 상기 합금층으로는 주로 Pb-Sn 합금이나 Ni-Au 합금이 사용된다.
제 5 단계로서, 상기 반도체 칩(200)들을 개별 칩으로 각각 분리하여, 그 각각이 패키지 단품의 역할을 하도록 하므로써, 본 공정을 완료한다.
이와 같이 공정을 진행할 경우, 솔더 볼(220)을 별도로 구입하지 않아도 되므로 비용 절감을 실현할 수 있게 된다.
상술한 바와 같이 본 발명에 의하면, 1) 패키징 공정이 완료된 상태의 패키지 사이즈가 반도체 칩 사이즈와 동일할 뿐 아니라 이 상태에서의 패키지 두께가 반도체 칩의 두께와 거의 동등한 수준으로 초박형화되므로, CSP의 경박단소화를 실현할 수 있게 되어 고밀도 실장이 가능하게 되고, 2) 반도체 회로 제조 공정이 완료된 칩 상태에서 거의 모든 패키징 공정이 일괄 진행되므로, 별도의 에셈블리 공정이 필요치 않아 공정 단순화가 가능하게 되며, 3) 이로 인해 어셈블리 공정에서 사용되는 원부자제, 설비, 유틸리티(utility) 비용 등이 필요치 않게 되어 저가의 비용으로 패키지를 생산할 수 있게 된다.

Claims (36)

  1. 본딩 패드가 노출되도록 상면에 보호층이 형성된 반도체 칩과,
    상기 본딩 패드가 노출되도록 상기 보호층 상에 부착되며, 상기 본딩 패드와 대응하는 위치에는 관통 홀이 형성되고, 하면에는 접착제가 전면 도포된 절연 테이프와,
    상기 관통 홀 주변의 절연 테이프 상면에 형성된 접속 단자와,
    상기 절연 테이프 상면의 접속 단자와 연결되도록, 상기 관통 홀 내의 본딩 패드 상에 충진된 도전층 및,
    상기 접속 단자와 도전층 상에 부착된 솔더 볼로 이루어진 것을 특징으로 하는 칩 스케일 패키지.
  2. 제 1항에 있어서, 상기 접착제는 절연 접착제나 열경화성 플라스틱 수지 중 선택된 어느 하나로 이루어진 것을 특징으로 하는 칩 스케일 패키지.
  3. 제 1항에 있어서, 상기 접속 단자는 도전성 금속으로 이루어진 것을 특징으로 하는 칩 스케일 패키지.
  4. 제 3항에 있어서, 상기 도전성 금속은 합금 재질의 금속이나 구리로 이루어진 것을 특징으로 하는 칩 스케일 패키지.
  5. 제 1항에 있어서, 상기 도전층은 "장벽 금속층/솔더 합금층"의 적층 구조를 갖는 것을 특징으로 하는 칩 스케일 패키지.
  6. 제 5항에 있어서, 상기 장벽 금속층은 "Pd/Ni/Ti"의 적층 구조로 이루어진 것을 특징으로 하는 칩 스케일 패키지.
  7. 제 5항에 있어서, 상기 장벽 금속층은 스퍼터링법으로 형성된 것을 특징으로 하는 칩 스케일 패키지.
  8. 제 5항에 있어서, 상기 솔더 합금층은 Pb-Sn 합금으로 이루어진 것을 특징으로 하는 칩 스케일 패키지.
  9. 제 8항에 있어서, 상기 Pb-Sn 합금은 Pb:Sn이 63:37의 조성비를 가지도록 조합된 것을 특징으로 하는 칩 스케일 패키지.
  10. 제 5항에 있어서, 상기 솔더 합금층은 전기 도금법으로 형성된 것을 특징으로 하는 칩 스케일 패키지.
  11. 제 1항에 있어서, 상기 솔더 볼은 Pb-Sn 합금 또는 Ni-Au 합금으로 이루어진 것을 특징으로 하는 칩 스케일 패키지.
  12. 본딩 패드가 노출되도록 상면에 보호층이 형성된 반도체 칩들을 준비하는 단계와,
    상기 칩 상면의 본딩 패드와 대응하는 위치에 관통 홀이 형성된 절연 테이프를 준비하는 단계와,
    상기 관통 홀 주변의 절연 테이프 상면에 접속 단자를 형성하는 단계와,
    상기 절연 테이프 하면에 접착제를 전면 도포하는 단계와,
    상기 관통 홀을 통해 상기 본딩 패드가 노출되도록, 상기 접착제를 매개체로하여 상기 반도체 칩 상의 보호층 상에 절연 테이프를 부착하는 단계와,
    상기 절연 테이프 상면의 접속 단자와 연결되도록, 상기 관통 홀 내의 본딩 패드 상에 도전층을 충진하는 단계와,
    상기 접속 단자와 도전층 상에 솔더 플럭스를 바르고, 그 위에 솔더 볼을 가결 접합하는 단계와,
    리플로우 공정을 이용하여, 상기 접속 단자와 도전층 상에 솔더 볼을 부착하는 단계와,
    상기 솔더 플럭스를 제거하는 단계 및,
    상기 반도체 칩들을 개별 칩으로 각각 분리하는 단계로 이루어진 것을 특징으로 하는 칩 스케일 패키지 제조방법.
  13. 제 12항에 있어서, 상기 관통 홀은 사진식각공정이나 드릴 방법등을 이용하여 본딩 패드의 노출 부분과 동일 구조를 가지도록 형성하는 것을 특징으로 하는 칩 스케일 패키지 제조방법.
  14. 제 12항에 있어서, 상기 접속 단자는 도전성 금속으로 형성하는 것을 특징으로 하는 칩 스케일 패키지 제조방법.
  15. 제 14항에 있어서, 상기 도전성 금속은 합금 재질의 금속이나 구리로 형성하는 것을 특징으로 하는 칩 스케일 패키지 제조방법.
  16. 제 12항에 있어서, 상기 접착제로는 절연 접착제나 열경화성 플라스틱 수지 중 선택된 어느 하나가 사용되는 것을 특징으로 하는 칩 스케일 패키지 제조방법.
  17. 제 12항에 있어서, 상기 절연 테이프 상면의 접속 단자와 연결되도록, 상기 관통 홀 내의 본딩 패드 상에 도전층을 충진하는 단계는,
    상기 관통 홀이 노출되도록, 접속 단자를 포함한 상기 절연 테이프 전면에 감광막을 형성하는 단계와,
    상기 감광막을 마스크로 이용하여 상기 관통 홀 내의 본딩 패드 상에 소정 두께의 장벽 금속층을 형성한 다음, 그 위에 소정 두께의 솔더 합금층을 형성하여, 상기 관통 홀 내에 "장벽 금속층/솔더 합금층"의 적층 구조로 이루어진 도금층을 충진하는 단계 및,
    상기 감광막을 제거하는 단계로 이루어진 것을 특징으로 하는 칩 스케일 패키지 제조방법.
  18. 제 17항에 있어서, 상기 장벽 금속층은 "Pd/Ni/Ti"의 적층 구조로 형성하는 것을 특징으로 하는 칩 스케일 패키지 제조방법.
  19. 제 17항에 있어서, 상기 장벽 금속층은 스퍼터링법으로 형성하는 것을 특징으로 하는 칩 스케일 패키지 제조방법.
  20. 제 17항에 있어서, 상기 솔더 합금층은 Pb-Sn 합금으로 형성하는 것을 특징으로 하는 칩 스케일 패키지 제조방법.
  21. 제 20항에 있어서, 상기 Pb-Sn 합금은 Pb:Sn이 63:37의 조성비를 가지도록 조합하는 것을 특징으로 하는 칩 스케일 패키지 제조방법.
  22. 제 17항에 있어서, 상기 Pb-Sn 합금은 전기 도금법으로 형성하는 것을 특징으로 하는 칩 스케일 패키지 제조방법.
  23. 제 12항에 있어서, 상기 리플로우 공정은 200 ~ 250℃의 온도에서 실시하는 것을 특징으로 하는 칩 스케일 패키지 제조방법.
  24. 본딩 패드가 노출되도록 상면에 보호층이 형성된 반도체 칩들을 준비하는 단계와,
    상기 칩 상면의 본딩 패드와 대응하는 위치에 관통 홀이 형성된 절연 테이프를 준비하는 단계와,
    상기 관통 홀 주변의 절연 테이프 상면에 접속 단자를 형성하는 단계와,
    상기 절연 테이프 하면에 접착제를 전면 도포하는 단계와,
    상기 관통 홀을 통해 상기 본딩 패드가 노출되도록, 상기 접착제를 매개체로하여 상기 반도체 칩 상의 보호층 상에 절연 테이프를 부착하는 단계와,
    상기 절연 테이프 상면의 접속 단자와 연결되도록, 상기 관통 홀 내의 본딩 패드 상에 도전층을 충진하는 단계와,
    상기 접속 단자와 도전층 상에 소정 두께의 합금층을 형성하는 단계와,
    상기 합금층을 소정 온도에서 리플로우하여, 솔더 볼을 형성하는 단계 및,
    상기 반도체 칩들을 개별 칩으로 각각 분리하는 단계로 이루어진 것을 특징으로 하는 칩 스케일 패키지 제조방법.
  25. 제 24항에 있어서, 상기 관통 홀은 사진식각공정이나 드릴 방법등을 이용하여 본딩 패드의 노출 부분과 동일 구조를 가지도록 형성하는 것을 특징으로 하는 칩 스케일 패키지 제조방법.
  26. 제 24항에 있어서, 상기 접속 단자는 도전성 금속으로 형성하는 것을 특징으로 하는 칩 스케일 패키지 제조방법.
  27. 제 26항에 있어서, 상기 도전성 금속은 합금 재질의 금속이나 구리로 형성하는 것을 특징으로 하는 칩 스케일 패키지 제조방법.
  28. 제 24항에 있어서, 상기 접착제로는 절연 접착제나 열경화성 플라스틱 수지 중 선택된 어느 하나가 사용되는 것을 특징으로 하는 칩 스케일 패키지 제조방법.
  29. 제 24항에 있어서, 상기 절연 테이프 상면의 접속 단자와 연결되도록, 상기 관통 홀 내의 본딩 패드 상에 도전층을 충진하는 단계는,
    상기 관통 홀이 노출되도록, 접속 단자를 포함한 절연 테이프 전면에 감광막을 형성하는 단계와,
    상기 감광막을 마스크로 이용하여 상기 관통 홀 내의 본딩 패드 상에 소정 두께의 장벽 금속층을 형성한 다음, 그 위에 소정 두께의 솔더 합금층을 형성하여, 상기 관통 홀 내에 "장벽 금속층/솔더 합금층"의 적층 구조로 이루어진 도금층을 충진하는 단계 및,
    상기 감광막을 제거하는 단계로 이루어진 것을 특징으로 하는 칩 스케일 패키지 제조방법.
  30. 제 29항에 있어서, 상기 장벽 금속층은 "Pd/Ni/Ti"의 적층 구조로 형성하는 것을 특징으로 하는 칩 스케일 패키지 제조방법.
  31. 제 29항에 있어서, 상기 장벽 금속층은 스퍼터링법으로 형성하는 것을 특징으로 하는 칩 스케일 패키지 제조방법.
  32. 제 29항에 있어서, 상기 솔더 합금층은 Pb-Sn 합금으로 형성하는 것을 특징으로 하는 칩 스케일 패키지 제조방법.
  33. 제 32항에 있어서, 상기 Pb-Sn 합금은 Pb:Sn이 63:37의 조성비를 가지도록 조합하는 것을 특징으로 하는 칩 스케일 패키지 제조방법.
  34. 제 29항에 있어서, 상기 Pb-Sn 합금은 전기 도금법으로 형성하는 것을 특징으로 하는 칩 스케일 패키지 제조방법.
  35. 제 24항에 있어서, 상기 합금층은 200 ~ 250℃의 온도에서 리플로우하는 것을 특징으로 하는 칩 스케일 패키지 제조방법.
  36. 제 24항에 있어서, 상기 합금층은 Pb-Sn 합금 또는 Ni-Au 합금으로 형성하는 것을 것을 특징으로 하는 칩 스케일 패키지 제조방법.
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