JP2986095B2 - 表面実装型半導体パッケージ - Google Patents

表面実装型半導体パッケージ

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、表面実装型半導体
パッケージ及びその製造方法に係り、より詳細には表面
実装型半導体パッケージのＢＧＡパッケージ（Ｂａｌｌ
Ｇｒｉｄ Ａｒｒａｙ ｐａｃｋａｇｅ）およびＬＧ
Ａパッケージ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ ｐａ
ｃｋａｇｅ）のソルダ構造及びその形成方法に関する。
【０００２】
【従来の技術】半導体素子の高密度化に伴い最近は極め
て多ピンの半導体パッケージが要求されており、従来、
半導体パッケージの下面に球状の外部接続端子であるソ
ルダボールを効果的に複数配列させリードするＢＧＡパ
ッケージ（Ｂａｌｌ ＧｒｉｄＡｒｒａｙ ｐａｃｋａ
ｇｅ）がよく知られている。
【０００３】図６は、従来のＢＧＡパッケージの主要部
を示す断面図である。図６に示すように従来のＢＧＡパ
ッケージは、サイドパッド状のボンディングパッド５０
を備えた半導体チップ４１と、この半導体チップ４１を
搭載するパッケージ本体４２と、このパッケージ本体４
２の下面に所定の状態に複数配列（ａｒｒａｙ）させリ
ード（ｌｅａｄ）として使用するソルダボール４８と、
パッケージ本体４２に設置した半導体チップ４１を封止
するＥＭＣ（Ｅｐｏｘｙ Ｍｏｌｄｉｎｇ Ｃｏｍｐｏ
ｕｎｄ）５３とにより構成されている。ここでパッケー
ジ本体４２とは、内部配線された配線５１を備える配線
基板である。このパッケージ本体４２には、半導体チッ
プ４１が搭載され接着剤４９により固定されているとと
もに、金属細線５２により配線５１と電気的に接続して
いる。また、ソルダボール４８とパッケージ本体４２と
の間には、一定のパターンでコーティングされたフラッ
クス５４が形成されている。
【０００４】ＢＧＡパッケージは、パッケージ本体（ｐ
ａｃｋａｇｅ ｂｏｄｙ）の面積をＱＦＰ（Ｑｕａｄ
Ｆｌａｔ Ｐａｃｋａｇｅ）タイプより小さくすること
ができるとともに、ＱＦＰ型のパッケージに比べてリー
ドの変形を低減することができ半導体素子の高密度化に
適している。
【０００５】このような、ＢＧＡパッケージを製造する
ためのパッケージ製造工程は、以下の手順に従って進行
される。まず、ウェハ（Ｓｉ結晶）の上面に複数の半導
体チップ（集積回路）を形成するＦＡＢ（Ｆａｂｒｉｃ
ａｔｉｏｎ）工程が実行される。ＦＡＢ工程が終了する
と、ウェハに形成された半導体チップを個別的に分離す
るソーイング（ｓａｗｉｎｇ：切断）工程が実行され
る。これにより、１枚のウェハから複数の半導体チップ
４１が形成される。その後、配線５１を内部配線したパ
ッケージ本体４２を工程内に投入する。このパッケージ
本体４２の上面には、接着剤４９により半導体チップ４
１をボンディングし固定させている。半導体チップ４１
をボンディングし固定すると、半導体チップ４１上に対
向する両辺近傍のボンディングパッド５０と、配線基板
の内部に形成された配線５１とを金属細線５２によりワ
イヤボンディングし電気的に接続する工程が実行され
る。
【０００６】ワイヤボンディング工程が終了すると、パ
ッケージ本体４２に搭載された半導体チップ４１をＥＭ
Ｃ５３でモールディングするモールディング工程が実行
される。モールディングが完了すると、スクリーン印刷
（ｓｃｒｅｅｎ ｐｒｉｎｔｉｎｇ）によりパッケージ
本体４２の下面に一定のパターンで半田ペーストを転写
しフラックス（ｆｌｕｘ）５４をコーティングするフラ
ックスコーティング（ｆｌｕｘ ｃｏａｔｉｎｇ）工程
が実行される。フラックスコーティング工程が終了する
と、パッケージ本体４２の下面にコーティングされたフ
ラックス５４にソルダボール４８が取り付けられる。そ
の後、リフロ（ｒｅｆｌｏｗ）処理する熱処理工程を経
てソルダボール４８をパッケージ本体４２に完全に固定
させる。さらに、クリーニングおよびマーキング工程を
介すことにより完成されたＢＧＡパッケージとして出荷
される。
【０００７】しかしながら従来のＢＧＡパッケージは、
配線基板を備えたパッケージ本体４２と、このパッケー
ジを実装する実装基板（図示せず）との熱膨張係数が一
致しない場合、変形および反りなどの応力によりパッケ
ージ本体４２に悪影響を与えてしまう不具合があった。
このような問題を解決するために熱膨張の差による悪影
響を解消するＢＧＡパッケージが知られている。このＢ
ＧＡパッケージは、例えば、特開平８−４６０８４号公
報などに記載されている。
【０００８】図７は、熱膨張による悪影響を解消する構
造を備えた従来のＢＧＡパッケージを示す断面図であ
り、図８は、図７に示すＡ部を拡大した拡大図である。
ここで、熱膨張による悪影響を解消するＢＧＡパッケー
ジの製造工程は、図８に示す配線パターン膜７６および
弾性体層７５の取付工程以外は図６に示す従来のＢＧＡ
パッケージと類似するものであり重複する説明は省略す
る。
【０００９】図７に示すように、熱膨張による悪影響を
解消する従来のＢＧＡパッケージは、サイドパッド状の
ボンディングパッド７０を備えた半導体チップ６１と、
この半導体チップ６１を搭載するパッケージ本体６２
と、このパッケージ本体６２の下面に所定の状態で複数
配列させリードとして使用する略球形のソルダボール６
８と、パッケージ本体６２に設置した半導体チップ６１
を封止するＥＭＣ（Ｅｐｏｘｙ Ｍｏｌｄｉｎｇ Ｃｏ
ｍｐｏｕｎｄ）７３とにより構成されている。
【００１０】ここでパッケージ本体６２は、略中央部に
段差を設けた収納凹部６２ａを有し、配線７１により内
部配線された配線基板である。この配線基板の収納凹部
６２ａには、接着剤６９により半導体チップ６１が固定
され金属細線７２により配線７１に電気的に接続されて
いる。また、パッケージ本体６２の下面には、図７のＡ
部に示すようにｈの高さを有したソルダボール６８が装
着されている。図８に示すように、パッケージ本体６２
の下面には、ゴム弾性を有する弾性体層７５を介し配線
パターン膜７６が取り付けられており、この配線パター
ン膜７６にソルダボール６８が装着されている。配線パ
ターン膜７６は、電気絶縁性を有するベース膜７７を有
し、このベース膜７７と弾性体層７５との間に配線パタ
ーン７８を装着することにより形成されている。配線パ
ターン７８は、パッケージ本体６２に内部配線された配
線７１と電気的に接続されている。
【００１１】このように構成されたＢＧＡパッケージ
は、実装後および動作時にパッケージ本体６２と実装基
板との熱膨張率の差により発生する応力を弾性体層７５
が吸収し半田接合部を保護するようになる。
【００１２】
【発明が解決しようとする課題】しかし、このような従
来のＢＧＡパッケージは、パッケージ工程中にソルダボ
ール６８を取り付ける工程を必須的に伴うため製造の過
程において複雑で難しい様々な工程を経ることになる。
これにより生産性が低下してしまう不具合があった。即
ち、ソルダボール６８の取付工程を行うため、高価なソ
ルダボール６８の取付装備を必須的に備えるようにな
る。そのため、設備費が増大し装備の投資効率が低下し
てしまう不具合があった。また、パッケージ本体６２に
ソルダリングされたソルダボール６８が取付面から外れ
た場合、再度接合する修復作業が困難なためパッケージ
の不良率が増大してしまう不具合があった。
【００１３】また、配線基板にあらかじめ製造されたソ
ルダボール６８を取り付ける方法では、ソルダボール６
８のスタンドオフ（ｓｔａｎｄ ｏｆｆ）の高さｈ（図
７参照）を高くすることが難しいため熱ストレスを吸収
できなくなり、半田接合および実装基板に実装するパッ
ケージの信頼性を向上させることができない不具合があ
った。即ち、ソルダボール６８のスタンドオフの高さｈ
が低いため、ＢＧＡパッケージを実装基板に実装しパッ
ケージを駆動する際、パッケージ本体６２と実装基板と
の熱膨張係数が一致せず、この差異に起因して接合部に
作用するセン断応力により半田接合部が破損しやすくな
る。そのため、パッケージの実装寿命を短縮させてしま
う不具合があった。
【００１４】本発明は、上述の問題点を解決するため、
表面実装型半導体パッケージのＢＧＡパッケージ（Ｂａ
ｌｌ Ｇｒｉｄ Ａｒｒａｙ ｐａｃｋａｇｅ）および
ＬＧＡパッケージ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ
ｐａｃｋａｇｅ）のソルダ構造および形成方法を改善
し、半田接合（ｓｏｌｄｅｒ ｊｏｉｎｔ）およびパッ
ケージ実装の信頼性を同時に向上させる表面実装型半導
体パッケージ及びその製造方法を提供することを目的と
する。
【００１５】
【課題を解決するための手段】本発明は上述の課題を解
決するために、半導体チップを内蔵しこの半導体チップ
と接続される内部配線を形成したパッケージ本体を設
け、このパッケージ本体の下面に装着され内部配線と接
続する２層バンプ（ｄｏｕｂｌｅ ｌａｙｅｒｂｕｍ
ｐ）を備えた表面実装型半導体パッケージを設ける。
【００１６】ここで、２層バンプは略板状のメタル層に
より形成されたベース層とこのベース層の表面に接合し
形成されたソルダ層とにより構成され、ベース層をＣｕ
薄膜で形成し厚さを４５μｍ以上に形成するとともに、
ベース層とソルダ層との接合面にはベース層に凹部をソ
ルダ層に凸部を、またはベース層に凸部をソルダ層に凹
部を各々設け接合面積を増やしている。さらにベース層
の表面にメッキ面を形成しベース層とソルダ層とを接合
する接着力を向上させ、このメッキ面はＮｉ−Ａｕ合
金、またはＳｎ−Ｐｂ合金メッキ面からなり、Ｎｉ−Ａ
ｕ合金によるメッキ面は厚さを５〜４０μｍに、またＳ
ｎ−Ｐｂ合金によるメッキ面は厚さを１０〜１００μｍ
に形成する。また、ソルダ層はＳｎとＰｂとの合金から
なり、このソルダ層をなすＳｎおよびＰｂの基本組成比
は９０：１０にする。また、ベース層表面のＳｎ−Ｐｂ
合金によるメッキは構成金属であるＳｎとＰｂとの基本
組成比を９０：１０にし、Ｓｎ−Ｐｂ合金からなるメッ
キ面およびソルダ層の形成時にＳｎ−Ｐｂ合金の表面硬
度を増加させるためＡｇを添加する。
【００１７】一方、内部配線された配線基板であるパッ
ケージ本体の形成とともにパッケージ本体の下面に内部
配線された外部接続用電極と電気的に接続されるベース
層を形成する工程と、ベース層を形成したパッケージ本
体に半導体チップを搭載しワイヤディングおよびモール
ディング処理した後にパッケージ本体のベース層にソル
ダ層を接合させ２層バンプを形成する工程とによりなる
表面実装型半導体パッケージの製造方法を設ける。
【００１８】ここで、ベース層を形成した後にベース層
とソルダ層とが接合する接着力を向上させるためベース
層の表面にメッキ面を形成し、このメッキ面はＮｉ−Ａ
ｕ合金、またはＳｎ−Ｐｂ合金からなり、ベース層はフ
ォトエッチング工程により形成、またはフォトエッチン
グ工程後に電解または無電解の銅メッキにより形成す
る。また、ソルダ層はスクリーン印刷工程によりメタル
マスク上の半田ペーストをベース層上に転写させ形成
し、さらにリフロ（ｒｅｆｌｏｗ）処理によりソルダ層
の先端をラウンド状に形成する熱処理工程を行うととも
に、ソルダ層の厚さを１００〜５００μｍに形成する。
また、ベース層とソルダ層とによりなる２層バンプの高
さを１５０μｍ以上に形成する。
【００１９】
【発明の実施の形態】次に、添付図面を参照して本発明
による表面実装型半導体パッケージの実施の形態を詳細
に説明する。図１は本発明による表面実装型半導体パッ
ケージの第１の実施形態を示す断面図である。
【００２０】図１に示すように、本発明による表面実装
型半導体パッケージの第１の実施形態は、対向する両辺
近傍に複数配列させたサイドパッド状のボンディングパ
ッド１０を備えた半導体チップ１と、この半導体チップ
１を搭載するパッケージ本体２と、このパッケージ本体
２の下面に所定の状態で複数取り付けられ外部接続端子
の役割をする２層バンプ（ｄｏｕｂｌｅ ｌａｙｅｒ
ｂｕｍｐ）３と、パッケージ本体２に設置した半導体チ
ップ１を封止するＥＭＣ（Ｅｐｏｘｙ Ｍｏｌｄｉｎｇ
Ｃｏｍｐｏｕｎｄ）１３とにより構成されている。
【００２１】ここで、パッケージ本体２は、中央部に段
差を有した収納凹部２ａを設け配線１１により内部配線
された配線基板である。このパッケージ本体２の収納凹
部２ａに半導体チップ１が接着剤９により固定されてい
る。またパッケージ本体２は、収納凹部２ａからパッケ
ージ本体２の下面まで配線１１により内部配線されてい
る。従って、収納凹部２ａに搭載された半導体チップ１
は、金属細線１２により配線１１に接続することでパッ
ケージ下面の２層バンプ３と電気的に接続している。図
１のＢ部に示すように２層バンプ３は、パッケージ本体
２の下面に高さｈを有し２層に積層された構造を有し装
着されている。この２層バンプ３は、平板形態を有した
ベース層（ｂａｓｅ ｌａｙｅｒ）４と、このベース層
４の表面に接合されるソルダ層（ｓｏｌｄｅｒ ｌａｙ
ｅｒ）５とにより構成されている。また、ベース層４と
ソルダ層５との間にはメッキ面６が設けられている。
【００２２】図２は図１に示すＢ部の２層バンプ部を拡
大した拡大図であり、図３は図１に示すＢ部の２層接合
部に凹凸を設けた２層バンプを示す拡大図であり、ま
た、図４は図１に示すＢ部の２層接合部に他の凹凸を設
けた２層バンプを示す拡大図である。
【００２３】図２に示すように、ベース層４は、メタル
層により形成されておりパッケージ本体２内部の配線１
１と電気的に接続されている。ベース層４は、フォトエ
ッチング（ｐｈｏｔｏ ｅｔｃｈｉｎｇ）工程により厚
さが４５μｍ以上になるように形成、または、フォトエ
ッチング工程後に電解または無電解の銅（Ｃｕ）メッキ
により厚さが４５μｍ以上になるように形成する。従っ
て、２層バンプ３のスタンドオフの高さｈ（図１参照）
は、容易に高く設けることができ、熱ストレスを吸収す
ることができる。また、銅薄膜からなるベース層４の表
面には、ＳｎとＰｂとの合金からなるソルダ層５が２層
構造になるように接合されている。この際、ソルダ層５
の接着力を向上させるためＮｉ−Ａｕ合金またはＳｎ−
Ｐｂ合金からなるメッキ面６を形成している。このよう
に、メッキ面６を含むベース層４の高さは、Ｎｉ−Ａｕ
合金メッキの場合に５〜４０μｍになるように形成さ
れ、また、Ｓｎ−Ｐｂ合金メッキの場合には１０〜１０
０μｍになるように形成されている。
【００２４】ベース層４に形成したメッキ面６に接合さ
れるソルダ層５は、ベース層４のメッキ面６にメタルマ
スクを被せスクリーン印刷工程により一定のパターンの
半田ペーストを転写させて厚さが１００〜５００μｍに
なるように形成している。従って、ベース層４およびソ
ルダ層５からなる２層バンプ３のスタンドオフの高さｈ
（図１参照）は、１５０μｍ以上に形成される。Ｓｎ−
Ｐｂ合金からなるメッキ面６およびソルダ層５を形成す
る際、構成金属であるＳｎとＰｂとの基本組成比は９
０：１０にすることが好ましい。また、Ｓｎ−Ｐｂ合金
からなるメッキ面６およびソルダ層５には、メッキ面６
およびソルダ層５の表面硬度を増加させるためＡｇを添
加してもよい。
【００２５】図３および図４に示すように、ベース層４
とソルダ層５との接合面を増やすことによりソルダ層５
の接着力を向上させ信頼性の高い表面実装型半導体パッ
ケージを製造することができる。
【００２６】図３に示すように、２層バンプ３ａは、パ
ッケージ本体の下部に配線された内部配線と電気的に接
続するベース層４ａが装着されており、このベース層４
ａの下部表面にメッキ面６ａを塗布しソルダ層５ａを接
合することにより形成されている。この際、ベース層４
ａは、接合面の中央部に一部切り欠いた凹部を形成して
おり、また、ソルダ層５ａには、接合面の中央部に突出
した凸部が形成されている。このベース層４ａとソルダ
層５ａとの凹凸部が嵌合部７ａのように嵌合することで
接合面積を増やし安定した接合を可能としている。従っ
て、信頼性の高い半導体パッケージが製造きる。
【００２７】図４に示すように、２層バンプ３ｂは、パ
ッケージ本体の下部に配線された内部配線と電気的に接
続するベース層４ｂが装着されており、このベース層４
ｂの下部表面にメッキ面６ｂを塗布しソルダ層５ｂを接
合することにより形成されている。この際、ベース層４
ｂは、接合面の中央部に突出した凸部が形成されてお
り、また、ソルダ層５ｂには、接合面の中央部に一部切
り欠いた凹部を形成している。このベース層４ａとソル
ダ層５ａとの凹凸部が嵌合部７ａのように嵌合すること
で接合面積を増やし安定した接合を可能としている。従
って、図３に示す２層バンプと同様に信頼性の高い半導
体パッケージが製造できる。
【００２８】次に、本発明の第１の実施形態による表面
実装型半導体パッケージの製造方法を詳細に説明する。
本発明の第１の実施形態による表面実装型半導体パッケ
ージの製造方法は、配線基板であるパッケージ本体２を
設け、このパッケージ本体２の下面にベース層４を形成
する工程と、パッケージ本体２に半導体チップ１を搭載
しワイヤボンディングおよびモールディング処理しソル
ダ層５を形成する工程との２段階の工程を介し表面実装
型半導体パッケージが形成されている。
【００２９】まず、第１段階として、配線基板であるパ
ッケージ本体２を設けパッケージ本体２の総厚さが５０
〜１５０μｍになるようにベース層４およびメッキ面６
を形成する。即ち、ベースメタルのＣｕ薄膜からなるベ
ース層４は、フォトエッチング工程を利用する方法、ま
たは、フォトエッチング工程後に電解または無電解の銅
（Ｃｕ）メッキをする方法などにより、優先的に４５μ
ｍ以上の厚さに形成される。ここでベース層４は、パッ
ケージ本体２の下面に内部配線された外部接続用電極
（図示せず）と電気的に接続されている。
【００３０】ベース層４が形成されると、ベース層４に
接合するソルダ層５の接着力を向上させるため、スクリ
ーン印刷工程によりＮｉ−Ａｕ合金またはＳｎ−Ｐｂ合
金からなるメッキ面６をベース層４の表面に付着させる
工程を実行する。この場合、Ｎｉ−Ａｕ合金からなるメ
ッキ面６は、２層バンプ３の全体的な高さを考慮して５
〜４０μｍの厚さを有するように形成される。また、Ｓ
ｎ−Ｐｂ合金からなるメッキ面６は１０〜１００μｍの
厚さを有するように形成される。
【００３１】このようにパッケージ本体２上にベース層
４が形成されると、チップボンディング工程、ワイヤボ
ンディング工程、およびモールディング工程が順次実行
される。即ち、パッケージ本体２上に半導体チップ１を
ボンディングするチップボンディングと、半導体チップ
１のボンディングパッド１０とパッケージ本体の配線１
１とを金属細線１２により電気的に接続させるワイヤボ
ンディングと、半導体チップ１をＥＭＣ（Ｅｐｏｘｙ
Ｍｏｌｄｉｎｇ Ｃｏｍｐｏｕｎｄ）１３でモールディ
ングするモールディング工程とを順次実行する。モール
ディング工程が完了すると、２層バンプ３を形成する第
２段階の工程が実行される。
【００３２】第２段階の工程は、モールディング工程が
終了したパッケージ本体２の下面に半田ペーストが一定
のパターンで塗布されメタルマスクを被せた状態でスク
リーン印刷を実行する。これによりメタルマスク側の半
田ペーストが配線基板上に形成されたベース層４のメッ
キ面６上に転写し平板形態のソルダ層５が形成されるよ
うになる。この際、ソルダ層５は、２層バンプ３の全体
の高さを考慮しベースメタルが被せられたメッキ面６上
にスクリーン印刷工程を介して１００〜５００μｍの厚
さに形成される。
【００３３】一方、Ｓｎ−Ｐｂ合金のメッキ面６および
ソルダ層５を形成する際、Ｓｎ：Ｐｂの基本組成比は９
０：１０にする。ここで、Ｓｎ−Ｐｂ合金のメッキ面６
およびソルダ層５を形成する際、メッキ面６とソルダ層
５との表面硬度を増加させるためＡｇが選択的に添加さ
れる。ここでベース層４の表面には、前述した図６およ
び図７に示すように凹凸部を必要に応じて形成し、ソル
ダ層５とベース層４との接合面積を増やすことでベース
層４とソルダ層５との界面接着力を増加させてもよい。
【００３４】スクリーン印刷を終了すると、ソルダ層５
をリフロ処理する熱処理工程が実行され、ソルダ層５の
先端部が表面張力によりラウンド状に形成されることで
２層構造の２層バンプ３が形成される。そして、２層バ
ンプ３の形成が完了した後には、クリーニングおよびマ
ーキング工程を介して完成品の半導体パッケージとして
出荷するようになる。このように、本発明の第１の実施
形態による表面実装型半導体パッケージは、パッケージ
本体２を製造する際、同時に配線基内部の外部接続用電
極と電気的に接続するベース層４が形成され製造工程を
簡略化することができる。また、モールディング工程の
完了後に配線基板上に予め形成されたベース層４にソル
ダ層５を接合させる工程を順次実行し２層バンプ３を形
成するためパッケージ工程の生産性を向上させるととも
に、基板に実装する際に２層バンプ３と実装基板との接
合の信頼性を向上させることができる。
【００３５】次に、本発明による表面実装型半導体パッ
ケージの第２の実施形態を詳細に説明する。図５は、本
発明による表面実装型半導体パッケージの第２の実施形
態を示す断面図である。図５に示す２層バンプ３は、図
１に示す２層バンプ３と同じ構成要素であり同一符号を
記載するため重複する説明は省略する。
【００３６】図５に示すように、本発明の第２の実施形
態による表面実装型半導体パッケージは、サイドパッド
状のボンディングパッド３０を備えた半導体チップ２１
と、この半導体チップ２１を搭載するパッケージ本体２
２と、このパッケージ本体２２の下面に所定の状態で複
数取り付けられ外部接続端子の役割をする２層バンプ
（ｄｏｕｂｌｅ ｌａｙｅｒ ｂｕｍｐ）３と、このパ
ッケージ本体２２に設置した半導体チップ２１を封止す
るＥＭＣ（Ｅｐｏｘｙ Ｍｏｌｄｉｎｇ Ｃｏｍｐｏｕ
ｎｄ）３３とにより構成されている。
【００３７】ここでパッケージ本体２２は、内部配線さ
れた配線３１を備える配線基板である。このパッケージ
本体２２には、半導体チップ３１が搭載され接着剤２９
により固定されているとともに、金属細線３２により配
線３１と電気的に接続している。このように、本発明の
第２の実施形態による表面実装型半導体パッケージは、
キャビティーアップタイプ（ｃａｖｉｔｙ ｕｐ ｔｙ
ｐｅ）のＬＧＡパッケージに適用した半導体パッケージ
である。
【００３８】次に、本発明の第２の実施形態による表面
実装型半導体パッケージの製造工程を詳細に説明する。
配線基板からなるパッケージ本体２２の上部面に半導体
チップ２１が取り付けられ、金属細線３２を利用してボ
ンディングパッド３０と配線基板内の配線３１とを接続
するワイヤボンディングを実行する。これに伴い、パッ
ケージ本体２２の上部面に搭載した半導体チップ２１を
ＥＭＣ３３でシーリング（封止）するモールディング工
程を実行する。
【００３９】モールディング工程が終了すると、パッケ
ージ本体２２の下面に半田ペーストが一定のパターンで
塗布されメタルマスクを被せた状態でスクリーン印刷を
実行する。これによりメタルマスク側の半田ペースト
が、配線基板上に形成されたベース層４のメッキ面６上
に転写され平板形態のソルダ層５が形成される。また、
図３および図４に示すように凹凸部などを必要に応じて
形成し、ソルダ層５との接合面積を増やすことでベース
層４とソルダ層５との界面接着力を増加させてもよい。
【００４０】このように、本発明の２層バンプ３は、Ｌ
ＧＡパッケージとＢＧＡパッケージなどのグリッドアレ
イタイプの全てのパッケージに容易に適用でき、各パッ
ケージの半田接合の信頼性を向上させるとともに、半導
体パッケージの実装寿命を向上させることができる。
【００４１】
【発明の効果】このように本発明の表面実装型半導体パ
ッケージによれば、従来のパッケージ製造工程において
実行されていた複雑なソルダボールの取付工程を単純な
工程に代替でき、パッケージ工程の生産性を向上させる
ことができる。即ち、本発明において、２層バンプ３を
構成するベース層４が配線基板の制作段階において予め
形成された状態でパッケージ工程に投入されるので、パ
ッケージ工程上では単にソルダ層５を形成するためのス
クリーン印刷工程およびリフロのみの工程だけでよいた
めパッケージの工程の生産性を向上させることができ
る。また、従来のパッケージ工程ではソルダボールを配
線基板に取り付けるために高価なソルダボール取付用装
備を使用していたが、本発明のパッケージ製造工程によ
れば、低価のスクリーン印刷装備のみでよいため装備の
購入費用を削減するとともに装備の投資効率が向上す
る。
【００４２】また、２層バンプ３を形成した本発明のパ
ッケージは、従来のソルダボール構造のパッケージに比
べてスタンドオフの高さが２倍以上高いため、配線基板
に実装した後、半田接合の信頼性の特性が２倍以上（信
頼性を求める実験式に基づく）に向上するとともに、ベ
ース層４に凹凸部を形成し接合面積を増やすことで実装
の信頼性の特性が３倍以上に向上する効果が得られる。
さらに、本発明のパッケージは、配線基板の制作時、ラ
ンド（ｌａｎｄ）形態の外部接続端子を使用する従来の
ＬＧＡパッケージに比べて、配線基板の製造費用を削減
し生産性を向上できるとともに、実装基板への実装時に
半導体パッケージの実装寿命を延長させることができ
る。
【００４３】このように本発明は、表面実装型半導体パ
ッケージのＢＧＡパッケージおよびＬＧＡパッケージの
ソルダ構造及びその形成方法を改善し、半導体パッケー
ジの半田接合の信頼性および実装の信頼性を向上させる
とことができると同時に半導体パッケージの生産性も向
上させることができる。
【図面の簡単な説明】
【図１】本発明による表面実装型半導体パッケージの第
１の実施形態を示す断面図。
【図２】図１に示すＢ部の２層バンプ部を拡大した拡大
図。
【図３】図１に示すＢ部の２層接合部に凹凸を設けた２
層バンプを示す拡大図。
【図４】図１に示すＢ部の２層接合部に他の凹凸を設け
た２層バンプを示す拡大図。
【図５】本発明による表面実装型半導体パッケージの第
２の実施形態を示す断面図。
【図６】従来のＢＧＡパッケージの主要部を示す断面
図。
【図７】熱膨張による悪影響を解消する構造を備えた従
来のＢＧＡパッケージを示す断面図。
【図８】図７に示すＡ部を拡大した拡大図。
【符号の説明】
１ 半導体チップ ２ パッケージ本体 ２ａ 収納凹部 ３ ２層バンプ ４ ベース層 ５ ソルダ層 ６ メッキ面 ９ 接着剤 １０ ボンディングパッド １１ 配線 １２ 金属細線 １３ ＥＭＣ
フロントページの続き (56)参考文献 特開 平５−206313（ＪＰ，Ａ) 特開 平７−30014（ＪＰ，Ａ) 特開 平８−31979（ＪＰ，Ａ) 特開 平10−163241（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 23/12

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体チップを搭載し、この半導体チッ
    プが電気的に接続される内部配線を形成したパッケージ
    本体と、 前記パッケージ本体の下面に装着され前記内部配線と接
    続した２層バンプ（ｄｏｕｂｌｅ ｌａｙｅｒ ｂｕｍ
    ｐ）とを設け、前記２層バンプは略板状のメタル層により形成されたベ
    ース層及びこのベース層の表面に接合し形成されたソル
    ダ層により構成され、前記ベース層と前記ソルダ層との
    接合面には前記ベース層に凹部を前記ソルダ層に凸部を
    各々設け接合面積を増やしたことを特徴とする表面実装
    型半導体パッケージ。
  2. 【請求項２】 半導体チップを搭載し、この半導体チッ
    プが電気的に接続される内部配線を形成したパッケージ
    本体と、 前記パッケージ本体の下面に装着され前記内部配線と接
    続した２層バンプ（ｄｏｕｂｌｅ ｌａｙｅｒ ｂｕｍ
    ｐ）とを設け、 前記２層バンプは略板状のメタル層により形成されたベ
    ース層及びこのベース層の表面に接合し形成されたソル
    ダ層により構成され、前記ベース層と前記ソルダ層との
    接合面には前記ベース層に凸部を前記ソルダ層に凹部を
    各々設け接合面積を増やしたことを特徴とする表面実装
    型半導体パッケージ。
  3. 【請求項３】 半導体チップを搭載し、この半導体チッ
    プが電気的に接続される内部配線を形成したパッケージ
    本体と、 前記パッケージ本体の下面に装着され前記内部配線と接
    続した２層バンプ（ｄｏｕｂｌｅ ｌａｙｅｒ ｂｕｍ
    ｐ）とを設け、 前記２層バンプは略板状のメタル層により形成されたベ
    ース層及びこのベース層の表面に接合し形成されたソル
    ダ層により構成され、前記ソルダ層はＳｎとＰｂとの合
    金からなり、このソルダ層をなすＳｎおよびＰｂの基本
    組成比は９０：１０であることを特徴とする表面実装型
    半導体パッケージ。
  4. 【請求項４】 半導体チップを搭載し、この半導体チッ
    プが電気的に接続される内部配線を形成したパッケージ
    本体と、 前記パッケージ本体の下面に装着され前記内部配線と接
    続した２層バンプ（ｄｏｕｂｌｅ ｌａｙｅｒ ｂｕｍ
    ｐ）とを設け、 前記２層バンプは略板状のメタル層により形成されたベ
    ース層及びこのベース層の表面に接合し形成されたソル
    ダ層により構成され、前記ベース層は表面にメッキ面を
    形成し前記ベース層とソルダ層とが接合する接着力を向
    上させ、前記メッキ面はＳｎ−Ｐｂ合金からなり、この
    Ｓｎ−Ｐｂ合金によるメッキ面は構成金属であるＳｎと
    Ｐｂとの基本組成比を９０：１０にすることを特徴とす
    る表面実装型半導体パッケージ。
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