JPH03222334A - はんだバンプ構造 - Google Patents
はんだバンプ構造Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、例えばフリップチップ実装法等において、半
導体チップと基板との接続を行うための;よんだのバン
プ構造に関する。
導体チップと基板との接続を行うための;よんだのバン
プ構造に関する。
〈従来の技術〉
半導体素子等を高密度に実装する技術の一つにフリップ
チップ実装法がある。フリップチップ実装法シよ、半導
体チップの表面に形成されたパッド上にはんだバンプを
形成し、そのはんだのりフローによって基板の導体部に
チップを直接接続する方法であり、ICチップやLSI
チップの高密度実装に広く利用されている。
チップ実装法がある。フリップチップ実装法シよ、半導
体チップの表面に形成されたパッド上にはんだバンプを
形成し、そのはんだのりフローによって基板の導体部に
チップを直接接続する方法であり、ICチップやLSI
チップの高密度実装に広く利用されている。
また、半導体センサを用いた放射線像の撮像装置等にお
いては、半導体センサのチップを例えば2次元状にアレ
イ化する必要があって、その信号処理回路とともに高密
度の実装が要求されるが、従来、この半導体センサの実
装に際しても上述のICチップ等と同様のフリップチッ
プ実装法が採用されている。
いては、半導体センサのチップを例えば2次元状にアレ
イ化する必要があって、その信号処理回路とともに高密
度の実装が要求されるが、従来、この半導体センサの実
装に際しても上述のICチップ等と同様のフリップチッ
プ実装法が採用されている。
このようなはんだバンプの構造としては、例えば、Si
チップ表面のAA製バンド上にカレントメタル層が形成
され、さらに、そのメタル層上に接着メタル層としての
Cr層、Cr−Cu層、拡散防止メタル層としてのCu
層および酸化保護メタル層としてのAu層の4層からな
るバリアメタル層が形成され、そして、このバリアメタ
ル層状にバンプ状のはんだが形成された構造のものが一
般的である。
チップ表面のAA製バンド上にカレントメタル層が形成
され、さらに、そのメタル層上に接着メタル層としての
Cr層、Cr−Cu層、拡散防止メタル層としてのCu
層および酸化保護メタル層としてのAu層の4層からな
るバリアメタル層が形成され、そして、このバリアメタ
ル層状にバンプ状のはんだが形成された構造のものが一
般的である。
〈発明が解決しようとする課題〉
ところで、上述のバンプ構造によると、フリッブチツブ
実装を行った後に、半導体チップとその実装基板に熱変
形の差が生したときには、バンプ部に横方向の応力が作
用し、これによりはんだバンブにクランクが発生するこ
とがあった。
実装を行った後に、半導体チップとその実装基板に熱変
形の差が生したときには、バンプ部に横方向の応力が作
用し、これによりはんだバンブにクランクが発生するこ
とがあった。
〈課題を解決するための手段〉
本発明は、上記の問題点を解決すべくなされたもので、
その構成を実施例に対応する第1図を参照しつつ説明す
ると、本発明は、半導体チップ等の電気部品(Siチッ
プ)盲の表面に形成されたバッド2上に、はんだに対し
て融点が高く、かつヤング率が小さい材料による導電層
5が、所定のメタル層(例えばカレントメタル層3およ
びバリアメタル層4)を挟んで形成され、その導電層5
上にバンプ状のはんだ6が形成されていることによって
特徴づけられる。
その構成を実施例に対応する第1図を参照しつつ説明す
ると、本発明は、半導体チップ等の電気部品(Siチッ
プ)盲の表面に形成されたバッド2上に、はんだに対し
て融点が高く、かつヤング率が小さい材料による導電層
5が、所定のメタル層(例えばカレントメタル層3およ
びバリアメタル層4)を挟んで形成され、その導電層5
上にバンプ状のはんだ6が形成されていることによって
特徴づけられる。
〈作用〉
フリ・ノブチップ実装後に、Siチップ1とその実装基
板との熱変形等の相違により、バンプ部に横方向の応力
が作用しても、その応力は、ヤング率の低い、つまり柔
軟な導電層5が弾性変形することによって吸収され、は
んだバンプ6にクラックが発生する確率は少なくなる。
板との熱変形等の相違により、バンプ部に横方向の応力
が作用しても、その応力は、ヤング率の低い、つまり柔
軟な導電層5が弾性変形することによって吸収され、は
んだバンプ6にクラックが発生する確率は少なくなる。
〈実施例〉
第1図は本発明実施例の構造を示す縦断面図である。
Si基板1の表面に形成されたAffi製のパッド2上
にカレントメタル層3と、接着メタル層としてのCr層
、Cr−Cu層、拡散防止メタル層とてのCu層および
酸化保護メタル層としてのAu層の4層からなるバリア
メタル層4が形成されており、さらにバリアメタル層4
上にPb−3n製の導電層5が形成されている。このP
b−3n製導電層5はSnのwt%が2%である。そし
て、その導電層5上に、バンプ状の共晶はんだ(pb6
0wt%5n)6が形成されている。なお、7はパッシ
ベーション膜である。
にカレントメタル層3と、接着メタル層としてのCr層
、Cr−Cu層、拡散防止メタル層とてのCu層および
酸化保護メタル層としてのAu層の4層からなるバリア
メタル層4が形成されており、さらにバリアメタル層4
上にPb−3n製の導電層5が形成されている。このP
b−3n製導電層5はSnのwt%が2%である。そし
て、その導電層5上に、バンプ状の共晶はんだ(pb6
0wt%5n)6が形成されている。なお、7はパッシ
ベーション膜である。
次に、この本発明実施例の製造方法を説明する。
第2図はその手順の説明図である。
まず、前工程において、(a)に示すようにSi基板1
表面をバッド2のはんだバンプ導通部分を残して5in
2製のパッシベーション膜7によって被覆しておき、こ
の基板1表面上に/lを一様に蒸着してカレントメタル
層3を形成する。
表面をバッド2のはんだバンプ導通部分を残して5in
2製のパッシベーション膜7によって被覆しておき、こ
の基板1表面上に/lを一様に蒸着してカレントメタル
層3を形成する。
次に、カレントメタル層3表面を、はんだバンプ形成部
に相応する部分を除いてフォトレジスト膜8により被覆
し、次いで、Cr、C’r−Cu、CuおよびAuを順
次−様に蒸着して、バリアメタル層4を形成した後(b
)、そのバリアメタル層4の不要な部分をリフトオフ法
により除去する(C)。
に相応する部分を除いてフォトレジスト膜8により被覆
し、次いで、Cr、C’r−Cu、CuおよびAuを順
次−様に蒸着して、バリアメタル層4を形成した後(b
)、そのバリアメタル層4の不要な部分をリフトオフ法
により除去する(C)。
次に、残ったバリアメタル層4のみが露呈するように基
+Ii、1表面をレジスト膜9により被覆しくd)、こ
の状態でレジスト膜9をマスクとして、メツキ浴中でカ
レントメタル層3を電流通路とする電解メツキにより、
バリアメタル層4上にPb−3n製の導電層5を形成す
る(e)。この工程においては、導電層5のSnのwt
%が2%となるようにメ・ツキ液を調整しておく。次い
で、はんだメツキ浴中でカレントメタル層3を電流通路
とする電解メツキにより、導電層5上に共晶はんだ(P
b 60wt%5n)6aを所定量析出する(f)。
+Ii、1表面をレジスト膜9により被覆しくd)、こ
の状態でレジスト膜9をマスクとして、メツキ浴中でカ
レントメタル層3を電流通路とする電解メツキにより、
バリアメタル層4上にPb−3n製の導電層5を形成す
る(e)。この工程においては、導電層5のSnのwt
%が2%となるようにメ・ツキ液を調整しておく。次い
で、はんだメツキ浴中でカレントメタル層3を電流通路
とする電解メツキにより、導電層5上に共晶はんだ(P
b 60wt%5n)6aを所定量析出する(f)。
そして、適当な剥離液を用いてレジスト膜9を剥離した
後(濁、バリアメタル層4をマスクとしてカレントメタ
ル層3をエツチングにより除去しく8)、最後に共晶は
んだ6aのウェットバックを行ってそのはんだを球状に
成形することよって、第1図に示すバンプ構造を得る。
後(濁、バリアメタル層4をマスクとしてカレントメタ
ル層3をエツチングにより除去しく8)、最後に共晶は
んだ6aのウェットバックを行ってそのはんだを球状に
成形することよって、第1図に示すバンプ構造を得る。
以上のような本発明実施例は、実装基板表面に形成され
た電極をはんだバンプ6の頂部を密着させた状態で20
0″C程度に加熱する。ここで、共晶はんだ(Pb−6
0wt%Sn)の融点は190″Cであり、一方、導電
層としてのPb−2ht%Snの融点は322°Cであ
ることから、200’C程度の加熱ではバンプ状の共晶
はんだのみが溶解し、パッド2は実装基板の電極にポン
ディングされることになる。従って、このリフローに際
して導電層5は溶解することなくそのまま残り、これに
より、リフロー時におけるバンプ高さ均一にすることが
できる。また、Pb−2wt%Snのヤング率は1.8
3X10 ” dyn/ c m2であり、共晶はんだ
の3.OX 10 ”dyn/ c y2に対して低い
ので、フリップチップ実装後におけるSiチップ1と実
装基板との熱変形の相違によってバンプ部に横方向の応
力が作用しても、その応力はPb−2wt%Sn製の導
電層5が弾性変形することより吸収され、バンプ部にク
ラック等が発生することを抑えることができる。なお、
Pb−2wt%Sn製の導電層5が強度的に弱い場合に
は、実装後にSiチップ1と実装基板との間に樹脂を封
入して実装強度を補ってやる。
た電極をはんだバンプ6の頂部を密着させた状態で20
0″C程度に加熱する。ここで、共晶はんだ(Pb−6
0wt%Sn)の融点は190″Cであり、一方、導電
層としてのPb−2ht%Snの融点は322°Cであ
ることから、200’C程度の加熱ではバンプ状の共晶
はんだのみが溶解し、パッド2は実装基板の電極にポン
ディングされることになる。従って、このリフローに際
して導電層5は溶解することなくそのまま残り、これに
より、リフロー時におけるバンプ高さ均一にすることが
できる。また、Pb−2wt%Snのヤング率は1.8
3X10 ” dyn/ c m2であり、共晶はんだ
の3.OX 10 ”dyn/ c y2に対して低い
ので、フリップチップ実装後におけるSiチップ1と実
装基板との熱変形の相違によってバンプ部に横方向の応
力が作用しても、その応力はPb−2wt%Sn製の導
電層5が弾性変形することより吸収され、バンプ部にク
ラック等が発生することを抑えることができる。なお、
Pb−2wt%Sn製の導電層5が強度的に弱い場合に
は、実装後にSiチップ1と実装基板との間に樹脂を封
入して実装強度を補ってやる。
なお、導電層5におけるSnのivt%は、2%以外を
選択することも可能であるが、ヤング率や熱疲労強度等
の点で2〜5wt%程度が好ましい。
選択することも可能であるが、ヤング率や熱疲労強度等
の点で2〜5wt%程度が好ましい。
また、以上の実施例においては、Snを含有したpbを
導電N5としているが、例えばpbにInを添加したも
の等を導電層としてもよい。要するに、導電層5の材料
としては、共晶はんだに対して融点が高くかつヤング率
が低く、しかも電解メツキにより形成できる導電材で、
Siチップに悪影響を及ぼさないものであればよい。
導電N5としているが、例えばpbにInを添加したも
の等を導電層としてもよい。要するに、導電層5の材料
としては、共晶はんだに対して融点が高くかつヤング率
が低く、しかも電解メツキにより形成できる導電材で、
Siチップに悪影響を及ぼさないものであればよい。
なお、本発明はSiチップのみならず、例えばGaAs
等の他の半導体チップ、あるいは各種チップ状電気部品
等にも適用できることはいうまでもない: 〈発明の効果〉 以上説明したように、本発明によれば、はんだバンプの
下層に、共晶はんだに対して融点が高くかつ、ヤング率
が低い導電層を形成したので、実装後の温度変化等によ
り発生した応力を、その導電層で吸収することができる
。これにより、はんだバンブ部のクランクの発生等が減
少して、接続の信頼性が高い実装が実現する。
等の他の半導体チップ、あるいは各種チップ状電気部品
等にも適用できることはいうまでもない: 〈発明の効果〉 以上説明したように、本発明によれば、はんだバンプの
下層に、共晶はんだに対して融点が高くかつ、ヤング率
が低い導電層を形成したので、実装後の温度変化等によ
り発生した応力を、その導電層で吸収することができる
。これにより、はんだバンブ部のクランクの発生等が減
少して、接続の信頼性が高い実装が実現する。
また、はんだリフローによる基板への実装に際して、は
んだバンプ下層の導電層は溶けることなくそのまま残り
、これによって、リフロー時におけるバンプ高さが均一
になるいう利点もある。
んだバンプ下層の導電層は溶けることなくそのまま残り
、これによって、リフロー時におけるバンプ高さが均一
になるいう利点もある。
第1図は本発明実施例の構造を示す縦断面図、第2図は
その製造手順の説明図である。 1・・・Siチップ 2・・・バンド 3・・・カレントメタル層 ・バリアメタル層 ・導電層 ・はんだバンプ
その製造手順の説明図である。 1・・・Siチップ 2・・・バンド 3・・・カレントメタル層 ・バリアメタル層 ・導電層 ・はんだバンプ
Claims (1)
- 半導体チップ等の電気部品表面に形成されたパッド上に
、はんだに対して融点が高く、かつヤング率が小さい材
料による導電層が、所定のメタル層を挟んで形成され、
その導電層上にバンプ状のはんだが形成されてなる、は
んだバンプ構造。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1760490A JPH03222334A (ja) | 1990-01-26 | 1990-01-26 | はんだバンプ構造 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1760490A JPH03222334A (ja) | 1990-01-26 | 1990-01-26 | はんだバンプ構造 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03222334A true JPH03222334A (ja) | 1991-10-01 |
Family
ID=11948487
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1760490A Pending JPH03222334A (ja) | 1990-01-26 | 1990-01-26 | はんだバンプ構造 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03222334A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE4323799A1 (de) * | 1992-07-15 | 1994-01-20 | Toshiba Kawasaki Kk | Halbleiteranordnung und Verfahren zu ihrer Herstellung |
JPH09107002A (ja) * | 1995-06-23 | 1997-04-22 | Ind Technol Res Inst | 接続構造及びその製造方法 |
DE19743767B4 (de) * | 1996-12-27 | 2009-06-18 | LG Semicon Co., Ltd., Cheongju | Verfahren zum Herstellen eines Halbleiterchip-Gehäuses mit einem Halbleiterchip für Oberflächenmontage sowie ein daraus hergestelltes Halbleiterchip-Gehäuse mit Halbleiterchip |
-
1990
- 1990-01-26 JP JP1760490A patent/JPH03222334A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE4323799A1 (de) * | 1992-07-15 | 1994-01-20 | Toshiba Kawasaki Kk | Halbleiteranordnung und Verfahren zu ihrer Herstellung |
DE4323799B4 (de) * | 1992-07-15 | 2005-04-28 | Toshiba Kawasaki Kk | Halbleiteranordnung und Verfahren zu ihrer Herstellung |
JPH09107002A (ja) * | 1995-06-23 | 1997-04-22 | Ind Technol Res Inst | 接続構造及びその製造方法 |
DE19743767B4 (de) * | 1996-12-27 | 2009-06-18 | LG Semicon Co., Ltd., Cheongju | Verfahren zum Herstellen eines Halbleiterchip-Gehäuses mit einem Halbleiterchip für Oberflächenmontage sowie ein daraus hergestelltes Halbleiterchip-Gehäuse mit Halbleiterchip |
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