JPH03222334A - はんだバンプ構造 - Google Patents
はんだバンプ構造Info
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- JPH03222334A JPH03222334A JP1760490A JP1760490A JPH03222334A JP H03222334 A JPH03222334 A JP H03222334A JP 1760490 A JP1760490 A JP 1760490A JP 1760490 A JP1760490 A JP 1760490A JP H03222334 A JPH03222334 A JP H03222334A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、例えばフリップチップ実装法等において、半
導体チップと基板との接続を行うための；よんだのバン
プ構造に関する。
導体チップと基板との接続を行うための；よんだのバン
プ構造に関する。
〈従来の技術〉
半導体素子等を高密度に実装する技術の一つにフリップ
チップ実装法がある。フリップチップ実装法シよ、半導
体チップの表面に形成されたパッド上にはんだバンプを
形成し、そのはんだのりフローによって基板の導体部に
チップを直接接続する方法であり、ＩＣチップやＬＳＩ
チップの高密度実装に広く利用されている。
チップ実装法がある。フリップチップ実装法シよ、半導
体チップの表面に形成されたパッド上にはんだバンプを
形成し、そのはんだのりフローによって基板の導体部に
チップを直接接続する方法であり、ＩＣチップやＬＳＩ
チップの高密度実装に広く利用されている。
また、半導体センサを用いた放射線像の撮像装置等にお
いては、半導体センサのチップを例えば２次元状にアレ
イ化する必要があって、その信号処理回路とともに高密
度の実装が要求されるが、従来、この半導体センサの実
装に際しても上述のＩＣチップ等と同様のフリップチッ
プ実装法が採用されている。
いては、半導体センサのチップを例えば２次元状にアレ
イ化する必要があって、その信号処理回路とともに高密
度の実装が要求されるが、従来、この半導体センサの実
装に際しても上述のＩＣチップ等と同様のフリップチッ
プ実装法が採用されている。
このようなはんだバンプの構造としては、例えば、Ｓｉ
チップ表面のＡＡ製バンド上にカレントメタル層が形成
され、さらに、そのメタル層上に接着メタル層としての
Ｃｒ層、Ｃｒ−Ｃｕ層、拡散防止メタル層としてのＣｕ
層および酸化保護メタル層としてのＡｕ層の４層からな
るバリアメタル層が形成され、そして、このバリアメタ
ル層状にバンプ状のはんだが形成された構造のものが一
般的である。
チップ表面のＡＡ製バンド上にカレントメタル層が形成
され、さらに、そのメタル層上に接着メタル層としての
Ｃｒ層、Ｃｒ−Ｃｕ層、拡散防止メタル層としてのＣｕ
層および酸化保護メタル層としてのＡｕ層の４層からな
るバリアメタル層が形成され、そして、このバリアメタ
ル層状にバンプ状のはんだが形成された構造のものが一
般的である。
〈発明が解決しようとする課題〉
ところで、上述のバンプ構造によると、フリッブチツブ
実装を行った後に、半導体チップとその実装基板に熱変
形の差が生したときには、バンプ部に横方向の応力が作
用し、これによりはんだバンブにクランクが発生するこ
とがあった。
実装を行った後に、半導体チップとその実装基板に熱変
形の差が生したときには、バンプ部に横方向の応力が作
用し、これによりはんだバンブにクランクが発生するこ
とがあった。
〈課題を解決するための手段〉
本発明は、上記の問題点を解決すべくなされたもので、
その構成を実施例に対応する第１図を参照しつつ説明す
ると、本発明は、半導体チップ等の電気部品（Ｓｉチッ
プ）盲の表面に形成されたバッド２上に、はんだに対し
て融点が高く、かつヤング率が小さい材料による導電層
５が、所定のメタル層（例えばカレントメタル層３およ
びバリアメタル層４）を挟んで形成され、その導電層５
上にバンプ状のはんだ６が形成されていることによって
特徴づけられる。
その構成を実施例に対応する第１図を参照しつつ説明す
ると、本発明は、半導体チップ等の電気部品（Ｓｉチッ
プ）盲の表面に形成されたバッド２上に、はんだに対し
て融点が高く、かつヤング率が小さい材料による導電層
５が、所定のメタル層（例えばカレントメタル層３およ
びバリアメタル層４）を挟んで形成され、その導電層５
上にバンプ状のはんだ６が形成されていることによって
特徴づけられる。
〈作用〉
フリ・ノブチップ実装後に、Ｓｉチップ１とその実装基
板との熱変形等の相違により、バンプ部に横方向の応力
が作用しても、その応力は、ヤング率の低い、つまり柔
軟な導電層５が弾性変形することによって吸収され、は
んだバンプ６にクラックが発生する確率は少なくなる。
板との熱変形等の相違により、バンプ部に横方向の応力
が作用しても、その応力は、ヤング率の低い、つまり柔
軟な導電層５が弾性変形することによって吸収され、は
んだバンプ６にクラックが発生する確率は少なくなる。
〈実施例〉
第１図は本発明実施例の構造を示す縦断面図である。
Ｓｉ基板１の表面に形成されたＡｆｆｉ製のパッド２上
にカレントメタル層３と、接着メタル層としてのＣｒ層
、Ｃｒ−Ｃｕ層、拡散防止メタル層とてのＣｕ層および
酸化保護メタル層としてのＡｕ層の４層からなるバリア
メタル層４が形成されており、さらにバリアメタル層４
上にＰｂ−３ｎ製の導電層５が形成されている。このＰ
ｂ−３ｎ製導電層５はＳｎのｗｔ％が２％である。そし
て、その導電層５上に、バンプ状の共晶はんだ（ｐｂ６
０ｗｔ％５ｎ）６が形成されている。なお、７はパッシ
ベーション膜である。
にカレントメタル層３と、接着メタル層としてのＣｒ層
、Ｃｒ−Ｃｕ層、拡散防止メタル層とてのＣｕ層および
酸化保護メタル層としてのＡｕ層の４層からなるバリア
メタル層４が形成されており、さらにバリアメタル層４
上にＰｂ−３ｎ製の導電層５が形成されている。このＰ
ｂ−３ｎ製導電層５はＳｎのｗｔ％が２％である。そし
て、その導電層５上に、バンプ状の共晶はんだ（ｐｂ６
０ｗｔ％５ｎ）６が形成されている。なお、７はパッシ
ベーション膜である。
次に、この本発明実施例の製造方法を説明する。
第２図はその手順の説明図である。
まず、前工程において、（ａ）に示すようにＳｉ基板１
表面をバッド２のはんだバンプ導通部分を残して５ｉｎ
２製のパッシベーション膜７によって被覆しておき、こ
の基板１表面上に／ｌを一様に蒸着してカレントメタル
層３を形成する。
表面をバッド２のはんだバンプ導通部分を残して５ｉｎ
２製のパッシベーション膜７によって被覆しておき、こ
の基板１表面上に／ｌを一様に蒸着してカレントメタル
層３を形成する。
次に、カレントメタル層３表面を、はんだバンプ形成部
に相応する部分を除いてフォトレジスト膜８により被覆
し、次いで、Ｃｒ、Ｃ’ｒ−Ｃｕ、ＣｕおよびＡｕを順
次−様に蒸着して、バリアメタル層４を形成した後（ｂ
）、そのバリアメタル層４の不要な部分をリフトオフ法
により除去する（Ｃ）。
に相応する部分を除いてフォトレジスト膜８により被覆
し、次いで、Ｃｒ、Ｃ’ｒ−Ｃｕ、ＣｕおよびＡｕを順
次−様に蒸着して、バリアメタル層４を形成した後（ｂ
）、そのバリアメタル層４の不要な部分をリフトオフ法
により除去する（Ｃ）。
次に、残ったバリアメタル層４のみが露呈するように基
＋Ｉｉ、１表面をレジスト膜９により被覆しくｄ）、こ
の状態でレジスト膜９をマスクとして、メツキ浴中でカ
レントメタル層３を電流通路とする電解メツキにより、
バリアメタル層４上にＰｂ−３ｎ製の導電層５を形成す
る（ｅ）。この工程においては、導電層５のＳｎのｗｔ
％が２％となるようにメ・ツキ液を調整しておく。次い
で、はんだメツキ浴中でカレントメタル層３を電流通路
とする電解メツキにより、導電層５上に共晶はんだ（Ｐ
ｂ ６０ｗｔ％５ｎ）６ａを所定量析出する（ｆ）。
＋Ｉｉ、１表面をレジスト膜９により被覆しくｄ）、こ
の状態でレジスト膜９をマスクとして、メツキ浴中でカ
レントメタル層３を電流通路とする電解メツキにより、
バリアメタル層４上にＰｂ−３ｎ製の導電層５を形成す
る（ｅ）。この工程においては、導電層５のＳｎのｗｔ
％が２％となるようにメ・ツキ液を調整しておく。次い
で、はんだメツキ浴中でカレントメタル層３を電流通路
とする電解メツキにより、導電層５上に共晶はんだ（Ｐ
ｂ ６０ｗｔ％５ｎ）６ａを所定量析出する（ｆ）。
そして、適当な剥離液を用いてレジスト膜９を剥離した
後（濁、バリアメタル層４をマスクとしてカレントメタ
ル層３をエツチングにより除去しく８）、最後に共晶は
んだ６ａのウェットバックを行ってそのはんだを球状に
成形することよって、第１図に示すバンプ構造を得る。
後（濁、バリアメタル層４をマスクとしてカレントメタ
ル層３をエツチングにより除去しく８）、最後に共晶は
んだ６ａのウェットバックを行ってそのはんだを球状に
成形することよって、第１図に示すバンプ構造を得る。
以上のような本発明実施例は、実装基板表面に形成され
た電極をはんだバンプ６の頂部を密着させた状態で２０
０″Ｃ程度に加熱する。ここで、共晶はんだ（Ｐｂ−６
０ｗｔ％Ｓｎ）の融点は１９０″Ｃであり、一方、導電
層としてのＰｂ−２ｈｔ％Ｓｎの融点は３２２°Ｃであ
ることから、２００’Ｃ程度の加熱ではバンプ状の共晶
はんだのみが溶解し、パッド２は実装基板の電極にポン
ディングされることになる。従って、このリフローに際
して導電層５は溶解することなくそのまま残り、これに
より、リフロー時におけるバンプ高さ均一にすることが
できる。また、Ｐｂ−２ｗｔ％Ｓｎのヤング率は１．８
３Ｘ１０ ” ｄｙｎ／ ｃ ｍ２であり、共晶はんだ
の３．ＯＸ １０ ”ｄｙｎ／ ｃ ｙ２に対して低い
ので、フリップチップ実装後におけるＳｉチップ１と実
装基板との熱変形の相違によってバンプ部に横方向の応
力が作用しても、その応力はＰｂ−２ｗｔ％Ｓｎ製の導
電層５が弾性変形することより吸収され、バンプ部にク
ラック等が発生することを抑えることができる。なお、
Ｐｂ−２ｗｔ％Ｓｎ製の導電層５が強度的に弱い場合に
は、実装後にＳｉチップ１と実装基板との間に樹脂を封
入して実装強度を補ってやる。
た電極をはんだバンプ６の頂部を密着させた状態で２０
０″Ｃ程度に加熱する。ここで、共晶はんだ（Ｐｂ−６
０ｗｔ％Ｓｎ）の融点は１９０″Ｃであり、一方、導電
層としてのＰｂ−２ｈｔ％Ｓｎの融点は３２２°Ｃであ
ることから、２００’Ｃ程度の加熱ではバンプ状の共晶
はんだのみが溶解し、パッド２は実装基板の電極にポン
ディングされることになる。従って、このリフローに際
して導電層５は溶解することなくそのまま残り、これに
より、リフロー時におけるバンプ高さ均一にすることが
できる。また、Ｐｂ−２ｗｔ％Ｓｎのヤング率は１．８
３Ｘ１０ ” ｄｙｎ／ ｃ ｍ２であり、共晶はんだ
の３．ＯＸ １０ ”ｄｙｎ／ ｃ ｙ２に対して低い
ので、フリップチップ実装後におけるＳｉチップ１と実
装基板との熱変形の相違によってバンプ部に横方向の応
力が作用しても、その応力はＰｂ−２ｗｔ％Ｓｎ製の導
電層５が弾性変形することより吸収され、バンプ部にク
ラック等が発生することを抑えることができる。なお、
Ｐｂ−２ｗｔ％Ｓｎ製の導電層５が強度的に弱い場合に
は、実装後にＳｉチップ１と実装基板との間に樹脂を封
入して実装強度を補ってやる。
なお、導電層５におけるＳｎのｉｖｔ％は、２％以外を
選択することも可能であるが、ヤング率や熱疲労強度等
の点で２〜５ｗｔ％程度が好ましい。
選択することも可能であるが、ヤング率や熱疲労強度等
の点で２〜５ｗｔ％程度が好ましい。
また、以上の実施例においては、Ｓｎを含有したｐｂを
導電Ｎ５としているが、例えばｐｂにＩｎを添加したも
の等を導電層としてもよい。要するに、導電層５の材料
としては、共晶はんだに対して融点が高くかつヤング率
が低く、しかも電解メツキにより形成できる導電材で、
Ｓｉチップに悪影響を及ぼさないものであればよい。
導電Ｎ５としているが、例えばｐｂにＩｎを添加したも
の等を導電層としてもよい。要するに、導電層５の材料
としては、共晶はんだに対して融点が高くかつヤング率
が低く、しかも電解メツキにより形成できる導電材で、
Ｓｉチップに悪影響を及ぼさないものであればよい。
なお、本発明はＳｉチップのみならず、例えばＧａＡｓ
等の他の半導体チップ、あるいは各種チップ状電気部品
等にも適用できることはいうまでもない： 〈発明の効果〉 以上説明したように、本発明によれば、はんだバンプの
下層に、共晶はんだに対して融点が高くかつ、ヤング率
が低い導電層を形成したので、実装後の温度変化等によ
り発生した応力を、その導電層で吸収することができる
。これにより、はんだバンブ部のクランクの発生等が減
少して、接続の信頼性が高い実装が実現する。
等の他の半導体チップ、あるいは各種チップ状電気部品
等にも適用できることはいうまでもない： 〈発明の効果〉 以上説明したように、本発明によれば、はんだバンプの
下層に、共晶はんだに対して融点が高くかつ、ヤング率
が低い導電層を形成したので、実装後の温度変化等によ
り発生した応力を、その導電層で吸収することができる
。これにより、はんだバンブ部のクランクの発生等が減
少して、接続の信頼性が高い実装が実現する。
また、はんだリフローによる基板への実装に際して、は
んだバンプ下層の導電層は溶けることなくそのまま残り
、これによって、リフロー時におけるバンプ高さが均一
になるいう利点もある。
んだバンプ下層の導電層は溶けることなくそのまま残り
、これによって、リフロー時におけるバンプ高さが均一
になるいう利点もある。
第１図は本発明実施例の構造を示す縦断面図、第２図は
その製造手順の説明図である。 １・・・Ｓｉチップ ２・・・バンド ３・・・カレントメタル層 ・バリアメタル層 ・導電層 ・はんだバンプ
その製造手順の説明図である。 １・・・Ｓｉチップ ２・・・バンド ３・・・カレントメタル層 ・バリアメタル層 ・導電層 ・はんだバンプ
Claims (1)
- 半導体チップ等の電気部品表面に形成されたパッド上に
、はんだに対して融点が高く、かつヤング率が小さい材
料による導電層が、所定のメタル層を挟んで形成され、
その導電層上にバンプ状のはんだが形成されてなる、は
んだバンプ構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1760490A JPH03222334A (ja) | 1990-01-26 | 1990-01-26 | はんだバンプ構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1760490A JPH03222334A (ja) | 1990-01-26 | 1990-01-26 | はんだバンプ構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03222334A true JPH03222334A (ja) | 1991-10-01 |
Family
ID=11948487
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1760490A Pending JPH03222334A (ja) | 1990-01-26 | 1990-01-26 | はんだバンプ構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03222334A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4323799A1 (de) * | 1992-07-15 | 1994-01-20 | Toshiba Kawasaki Kk | Halbleiteranordnung und Verfahren zu ihrer Herstellung |
| JPH09107002A (ja) * | 1995-06-23 | 1997-04-22 | Ind Technol Res Inst | 接続構造及びその製造方法 |
| DE19743767B4 (de) * | 1996-12-27 | 2009-06-18 | LG Semicon Co., Ltd., Cheongju | Verfahren zum Herstellen eines Halbleiterchip-Gehäuses mit einem Halbleiterchip für Oberflächenmontage sowie ein daraus hergestelltes Halbleiterchip-Gehäuse mit Halbleiterchip |
-
1990
- 1990-01-26 JP JP1760490A patent/JPH03222334A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4323799A1 (de) * | 1992-07-15 | 1994-01-20 | Toshiba Kawasaki Kk | Halbleiteranordnung und Verfahren zu ihrer Herstellung |
| DE4323799B4 (de) * | 1992-07-15 | 2005-04-28 | Toshiba Kawasaki Kk | Halbleiteranordnung und Verfahren zu ihrer Herstellung |
| JPH09107002A (ja) * | 1995-06-23 | 1997-04-22 | Ind Technol Res Inst | 接続構造及びその製造方法 |
| DE19743767B4 (de) * | 1996-12-27 | 2009-06-18 | LG Semicon Co., Ltd., Cheongju | Verfahren zum Herstellen eines Halbleiterchip-Gehäuses mit einem Halbleiterchip für Oberflächenmontage sowie ein daraus hergestelltes Halbleiterchip-Gehäuse mit Halbleiterchip |
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