JPH03139841A - はんだバンプ構造 - Google Patents

はんだバンプ構造

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Publication number
JPH03139841A
JPH03139841A JP1277828A JP27782889A JPH03139841A JP H03139841 A JPH03139841 A JP H03139841A JP 1277828 A JP1277828 A JP 1277828A JP 27782889 A JP27782889 A JP 27782889A JP H03139841 A JPH03139841 A JP H03139841A
Authority
JP
Japan
Prior art keywords
layer
barrier metal
metal layer
solder
metal layers
Prior art date
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Pending
Application number
JP1277828A
Other languages
English (en)
Inventor
Kazushi Yoshihisa
吉久 一志
Takuro Deo
出尾 卓朗
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shimadzu Corp
Original Assignee
Shimadzu Corp
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Filing date
Publication date
Application filed by Shimadzu Corp filed Critical Shimadzu Corp
Priority to JP1277828A priority Critical patent/JPH03139841A/ja
Publication of JPH03139841A publication Critical patent/JPH03139841A/ja
Pending legal-status Critical Current

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Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、例えばフリップチップ実装法等において、半
導体チップと基板との接続を行うためのはんだのバンプ
構造に関する。
〈従来の技術〉 半導体素子等を高密度に実装する技術の一つにフリップ
チップ実装法がある。フリップチップ実装法は、半導体
チップの表面に形成された電極上にはんだバンプを形成
し、そのはんだのりフローによって基板の導体部にチッ
プを直接接続する方法であり、ICチップやLSIチッ
プの高密度実装に広く利用されている。
また、半導体センサを用いた放射線像の撮像装置等にお
いては、半導体センサのチップを例えば2次元状にアレ
イ化する必要があって、その信号処理回路とともに高密
度の実装が要求されるが、従来、この半導体センサの実
装に際しても上述のICチップ等と同様のフリップチッ
プ実装法が採用されている。
このようなフリップチップ実装用はんだのバンプ構造と
しては、例えば、第3図に示すように、Siチップ1表
面のle配線2上にカレントメタル層34(1g)が形
成され、そのメタル層34上に、例えば接着メタル層と
してのCr層、Cr−Cu層、拡散防止メタルとしての
Cu層および酸化保護メタルとしてのAu層の4層から
なるバリアメタル層33を介してバンプ状のはんだ5が
形成された構造のものが一般的である。なお、8はパン
シベーション膜である。
〈発明が解決しようとする課題〉 ところで、第3図のバンプ構造によれば、バリアメタル
1i33とその下層のカレントメタル層34との接合界
面が、Cr−Aj!接合となるためその接合強度が弱く
、はんだバンプが実装時等において脱落することがあっ
た。
〈課題を解決するための手段〉 上記の問題点を解決するために、本発明では、実施例に
対応する第1図に示すように、はんだバンプ5下層のバ
リアメタル層3表面の周縁部を、電子部品(Siチップ
)1表面上に形成する絶縁膜7によって覆っている。
く作用〉 バリアメタル層30周縁部は絶縁膜7によって押さえら
れることになり、下層のメタル層(例えばAf配線2)
との接合強度が弱くても、バリアメタル層3が剥離する
ことを防止できる。
〈実施例〉 第1図は本発明実施例の構造を示す縦断面図である。
Siチップ10表面に形成されたAI!、製の配線2上
に、接着メタル層としてのCr層、Cr−Cu層、拡散
防止メタルとしてのCu層および酸化保護メタルとして
のAu層の4層からなるバリアメタル層3が形成されて
いる。このバリアメタル層3上に、カレントメタル層(
Cu)4およびAu層6が形成され、そのAu層層上上
はんだバンプ5が形成されている。
この本発明実施例における特徴は、Siチップ1表面を
被覆するパッシベーション膜8上に、さらにもう−層の
絶縁膜7を形成し、この絶縁膜7によりバリアメタル層
3表面の周縁部を被覆した点である。
次に、この本発明実施例の製造方法を説明する。
第2図はその手順の説明図である。
まず、(a)に示すように、Siチップ1表面は、前工
程において、配線2のはんだバンプ導通部分を残して5
in2製のパンシベーション膜8により被覆しておき、
そのパッシベーション膜8上にフォトリソグラフィ法に
よりレジスト膜9を形成する。
次に、Cr、Cr−Cu、CuおよびAuを順次−様に
蒸着して、バリアメタル層3を形成した後(b)、その
バリアメタル層3の不用な部分をリフトオフ法により除
去する(C)。
次に、例えばシラノールのアルコール系溶液等、焼成す
ることによりガラスになる溶液を、スピンコード法によ
って一様に塗布した後、焼成して絶縁膜7を形成し、次
いで、フォトリソグラフィ法により、絶縁膜7表面上の
バリアメタル層3中央部上方に相応する部分以外を、レ
ジスト膜10によって被覆する(d)。この状態で、レ
ジスト膜10をマスクとして絶縁ll!7のエツチング
を行って、バリアメタル層3の中央部分を露呈させ、さ
らにレジスト膜10を除去した後にライトエツチングを
行って、絶縁膜7のエツチング面をなだらかにする(e
)。なお、絶縁膜7のエツチング面をなだらかにするの
は、次の工程において形成されるカレントメタル層4に
段切れが生じることを防ぐためである。
次に、(f)に示すにように、Cuを一様に蒸着してカ
レントメタル層4を形成した後、リフトオフ法によって
、カレントメタル層4の必要な部分に酸化防止用のA 
u ii 6を形成する。次いで、フォトリングラフィ
法により、Au層6のはんだバンプ形成部以外をレジス
ト膜11によって被覆する屹 次に、レジスト膜11をマスクとして、はんだメツキ浴
中でカレントメタル層4を電流通路とする電解メツキに
より、Au層6表面上に所定量のはんだ5aを析出させ
る(5)。次いで、レジスト膜11を除去した後、Au
層6をマスクとしてカレントメタル層4のエツチングを
行う(i)。そして、はんだ5aのウェットバックを行
ってそのはんだを球状に成形することによって、第1図
に示す構造のはんだバンプ5を得る。
以上の工程により、バリアメタル層3の周縁部は絶縁膜
7によって押さえ込まれることになり、バリアメタル層
3がSiチップのAl製配線2から剥離することを防止
できる。しかも、バリアメタル層3とその上層のカレン
トメタル層4との界面は接合強度の高いAu−Cu接合
となる。これよにって、バンプ全体の強度を高めること
ができる。
なお、(h)の工程において、はんだメツキ量をバンプ
を形成するための量よりも少なくメツキし、次いでCu
をメツキし、さらにはんだをメツキしてはんだ中にCu
を埋め込んでおくと、フリップチップ実装等のはんだリ
フローに際して、その埋め込んだCuは溶解することな
くそのまま残り、これにより、バンプ高さをより均一に
することも可能となる。
〈発明の効果〉 以上説明したように、本発明によれば、バリアメタル層
表面の周縁部を絶縁膜によって被覆したので、バリアメ
タル層が剥離することを防止でき、バンプ全体の強度を
向上させることができる。これにより、フリップチップ
実装時等において、はんだバンプが脱落することを防ぐ
ことができる結果、歩留りの向上をはかることができる
【図面の簡単な説明】
第1図は本発明実施例の構造を示す縦断面図、第2図は
その製造手順の説明図である。 第3図は、従来のはんだバンプの一般的な構造例を示す
縦断面図である。 1・・・Siチップ 2・・・配線 3・・・バリアメタル層 4・・・カレントメタル層 5・・・はんだバンプ 7・・・絶縁膜

Claims (1)

    【特許請求の範囲】
  1.  半導体チップ等の電気部品表面上に沿う導電材に、バ
    リアメタル層を介して導通するバンプ状のはんだが形成
    された構造において、上記バリアメタル層表面の周縁部
    が、上記電子部品表面上に形成した絶縁膜によって覆わ
    れていることを特徴とする、はんだバンプ構造。
JP1277828A 1989-10-25 1989-10-25 はんだバンプ構造 Pending JPH03139841A (ja)

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JP1277828A JPH03139841A (ja) 1989-10-25 1989-10-25 はんだバンプ構造

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JPH03139841A true JPH03139841A (ja) 1991-06-14

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JP (1) JPH03139841A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009135345A (ja) * 2007-11-30 2009-06-18 Fujikura Ltd 半導体装置及びその製造方法
JP2012074487A (ja) * 2010-09-28 2012-04-12 Toppan Printing Co Ltd 半導体パッケージの製造方法

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Publication number Priority date Publication date Assignee Title
JP2009135345A (ja) * 2007-11-30 2009-06-18 Fujikura Ltd 半導体装置及びその製造方法
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