JPH05136216A - 半導体取付装置 - Google Patents
半導体取付装置Info
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- JPH05136216A JPH05136216A JP3296964A JP29696491A JPH05136216A JP H05136216 A JPH05136216 A JP H05136216A JP 3296964 A JP3296964 A JP 3296964A JP 29696491 A JP29696491 A JP 29696491A JP H05136216 A JPH05136216 A JP H05136216A
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- Japan
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- wiring board
- semiconductor chip
- bump
- bonding
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- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
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- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2924/0132—Binary Alloys
- H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】
【目的】 簡単なプロセスにより、半導体チップのフリ
ップチップ実装が可能となる。 【構成】 共晶組成を有しない半田ワイヤを用い、ボー
ルバンプ法にて、半田バンプ２４をベアチップ２３の電
極上に形成する。半田バンプ２４の融点以下の液固相領
域のボンディング温度にて、配線基板２６の電極とベア
チップ２３を熱圧着を用いて接続する。
ップチップ実装が可能となる。 【構成】 共晶組成を有しない半田ワイヤを用い、ボー
ルバンプ法にて、半田バンプ２４をベアチップ２３の電
極上に形成する。半田バンプ２４の融点以下の液固相領
域のボンディング温度にて、配線基板２６の電極とベア
チップ２３を熱圧着を用いて接続する。
Description
【０００１】
【産業上の利用分野】この発明は半導体チップを、配線
基板にフェースダウン方式により実装する半導体取付装
置に関する。
基板にフェースダウン方式により実装する半導体取付装
置に関する。
【０００２】
【従来の技術】電子機器の軽薄短小化が、一段と進み、
電子回路の高密度実装技術の開発が盛んである。その中
でプリント配線基板に直接接続するタイプの半導体チッ
プ（ベアチップ）よる実装が高密度に対し有効であり、
特にベアチップをバンプを介して基板に直接接続するフ
リップチップ実装は、最も小型が期待できるもので、最
近の電子機器には多用されつつある。
電子回路の高密度実装技術の開発が盛んである。その中
でプリント配線基板に直接接続するタイプの半導体チッ
プ（ベアチップ）よる実装が高密度に対し有効であり、
特にベアチップをバンプを介して基板に直接接続するフ
リップチップ実装は、最も小型が期待できるもので、最
近の電子機器には多用されつつある。
【０００３】図４は最も汎用な半田バンプによる従来の
実装例のプロセスを示すものである。図４（ａ）に示す
ように、シリコンのベアチップ１上に固着した接続用ア
ルミ電極２上に、図４（ｂ）に示すように、密着性、半
田ぬれ性、酸化防止のためＣｒ−Ｃｕ−Ａｕの中間蒸着
膜層３を形成する。次に、鉛（ｐｂ）、スズ（Ｓｎ）を
同様に蒸着した後に、不活性雰囲気中で、加熱反応(wet
back)し、１００〜１３０μm φ程度の共晶半田バンプ
４を形成する。
実装例のプロセスを示すものである。図４（ａ）に示す
ように、シリコンのベアチップ１上に固着した接続用ア
ルミ電極２上に、図４（ｂ）に示すように、密着性、半
田ぬれ性、酸化防止のためＣｒ−Ｃｕ−Ａｕの中間蒸着
膜層３を形成する。次に、鉛（ｐｂ）、スズ（Ｓｎ）を
同様に蒸着した後に、不活性雰囲気中で、加熱反応(wet
back)し、１００〜１３０μm φ程度の共晶半田バンプ
４を形成する。
【０００４】図４（ｃ）において、例えばアルミナの配
線基板５上のＡｇ／Ｐｄを組成とする厚膜導体４に半田
デッィプ法による予備半田層７を設け、半田ぬれ性向上
のためのフラックス８を塗布した後に、図４（ｄ）おい
て、上記した半田バンプ４形成したベアチップ１をフェ
ースダウンさせて、配線基板５に実装し、半田リフロー
炉にて、半田バンプ４と予備半田層７を溶融して接合す
る。
線基板５上のＡｇ／Ｐｄを組成とする厚膜導体４に半田
デッィプ法による予備半田層７を設け、半田ぬれ性向上
のためのフラックス８を塗布した後に、図４（ｄ）おい
て、上記した半田バンプ４形成したベアチップ１をフェ
ースダウンさせて、配線基板５に実装し、半田リフロー
炉にて、半田バンプ４と予備半田層７を溶融して接合す
る。
【０００５】しかしながら、上記したベアチップ１の実
装では、半田バンプ４の形成工程に蒸着法を用いて複数
のメタル層を設ける必要から、製造プロセスが煩雑でか
つ高価であった。さらに、配線基板５側にも、予備半田
層７を設けたり、フラックス塗布のプロセスが必要であ
ったりするため、より一層複雑なプロセスとなってい
た。また、接合時の加熱の際にバンプが完全に溶融する
ため、バンプの高さはばらつきを小さくしないと接合不
良が発生する、といった問題があった。
装では、半田バンプ４の形成工程に蒸着法を用いて複数
のメタル層を設ける必要から、製造プロセスが煩雑でか
つ高価であった。さらに、配線基板５側にも、予備半田
層７を設けたり、フラックス塗布のプロセスが必要であ
ったりするため、より一層複雑なプロセスとなってい
た。また、接合時の加熱の際にバンプが完全に溶融する
ため、バンプの高さはばらつきを小さくしないと接合不
良が発生する、といった問題があった。
【０００６】上記問題点を解決する簡単なバンプ付け方
法として、ワイヤボンディングの改良によるボールボン
ディング方式を用いたボールバンプが提案されている
が、金ワイヤーが一般的で、配線基板との接続は、導電
性ペーストや異方性導電膜などの補助手段が必要であっ
た。
法として、ワイヤボンディングの改良によるボールボン
ディング方式を用いたボールバンプが提案されている
が、金ワイヤーが一般的で、配線基板との接続は、導電
性ペーストや異方性導電膜などの補助手段が必要であっ
た。
【０００７】
【発明が解決しようとする課題】上記した従来の取付装
置においては、半田バンプの形成工程に蒸着法を用いて
複数のメタル層を設ける必要から、製造プロセスが複雑
で高価になったり、バンプの高さのばらつきによる接合
不良が発生する問題があった。この問題を解決したボー
ルバンプを用いたものでは、ボンディングの工程に導電
性ペーストや異方性導電膜などの補助手段が必要であっ
た。
置においては、半田バンプの形成工程に蒸着法を用いて
複数のメタル層を設ける必要から、製造プロセスが複雑
で高価になったり、バンプの高さのばらつきによる接合
不良が発生する問題があった。この問題を解決したボー
ルバンプを用いたものでは、ボンディングの工程に導電
性ペーストや異方性導電膜などの補助手段が必要であっ
た。
【０００８】この発明は、上記問題点を解決すべくなさ
れたもので、簡単なバンプ付けおよび実装プロセスによ
り、安価でかつ接合信頼性の高い、半導体取付装置法を
提供するものである。
れたもので、簡単なバンプ付けおよび実装プロセスによ
り、安価でかつ接合信頼性の高い、半導体取付装置法を
提供するものである。
【０００９】
【課題を解決するための手段】この発明は、半導体チッ
プをバンプを介して、配線基板に直接実装して成るフリ
ップチップ実装において、バンプ形成法として、共晶組
成を有しない半田ワイヤを用い、半導体チップの電極パ
ッド上に直接、半田ボールバンプを形成する。導体電極
が形成されている配線基板に、半田ボールバンプの融点
以下のボンディング温度にて、熱圧着によるフリップチ
ップ実装を行うものである。
プをバンプを介して、配線基板に直接実装して成るフリ
ップチップ実装において、バンプ形成法として、共晶組
成を有しない半田ワイヤを用い、半導体チップの電極パ
ッド上に直接、半田ボールバンプを形成する。導体電極
が形成されている配線基板に、半田ボールバンプの融点
以下のボンディング温度にて、熱圧着によるフリップチ
ップ実装を行うものである。
【００１０】また、フリップチップ実装において、半導
体チップの電極パッドに、スクリーン印刷法を用いて、
ポリマー型の半田付け可能な導体ペーストを印刷し、加
熱硬化して形成した導電層上に、半田バンプを形成した
のち、プリント配線基板との接続を行うものである。
体チップの電極パッドに、スクリーン印刷法を用いて、
ポリマー型の半田付け可能な導体ペーストを印刷し、加
熱硬化して形成した導電層上に、半田バンプを形成した
のち、プリント配線基板との接続を行うものである。
【００１１】
【作用】上記した手段により、蒸着プロセスが不要のバ
ンプが形成でき、さらに、基板側の予備半田や、フラッ
クス処理が不要となる。また、バンプの高さばらつきを
熱圧着プロセスで吸収でき、接合不良をなくすことがで
きる。
ンプが形成でき、さらに、基板側の予備半田や、フラッ
クス処理が不要となる。また、バンプの高さばらつきを
熱圧着プロセスで吸収でき、接合不良をなくすことがで
きる。
【００１２】また、蒸着法を用いることなく、メタライ
ズ層が容易に形成でき、半田浸せき法等による半田バン
プの形成が可能となる。
ズ層が容易に形成でき、半田浸せき法等による半田バン
プの形成が可能となる。
【００１３】
【実施例】以下、この発明の実施例につき図面を参照し
て詳細に説明する。図１はこの発明のー実施例を示すも
のである。
て詳細に説明する。図１はこの発明のー実施例を示すも
のである。
【００１４】図１（ａ）において、まず、シリコンチッ
プ２１の上面に固着した接続用のアルミ電極２２から成
る汎用のベアチップ２３に、（ｂ）おいて、たとえば、
Ｓｎ９９％、Ａｇ１％の組成を有する３０μｍφの半田
ワイヤを用い、ボールバンプ形成プロセスを用いて、ア
ルミ電極２２上に超音波と加熱により、半田バンプ２４
を形成する。半田バンプ２４は、アルミ電極２２の酸化
アルミ膜を被り、直径１００μｍで、高さ３０〜５０μ
ｍ程度の形となる。なお、ここで使用の半田ワイヤと
は、低融点（４５０℃以下）のＰｂ−ＳｎやＰｂ−Ａ
ｇ、Ｂｙ−Ｓｎなどの合金の総称であり、この実施例で
用いたスズ、銀系もそれに含まれるものとする。
プ２１の上面に固着した接続用のアルミ電極２２から成
る汎用のベアチップ２３に、（ｂ）おいて、たとえば、
Ｓｎ９９％、Ａｇ１％の組成を有する３０μｍφの半田
ワイヤを用い、ボールバンプ形成プロセスを用いて、ア
ルミ電極２２上に超音波と加熱により、半田バンプ２４
を形成する。半田バンプ２４は、アルミ電極２２の酸化
アルミ膜を被り、直径１００μｍで、高さ３０〜５０μ
ｍ程度の形となる。なお、ここで使用の半田ワイヤと
は、低融点（４５０℃以下）のＰｂ−ＳｎやＰｂ−Ａ
ｇ、Ｂｙ−Ｓｎなどの合金の総称であり、この実施例で
用いたスズ、銀系もそれに含まれるものとする。
【００１５】次に、図１（ｃ）において、半田バンプ２
４の形成された図１（ｂ）の状態のベアチップ２３をフ
ェースダウンにより、金の厚膜電極２５を固着したアル
ミナの配線基板２６に対し、ボンディング温度を１００
〜１５０℃、ボンディング荷重を２０〜４０ｇｆのボン
ディング条件で熱圧着して、半田バンプ２４と厚膜基板
２５とを接合する。
４の形成された図１（ｂ）の状態のベアチップ２３をフ
ェースダウンにより、金の厚膜電極２５を固着したアル
ミナの配線基板２６に対し、ボンディング温度を１００
〜１５０℃、ボンディング荷重を２０〜４０ｇｆのボン
ディング条件で熱圧着して、半田バンプ２４と厚膜基板
２５とを接合する。
【００１６】以上の（ａ）〜（ｃ）の条件によるプロセ
スで可能なボンディング領域は、パッドピッチ１００〜
２００μｍ、ピン数１００〜２００ピン程度である。半
田バンプ２４のバンプシェア強度も、最小４０ｇｆ以上
の、十分な接合を得ることができる。
スで可能なボンディング領域は、パッドピッチ１００〜
２００μｍ、ピン数１００〜２００ピン程度である。半
田バンプ２４のバンプシェア強度も、最小４０ｇｆ以上
の、十分な接合を得ることができる。
【００１７】図２は、図１の実施例における、ボンディ
ング温度と接続率の関係を、特性で示した実験結果であ
る。ボンディング温度が１００℃以下だと、半田バンプ
２４と厚膜導体２５の熱圧着が不十分で、接続率も低い
が、１００℃以上で完全な接合領域に入ることがわか
る。ただし、２００℃付近になると、アルミ電極２２の
アルミが半田（スズ）中に拡散（食われ）するために、
半田バンプ２４とアルミ電極２２間の接合不良（オープ
ン）が発生するために、適正温度の設定が必要である。
また、当該半田ワイヤの融点である２２１℃に達する
と、急速にアルミ電極２２の食われが進行し、ボンディ
ング条件としては、半田バンプ２４の融点以下の液固相
領域での熱圧着が望ましい。
ング温度と接続率の関係を、特性で示した実験結果であ
る。ボンディング温度が１００℃以下だと、半田バンプ
２４と厚膜導体２５の熱圧着が不十分で、接続率も低い
が、１００℃以上で完全な接合領域に入ることがわか
る。ただし、２００℃付近になると、アルミ電極２２の
アルミが半田（スズ）中に拡散（食われ）するために、
半田バンプ２４とアルミ電極２２間の接合不良（オープ
ン）が発生するために、適正温度の設定が必要である。
また、当該半田ワイヤの融点である２２１℃に達する
と、急速にアルミ電極２２の食われが進行し、ボンディ
ング条件としては、半田バンプ２４の融点以下の液固相
領域での熱圧着が望ましい。
【００１８】プリント配線基板の材料は、セラミックに
限定するものではなく、例えば、アラミドの配線基板の
銅箔に金メッキを施した電極に対しては、前述の金厚膜
導体２５よりもむしろボンディング温度が低く設定で
き、５０〜１００℃によるボンディングは比較的容易で
あることがわかった。また、実装後は、ベアチップと配
線基板との熱ストレスや機械的ストレスによる接合部の
応力を軽減するため、樹脂封止するのが望ましい。
限定するものではなく、例えば、アラミドの配線基板の
銅箔に金メッキを施した電極に対しては、前述の金厚膜
導体２５よりもむしろボンディング温度が低く設定で
き、５０〜１００℃によるボンディングは比較的容易で
あることがわかった。また、実装後は、ベアチップと配
線基板との熱ストレスや機械的ストレスによる接合部の
応力を軽減するため、樹脂封止するのが望ましい。
【００１９】図３はこの発明の他の実施例を示すもので
ある。
ある。
【００２０】図３の（ａ）は図１の（ａ）と同じく、シ
リコンチップ２１上のアルミ電極２２に、たとえば線径
が20μｍφのタングステンワイヤー、３００のメッシ
ュ、コーディング膜厚が５μｍの微細パターン形成用ス
クリーンを用い、半田付け可能なポリマー型銅ペースト
を印刷する。印刷後のベアチップ２３１を、オーブンに
て１６０℃で３０分の加熱硬化を行ない、図３（ｂ）に
示すように、銅電極層３０を形成する。
リコンチップ２１上のアルミ電極２２に、たとえば線径
が20μｍφのタングステンワイヤー、３００のメッシ
ュ、コーディング膜厚が５μｍの微細パターン形成用ス
クリーンを用い、半田付け可能なポリマー型銅ペースト
を印刷する。印刷後のベアチップ２３１を、オーブンに
て１６０℃で３０分の加熱硬化を行ない、図３（ｂ）に
示すように、銅電極層３０を形成する。
【００２１】実験の結果、銅電極層３０は適正な印刷条
件の設定により、バッド寸法が１００μｍ角、ピッチが
２００μｍ、１２０ピンのテストＩＣに対し、印刷形
状：１００μｍφ、厚さ：２０μｍ程度の印刷が可能で
あった。
件の設定により、バッド寸法が１００μｍ角、ピッチが
２００μｍ、１２０ピンのテストＩＣに対し、印刷形
状：１００μｍφ、厚さ：２０μｍ程度の印刷が可能で
あった。
【００２２】次に、Ｐｂ：６３％、Ｓｎ：３７％で融点
温度が１８３℃の共晶半田槽にベアチップ２３１を浸せ
きすることで、図３（ｃ）に示すような、銅電極層３０
上に、厚さ５０〜１００μｍ程度の半田バンプ２４１を
形成できる。このとき、比較的活性度の強いフラックス
を用いることで半田付け性を向上できる。
温度が１８３℃の共晶半田槽にベアチップ２３１を浸せ
きすることで、図３（ｃ）に示すような、銅電極層３０
上に、厚さ５０〜１００μｍ程度の半田バンプ２４１を
形成できる。このとき、比較的活性度の強いフラックス
を用いることで半田付け性を向上できる。
【００２３】次に、図３（ｄ）に示すように、金メッキ
された銅箔導体２５１に形成された、たとえばアルミナ
の配線基板２６１にベアチップ２３１をフリップチップ
実装し、ピーク温度が２４０℃の半田リフローにより、
半田バンプ２４１を溶融し、配線基板２６１との接続を
行う。
された銅箔導体２５１に形成された、たとえばアルミナ
の配線基板２６１にベアチップ２３１をフリップチップ
実装し、ピーク温度が２４０℃の半田リフローにより、
半田バンプ２４１を溶融し、配線基板２６１との接続を
行う。
【００２４】上記した構成により、銅電極層３０は、銅
ペーストを印刷し、それを加熱、硬化した単純な製造プ
ロセスで形成したものであることから、低コスト化に寄
与できる。
ペーストを印刷し、それを加熱、硬化した単純な製造プ
ロセスで形成したものであることから、低コスト化に寄
与できる。
【００２５】配線基板２６１は、図１の実施例に示す、
アルミナ厚膜基板に予備半田処理をしたものでも、接続
は可能である。さらに、ポリマー銅導体以外に、メタラ
イズ可能なニッケルや、低温型の金属導体ペーストも応
用可能である。また、通常の共晶半田以外にも、低融点
金属を用いた接合等のメタライズとしても有効であるこ
とは言うまでもない。
アルミナ厚膜基板に予備半田処理をしたものでも、接続
は可能である。さらに、ポリマー銅導体以外に、メタラ
イズ可能なニッケルや、低温型の金属導体ペーストも応
用可能である。また、通常の共晶半田以外にも、低融点
金属を用いた接合等のメタライズとしても有効であるこ
とは言うまでもない。
【００２６】
【発明の効果】以上記載したように、この発明の半導体
取付装置によれば、簡単なプロセスにより半導体チップ
のフリップチップ実装が可能となる。
取付装置によれば、簡単なプロセスにより半導体チップ
のフリップチップ実装が可能となる。
【図１】この発明の一実施例の製造プロセスを説明する
ための断面図。
ための断面図。
【図２】図１の構成によるボンディング温度と接続率を
示す特性図。
示す特性図。
【図３】この発明に他の実施例の製造プロセスを説明す
るための断面図。
るための断面図。
【図４】従来の製造プロセスを説明するための断面図。
２３…ベアチップ、２４，２４１…半田バンプ、２５…
厚膜導体、２５１…銅箔パターン、２６，２６１…配線
基板、３０…銅電極層。
厚膜導体、２５１…銅箔パターン、２６，２６１…配線
基板、３０…銅電極層。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 荒川 雅之 東京都港区新橋３丁目３番９号 東芝エ ー・ブイ・イー株式会社内
Claims (2)
- 【請求項１】 半導体チップを、配線基板に直接実装し
て成るフリップチップ実装において、 共晶組成を有しない半田ワイヤを用い、ボールバンプ法
にて、前記半導体チップの電極上に形成した半田バンプ
と、 前記半田バンプの融点以下の液固相領域のボンディング
温度にて、前記配線基板の電極と半導体チップを熱圧着
を用いて接続する手段とからなることを特徴とする半導
体装置。 - 【請求項２】 半導体チップを、配線基板に直接実装し
て成るフリップチップ実装において、 半田付け可能なポリマー型の導電ペースト層を、前記半
導体チップの電極上に印刷し、これを加熱硬化して形成
した導電層と、 前記導電層の上に形成した半田バンプと、 前記半田バンプと配線基板とを接続をする手段とからな
ることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3296964A JPH05136216A (ja) | 1991-11-13 | 1991-11-13 | 半導体取付装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3296964A JPH05136216A (ja) | 1991-11-13 | 1991-11-13 | 半導体取付装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05136216A true JPH05136216A (ja) | 1993-06-01 |
Family
ID=17840482
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3296964A Withdrawn JPH05136216A (ja) | 1991-11-13 | 1991-11-13 | 半導体取付装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05136216A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000200801A (ja) * | 1996-08-08 | 2000-07-18 | Yokogawa Electric Corp | 半導体集積回路及びその製造方法 |
| US6854636B2 (en) | 2002-12-06 | 2005-02-15 | International Business Machines Corporation | Structure and method for lead free solder electronic package interconnections |
| US6892925B2 (en) | 2002-09-18 | 2005-05-17 | International Business Machines Corporation | Solder hierarchy for lead free solder joint |
| US6917113B2 (en) | 2003-04-24 | 2005-07-12 | International Business Machines Corporatiion | Lead-free alloys for column/ball grid arrays, organic interposers and passive component assembly |
-
1991
- 1991-11-13 JP JP3296964A patent/JPH05136216A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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