JP2003234367A - 半導体素子およびその製造方法並びに半導体装置およびその製造方法 - Google Patents

半導体素子およびその製造方法並びに半導体装置およびその製造方法

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    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
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    • H01L2224/92—Specific sequence of method steps
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    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
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Abstract

(57)【要約】 【課題】 低コストで作製可能なフリップチップ構造の
半導体素子の提供。低α線化が可能な実装構造の提供。
半導体基板と実装基板間の距離を大きく確保できるよう
にする。 【解決手段】 半導体チップ１の配線層２上に密着層
４、接着層５を介して銅な柱状バンプ６をウェハ単位で
一括形成可能な電解メッキにより形成する。柱状バンプ
の上面もしくは上面および側面の一部に金等からなる酸
化防止層８を形成する。柱状バンプの側面には、必要に
応じて酸化膜等からなる濡れ防止膜７を形成する。この
バンプを実装基板上のパッドにはんだ付けすると、はん
だが柱状バンプ上面全域と側面の上部の一部のみを濡ら
し、信頼性の高い接合形状を安定して形成することが出
来る。また、柱状バンプが溶融することがない為、はん
だリフローにより半導体基板−実装基板間の距離が狭ま
ることはない。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体素子およびそ
の製造方法並びに半導体装置およびその製造方法に関
し、特にフェイスダウン方式で実装されるフリップチッ
プ型の半導体素子のバンプ構造およびその製造方法、並
びに、その実装構造およびその製造方法に関するもので
ある。
【０００２】
【従来の技術】半導体素子の電極と外部端子との接続方
式には、大別して、金属細線を用いるボンディングワイ
ヤ方式と、半導体素子の電極上に形成されたはんだバン
プを用いて接続するフリップチップ方式とがあるが、近
年の高密度化、多ピン化には、フリップチップ方式が有
利であるとされている。近年、半導体パッケージの実装
密度を向上させるために、端子ピッチを広く保ちつつ多
ピン化に対応できる技術として外部端子にはんだバンプ
を形成したボール・グリッド・アレイ型の半導体パッケ
ージが多用されているが、その実装基板（インターポー
ザ）へ実装される半導体素子にもフリップチップ型のも
のが採用されることが多い。このフリップチップ型の接
続方式には、コントロール・コラップス・チップ・コネ
クション（Ｃ４）と称されるものなどを始めとして数多
く開発されている。図３５は、フリップチップ型の半導
体素子の従来構造を示す断面図である。図３５に示され
るように、半導体基板１上には内部配線に連なる電極２
とその電極２上に開口を有するカバーコート３が形成さ
れている。そして、電極２上には、密着層４、接着層５
を介してはんだバンプ２０が形成されている。はんだバ
ンプを形成する方法は、蒸着法、電解めっき法、ソルダ
ーペースト印刷法、はんだボール搭載供給法等の各種方
法によりはんだを供給し、フラックスを用いてリフロー
することで半球状のバンプを形成するのが一般的であ
る。図３６は、フリップチップ型半導体素子の従来の実
装構造を示す断面図である。表面にパッド１４及びソル
ダーレジスト膜１３が形成された配線基板（インターポ
ーザ）１２のパッド１４上に、予めはんだを供給してお
き、フラックスを塗布した上で、半導体素子を配線基板
上に搭載する。そして、はんだをリフローしてはんだフ
ィレット１１を形成することによりバンプ−パッド間の
接続が完了する。その後、図示されてはいないが、配線
基板１２と半導体基板１との間の間隙はアンダーフィル
樹脂によって充填される。はんだバンプ以外に、半導体
チップの電極上にボンディングワイヤを用いて金スタッ
ドバンプを形成する方法や電解金メッキにより金バンプ
を形成方法が知られており、これらのバンプは配線基板
側に形成された金メッキ、銀／錫はんだ、インジウム／
錫／鉛はんだなどの金属層と接合される。
【０００３】
【発明が解決しようとする課題】信頼性確保のためにフ
リップチップ搭載後に半導体チップと配線基板との隙間
をアンダーフィル樹脂で充填することが行われている
が、樹脂充填の際、ボイドを発生させることなく良好な
充填を行うには半導体チップと配線基板の間隙が広いこ
とが望ましい。しかし、はんだバンプは電極上で一旦溶
融し半球形状にするため高く形成しようとするとはんだ
供給量を増やさなければならず、狭ピッチ化された電極
間では隣接のはんだバンプと短絡する可能性が高くな
る。そのため、狭ピッチ化の進行とともに電極上に高さ
のあるはんだバンプを形成することが困難になってきて
いる。一方で、狭ピッチ化は、平面的にも充填樹脂流路
が狭窄化されるため、狭ピッチ化により、アンダーフィ
ル樹脂の充填の困難性は加速化される。また、蒸着法、
ソルダーペースト印刷法によりはんだバンプを形成する
方法は、マスクが必要となる上にマスクの耐久性が乏し
いために製造コスト増を招く。また、はんだボール供給
法ははんだボール自体のコストが比較的高く、はんだボ
ールを所要のレイアウトに整列させ半導体チップ上に搭
載する装置が必要であり、ウェハ単位での一括搭載が難
しいことから、トータルとしてのバンプ形成コストが高
くなる。また、狭ピッチ化対応の更なる小径はんだボー
ルは製造が難しく、要求されるボール径が小さくなれば
なるほど製造歩留まり低下がコスト高へ影響する。さら
に、メモリーセル上に配置された電極がある場合、はん
だをバンプ材料として使用すると、はんだを構成する鉛
や錫中に含まれる放射性元素の発生するα線によりソフ
トエラーを引き起こすことがある。また、金を使用した
メッキバンプやスタッドバンプがあるが、金の資材コス
トが高いという問題点があり、金スタッドバンプにおい
ては個別形成するためバンプ数が増えるほど形成コスト
が増加する問題点もある。さらに、金メッキを使用した
バンプをはんだ接合した場合、金は濡れ性が良好である
ため、側面にはんだが濡れ上がり、電極と金メッキの界
面からはんだが侵入し、界面強度の低下、引いては剥離
に到ることがあり、信頼性上の問題がある。また、銅を
用いたメッキバンプを利用してはんだ付けする手法も提
案されている。例えば、特開平３−２２４３７号公報に
は、電解メッキ法により銅バンプを形成した後、銅バン
プの上半分が露出するように半導体基板上にポリイミド
膜を形成し、ディッピングにより銅バンプ上にはんだ層
を形成することが提案されている。しかし、このように
厚い樹脂膜によって被覆されたフリップチップでは、配
線基板上に実装した場合にアンダーフィル樹脂を充填す
ることが困難となる。また、銅バンプとポリイミド膜と
の密着性が低いため、銅バンプ側面に特別の処理を施さ
ない場合には、はんだが電極にまで濡れ上がり易く、金
バンプの場合と同様に、剥離等の信頼性上の問題が生じ
る。
【０００４】本発明の課題は、上述した従来技術の問題
点を解決することであって、その目的は、第１に、電極
が狭ピッチ化されてもチップ−基板間距離を十分に確保
できるようにすることであり、第２に、低コストで作製
可能なフリップチップのバンプ構造を提供することであ
り、第３に、ソフトエラーやパッド剥離などの信頼性低
下を招く恐れの低い実装構造を提供することである。
【０００５】
【課題を解決するための手段】上記目的を達成するた
め、本発明によれば、電極上に密着層および接着層を介
してバンプとなる柱状突起が形成されている半導体素子
において、前記柱状突起の上面、または、前記柱状突起
の側面の上部部分および上面が、濡れ性に優れたキャッ
プ膜により被覆されていることを特徴とする半導体素
子、が提供される。また、上記目的を達成するため、本
発明によれば、電極上に密着層および接着層を介してバ
ンプとなる柱状突起が形成されている半導体素子におい
て、前記柱状突起の側面の少なくとも電極寄りの部分に
濡れ防止膜が形成されていることを特徴とする半導体素
子、が提供される。
【０００６】また、上記目的を達成するため、本発明に
よれば、電極が形成された半導体基板上全面にメッキ電
極となる下地金属層を形成する工程と、前記電極の位置
に開口を有するメッキレジスト膜を形成する工程と、電
解メッキにより良導電性金属を柱状に堆積して柱状突起
を形成する工程と、前記メッキレジスト膜を除去する工
程と、前記柱状突起をマスクとして前記下地金属層をエ
ッチング除去する工程と、前記柱状突起の表面に濡れ防
止膜を形成する工程と、を含む半導体素子の製造方法、
が提供される。また、上記目的を達成するため、本発明
によれば、電極が形成された半導体基板上に、前記電極
の位置に開口を有するメッキレジスト膜を形成する工程
と、無電解メッキに対する活性化処理を行って活性化処
理層を形成する工程と、前記メッキレジスト膜上の前記
活性化層を除去する工程と、無電解メッキにより良導電
性金属を前記開口内に堆積して柱状突起を形成する工程
と、前記メッキレジスト膜を除去する工程と、前記柱状
突起の表面に濡れ防止膜を形成する工程と、を含む半導
体素子の製造方法、が提供される。
【０００７】また、上記目的を達成するため、本発明に
よれば、半導体素子の電極上に形成された導電性の柱状
突起が、配線基板上のパッドにはんだ付けされている半
導体装置において、前記柱状突起の側面の少なくとも一
部は濡れ防止膜に覆われていることを特徴とする半導体
装置、が提供される。また、上記目的を達成するため、
本発明によれば、半導体素子の電極上に形成された導電
性の柱状突起が、配線基板上のパッドにはんだ付けされ
ている半導体装置において、前記柱状突起のはんだ付け
部は該柱状突起の上面に限定されていることを特徴とす
る半導体装置、が提供される。また、上記目的を達成す
るため、本発明によれば、半導体素子の電極上に形成さ
れた導電性の柱状突起が、配線基板上のパッドにはんだ
付けされている半導体装置において、前記柱状突起は前
記柱状突起の上面、または、前記柱状突起の側面の上部
部分および上面に形成された、はんだ濡れ性に優れかつ
難酸化性の金属膜を介してはんだ付けされていることを
特徴とする半導体装置、が提供される。また、上記目的
を達成するため、本発明によれば、半導体素子の電極上
に形成された導電性の柱状突起が、配線基板上のパッド
に接続されている半導体装置において、前記柱状突起の
上面と前記配線基板のパッドの表面ははんだ濡れ性に優
れかつ難酸化性の金属膜を介して接合されていることを
特徴とする半導体装置、が提供される。
【０００８】また、上記目的を達成するため、本発明に
よれば、半導体素子の電極上に形成された柱状突起の先
端にフラックス活性効果を有する熱硬化性樹脂を供給す
る工程と、前記柱状突起とはんだが所定量供給された配
線基板のパッドとを位置合わせする工程と、加熱して前
記配線基板のパッドへ前記柱状突起の先端部のみをはん
だ付けする工程と、を含むことを特徴とする半導体装置
の製造方法、が提供される。また、上記目的を達成する
ため、本発明によれば、半導体素子の電極上に形成され
た柱状突起の先端にフラックスを供給する工程と、前記
柱状突起とはんだが所定量供給された配線基板のパッド
とを位置合わせする工程と、加熱して前記配線基板のパ
ッドへ前記柱状突起の先端部のみをはんだ付けする工程
と、前記フラックスを洗浄・除去する工程と、を含むこ
とを特徴とする半導体装置の製造方法、が提供される。
また、上記目的を達成するため、本発明によれば、配線
基板のパッド上にフラックス活性効果を有する熱硬化性
樹脂を供給する工程と、半導体素子の電極上に形成され
た、先端部にはんだ層を有する柱状突起と前記配線基板
のパッドとを位置合わせする工程と、加熱して前記配線
基板のパッドへ前記柱状突起の先端部のみをはんだ付け
する工程と、を含むことを特徴とする半導体装置の製造
方法、が提供される。また、上記目的を達成するため、
本発明によれば、配線基板のパッド上にフラックスを供
給する工程と、半導体素子の電極上に形成された、先端
部にはんだ層を有する柱状突起と前記配線基板のパッド
とを位置合わせする工程と、加熱して前記配線基板のパ
ッドへ前記柱状突起の先端部のみをはんだ付けする工程
と、前記フラックスを洗浄・除去する工程と、を含むこ
とを特徴とする半導体装置の製造方法、が提供される。
また、上記目的を達成するため、本発明によれば、半導
体素子の電極上に形成された柱状突起の先端表面と配線
基板のパッド表面をプラズマにより励起した不活性ガス
の物理的な衝撃により清浄化する工程と、前記柱状突起
と前記配線基板のパッドとを位置合わせする工程と、前
記半導体素子−前記配線基板間を加圧して前記柱状突起
と前記パッドとを接合する工程と、を含むことを特徴と
する半導体装置の製造方法、が提供される。
【０００９】［作用］本発明においては、半導体素子と
配線基板間との間は、従来のはんだ同士を接続若しくは
金スタッドバンプと配線基板側のはんだとの接続方式と
は異なり、半導体素子側の柱状バンプと配線基板上のパ
ッド間が少量のはんだを介して接続、若しくははんだを
介することなく直接接続されることを特徴としている。
そして、本発明においては、はんだで接続される場合で
あっても、柱状バンプとはんだとの接触は、柱状バンプ
の上面若しくは上面と側面のごく一部に限定される。柱
状バンプは、はんだ付け温度で溶融することのない金属
を用いて電解メッキ法等により形成され、リフローによ
り丸められることがないため、底面サイズに対して比較
的高いバンプを形成することができる。また、半導体チ
ップを配線基板上に搭載した際に、柱状バンプは溶融せ
ず形成初期の形状を保つため、配線基板−半導体チップ
間の距離を十分に確保することが可能になり、フリップ
チップ接続後に信頼性向上の目的で行うアンダーフィル
樹脂充填を容易にかつ信頼性高く実施することが可能に
なる。すなわち、狭ピッチ化した場合にバンプの小径化
に伴って半導体チップと配線基板の隙間減少が発生する
はんだ同士の接続に対して、作業性、信頼性の面で優位
性がある。柱状バンプを電解メッキ法または無電解メッ
キ法を用いて形成することの他の特長としてウェハ単位
の一括処理が可能な点が挙げられ、従来のボール搭載供
給法に比べ低コストにて製造することが可能となる。ま
た、半導体チップの配線基板への実装時にバンプ表面の
酸化膜除去の目的で使用するフラックスの代わりにフラ
ックス活性効果を有する熱硬化性樹脂を使用する場合に
は、無洗浄化が可能であり、洗浄工程削除によるコスト
ダウンおよび洗浄残渣が無くなることによる信頼性向上
効果がある。また、はんだ使用量の低減あるいは削除が
可能なため、誤動作の原因の一つであるα線量の低減あ
るいはゼロ化が可能であり、信頼性を高めることも出来
る。また、本発明によれば、実装時にはんだが柱状バン
プの基部にまで濡れ上がることがなく、密着層／接着
層、接着層／バンプなどの界面へのはんだ浸入による界
面剥離を防止して信頼性の向上を図ることができる。ま
た、はんだを柱状バンプの側面一部まで濡れ上がらせた
接合形状を作る場合には、バンプ形成の際にプロセスが
増えるが、柱状バンプとはんだとの接触面積が増大した
ことにより応力が分散され、接合部信頼性を向上させる
ことができる。本発明の半導体装置製造方法において
は、柱状バンプの上面または上面と側面の一部にキャッ
プ膜またははんだメッキ層が形成されており、はんだが
柱状バンプの上面全体を被う、または、はんだが柱状バ
ンプの上端部全体を被う接合形状を安定して作ることが
可能である。これにより、柱状バンプと接着層間の接合
強度低下や応力集中部の形成を防止し、信頼性の高い接
合部を得ることが出来る。
【００１０】
【発明の実施の形態】次に、本発明の実施の形態に付い
て、図面を参照して詳細に説明する。図１は、本発明の
半導体素子の第１の実施の形態を示す断面図である。図
１に示されるように、半導体基板１上には内部回路に接
続された電極２が形成されており、そして半導体基板１
上は電極２上に開口を有するカバーコート３により覆わ
れている。電極２上には、チタン（Ｔｉ）等からなる密
着層４、銅（Ｃｕ）等からなる接着層５を介して銅等か
らなる柱状バンプ６が形成されている。柱状バンプ６の
側面には、はんだの付着、濡れ上がりを防止する濡れ防
止膜７が形成されている。柱状バンプ６は、銅の外、銅
合金やニッケル、ニッケル合金を用いて形成してもよ
い。図２は、本発明の半導体素子の第２の実施の形態を
示す断面図である。図２において、図１の部分と共通す
る部分には同一の参照番号が付せられているので重複す
る説明は省略する（他の実施の形態においても同様）。
本実施の形態の図１に示した第１の実施の形態と相違す
る点は、柱状バンプ６の上面に、柱状バンプ６の酸化を
防止しはんだ付け時にはんだに濡れる領域を画定する金
（Ａｕ）等からなるキャップ膜８が形成されている点で
ある。図３は、本発明の半導体素子の第３の実施の形態
を示す断面図である。本実施の形態の図１に示した第１
の実施の形態と相違する点は、柱状バンプ６の上面およ
び側面の一部に、柱状バンプ６の酸化を防止しはんだ付
け時にはんだに濡れる領域を画定する金（Ａｕ）等から
なるキャップ膜８が形成されている点とキャップ膜８が
形成された柱状バンプ６の側面部分から濡れ防止膜７が
削除されている点である。第２、第３の実施の形態にお
いて、キャップ膜８が柱状バンプに対し十分にはんだ濡
れ性の高い材料で形成されているときは、濡れ防止膜を
省略することができる。また、金属製のキャップ膜に代
え、プリフラックスコート材料として知られる、はんだ
付け時にフラックスにより溶解する樹脂材料を用いてキ
ャップ膜を形成するようにしてもよい。図４は、本発明
の半導体素子の第４の実施の形態を示す断面図である。
本実施の形態の図１に示した第１の実施の形態と相違す
る点は、柱状バンプ６上面にはんだメッキ層９が形成さ
れている点である。図５は、本発明の半導体素子の第５
の実施の形態を示す断面図である。本実施の形態の図１
に示した第１の実施の形態と相違する点は、柱状バンプ
６の上面および側面の一部にはんだメッキ層９が形成さ
れている点とはんだメッキ層９が形成された柱状バンプ
６の側面部分から濡れ防止膜７が削除されている点であ
る。図６は、本発明の半導体素子の第６の実施の形態を
示す断面図である。本実施の形態の図４に示した第４の
実施の形態と相違する点は、はんだメッキ層９の上面に
薄い金層１０が形成されている点である。図７は、本発
明の半導体素子の第７の実施の形態を示す断面図であ
る。本実施の形態の図５に示した第５の実施の形態と相
違する点は、はんだメッキ層９の上面および側面に薄い
金層１０が形成されている点である。第６、第７の実施
の形態において、金層に代え金合金層を用いることがで
きる。
【００１１】図８（ａ）〜（ｅ）は、本発明の半導体素
子の製造方法の第１の実施の形態を示す工程順の断面図
である。半導体基板１上の電極２とカバーコート３上全
面にスパッタ法等により密着層４と接着層５を被着する
〔図８（ａ）〕。密着層４は、チタンにより好適に形成
されるが、チタン以外に窒化チタン、チタン／タングス
テン合金等のチタン合金を含む単層または複数層、クロ
ム、クロム／銅合金を含む単層または複数層であっても
よい。接着層５は、銅により好適に形成されるが、銅以
外に形成される柱状バンプ（銅メッキ膜など）と密着力
が強く、電気抵抗が小さい金属の範囲であれば特に限定
されない。次に、フォトレジスト等を用いて、電極２上
に開口を有する、形成すべきバンプの高さ以上の膜厚を
有するメッキレジスト膜１９を形成し、これをマスクと
して電解メッキを行い、柱状バンプ６を形成する〔図８
（ｂ）〕。次に、メッキレジスト膜１９をアッシング等
により除去し、露出した接着層５および密着層４を柱状
バンプ６をマスクとしてエッチング除去する〔図８
（ｃ）〕。次いで、酸化性雰囲気中で熱処理を行い、柱
状バンプ６の表面に濡れ防止膜７を形成する〔図８
（ｄ）〕。次に、アルゴン（Ａｒ）等の不活性ガスのプ
ラズマに曝して柱状バンプ６の上面の濡れ防止膜のみを
スパッタ除去する〔図８（ｅ）〕。不要な濡れ防止膜を
不活性ガスのプラズマに曝して除去する方式に代え、濡
れ防止膜を形成する必要のない部分をマスクにより保護
した上で酸化処理を行い、その後にマスクを除去するよ
うにしてもよい。また、濡れ防止膜７は、プラズマＣＶ
Ｄ法等の成膜技術によりシリコン酸化膜やシリコン窒化
膜等を堆積して形成してもよい。この場合にも、濡れ防
止膜を全面に形成した上で不要な濡れ防止膜を不活性ガ
スのプラズマに曝して除去することができる。あるい
は、濡れ防止膜を形成する必要のない部分をマスクによ
り被覆した上で成膜を行い、その後にマスクを除去する
ようにしてもよい。濡れ防止膜７をプラズマＣＶＤ法等
の成膜技術により形成する場合、密着層４、接着層５の
側面にも柱状バンプ６の側面とほぼ同等の膜厚の濡れ防
止膜７が形成されることになる。図９（ａ）〜（ｅ）
は、本発明の半導体素子の製造方法の第２の実施の形態
を示す工程順の断面図である。本実施の形態において、
図９（ｂ）に示す工程までは、第１の実施の形態と同様
である。その後、電解メッキ法若しくは無電解メッキ法
によりキャップ膜８を柱状バンプ６の上面に形成する
〔図９（ｃ）〕。メッキレジスト膜１９およびその下の
密着層４および接着層５を除去〔図９（ｄ）〕した後、
酸化性雰囲気中で熱処理を行って柱状バンプ６の側面に
濡れ防止膜７を形成する〔図９（e）〕。図１０（ａ）
〜（ｆ）は、本発明の半導体素子の製造方法の第３の実
施の形態を示す工程順の断面図である。本実施の形態に
おいて、図１０（ｂ）に示す工程までは、第１の実施の
形態と同様である。その後、メッキレジスト膜１９に対
してハーフエッチングを行って柱状バンプ６の側面の一
部を露出させる〔図１０（ｃ）〕。続いて、電解メッキ
法若しくは無電解メッキ法によりキャップ膜８を柱状バ
ンプ６の上面および上部側面に形成し〔図１０
（ｄ）〕。メッキレジスト膜１９およびその下の密着層
４および接着層５を除去〔図１０（e）〕した後、酸化
性雰囲気中で熱処理を行って柱状バンプ６の側面に濡れ
防止膜７を形成する〔図１０（ｆ）〕。第２、第３の実
施の形態についても、第１の実施の形態と同様に、濡れ
防止膜７をプラズマＣＶＤ法等の成膜技術を用いて形成
することができ、その際にマスクを用いて膜非形成領域
を被覆した上で成膜することができる。他の実施の形態
についても同様である。第２、第３の実施の形態におい
て、キャップ膜８の材料には金が有利に用いられるが、
はんだ濡れ性に優れ、柱状バンプの酸化を防止できる材
料であれば用いることが出来、外に、金合金、錫、イン
ジウムまたはパラジウム等も利用可能である。図１１
（ａ）〜（ｅ）は、本発明の半導体素子の製造方法の第
４の実施の形態を示す工程順の断面図である。本実施の
形態において、図１１（ｂ）に示す工程までは、第１の
実施の形態と同様である。柱状バンプの形成に続けて、
電解メッキ法によりはんだメッキ層９を柱状バンプ６の
上面に形成する〔図１１（ｃ）〕。次に、メッキレジス
ト膜１９トその下の密着層４および接着層５を除去し
〔図１１（ｄ）〕、酸化性雰囲気中で熱処理を行って柱
状バンプ６の表面に濡れ防止膜７を形成した後、不活性
ガスのプラズマに曝してはんだメッキ層９上の酸化膜を
スパッタ除去する〔図１１（ｅ）〕。図１２（ａ）〜
（ｆ）は、本発明の半導体素子の製造方法の第５の実施
の形態を示す工程順の断面図である。本実施の形態は、
はんだメッキ層９を形成する前にメッキレジスト膜１９
をハーフエッチングする〔図１２（ｃ）〕点を除いて、
図１１に示した第４の実施の形態と同様である。第４、
第５の実施の形態において、はんだメッキ層９は錫／鉛
共晶合金を用いて形成することができるが、これに限定
されずはんだ材として使用されている材料を適宜採用す
ることができる。また、鉛を含まないはんだは好適に採
用される。また、第４、第５の実施の形態において、は
んだメッキ層９の形成後、引き続いて電解若しくは無電
解メッキを行って、図６、図７に示すように、はんだメ
ッキ層９上に薄く金層を形成するようにしてもよい。バ
ンプは無電解メッキ法により形成するようにしてもよ
い。この場合、図９（ａ）に示す状態で、密着層と接着
層のパターニングを行い、バンプ形成個所に開口を有す
るレジスト膜を形成し、亜鉛（Ｚｎ）等による活性化処
理を行い、必要に応じて不要な活性化物層を除去し、ニ
ッケル（Ｎｉ）等の無電解メッキを行ってバンプを形成
した後、レジスト膜を除去する。密着層と接着層のパタ
ーニングは、バンプ形成後バンプをマスクとして行って
もよい。また、密着層と接着層を形成することなく電極
上に直接バンプを形成するようにしてもよい。
【００１２】図１３は、本発明の半導体装置の第１の実
施の形態を示す断面図である。本発明に係る半導体素子
は、表面にパッド１４とソルダーレジスト膜１３が形成
された配線基板１２上に搭載される。本実施の形態にお
いては、半導体素子の柱状バンプ６は、その上面（本明
細書においては柱状バンプの電極２と反対側の面を上面
と称する）においてのみ配線基板１２上のパッド１４と
はんだフィレット１１により接合されている。図１４
は、本発明の半導体装置の第２の実施の形態を示す断面
図である。本実施の形態の図１３に示した第１の実施の
形態と相違する点は、柱状バンプ６の上面にキャップ膜
８が形成されている点である。図１５は、本発明の半導
体装置の第３の実施の形態を示す断面図である。本実施
の形態の図１３に示した第１の実施の形態と相違する点
は、半導体素子の柱状バンプ６が、その上面のみならず
その側面の一部においてもはんだフィレット１１と接合
されている点である。図１６は、本発明の半導体装置の
第４の実施の形態を示す断面図である。本実施の形態の
図１５に示した第３の実施の形態と相違する点は、半導
体素子の柱状バンプ６の上面および側面の一部にキャッ
プ膜８が形成されている点である。図１７は、本発明の
半導体装置の第５の実施の形態を示す断面図である。本
実施の形態においては、半導体素子の柱状バンプ６は、
はんだを介することなく配線基板１２上のパッド１４に
直接接合されている。図１８は、本発明の半導体装置の
第６の実施の形態を示す断面図である。本実施の形態に
おいては、半導体素子の柱状バンプ６は、配線基板１２
上のパッド１４にキャップ膜８を介して接合されてい
る。
【００１３】図１９（ａ）〜（ｃ）は、本発明の半導体
装置の製造方法の第１の実施の形態を示す工程順の断面
図である。本実施の形態は、図１に示した半導体素子の
実装方法に係る。半導体素子の柱状バンプ６の先端部に
フラックス１５を供給し、また配線基板１２のパッド１
４上にははんだ層１６を形成しておく〔図１９
（ａ）〕。柱状バンプ６がパッド１４上に位置するよう
に半導体素子の位置決めを行った後、配線基板１２上に
半導体素子を搭載し、はんだリフローを行って柱状バン
プ６をパッド１４にはんだフィレット１１を介して接合
する〔図１９（ｂ）〕。フラックス１５を洗浄・除去し
た後、アンダーフィル樹脂１７を充填し、硬化させる
〔図１９（ｃ）〕。はんだ層１６は、はんだペースト層
であってもよく、またそれをリフローしたものであって
もよい。はんだ層１６には、錫／鉛共晶はんだが好適に
用いられるが、これに限定されず、錫／鉛（共晶を除
く）、錫／銀、錫／銅、錫／亜鉛、およびこれらの材料
に他の添加元素をさらに加えた合金を用いることが出来
る。本実施の形態においては、フラックス１５を柱状バ
ンプ６側に塗布していたが、これに代えはんだ層１６上
ないしパッド１４上に塗布するようにしてもよい。他の
実施の形態についても同様である。また、本実施の形態
のはんだ付け工程において、半導体素子を所定の圧力で
配線基板側へ押圧することが望ましい。これにより、応
力が集中するくびれ構造が形成されないようにすること
ができる。図２０（ａ）〜（ｃ）は、本発明の半導体装
置の製造方法の第２の実施の形態を示す工程順の断面図
である。本実施の形態は、図２に示した半導体素子の実
装方法に係る。本実施の形態の、図１９に示した第１の
実施の形態と相違する点は、柱状バンプ６の上面にキャ
ップ膜８が形成されている点である。なお、キャップ膜
８が薄い金（または金合金）膜あるいはフラックスに溶
解する樹脂膜により形成されている場合には、キャップ
膜８ははんだ溶融時にはんだ内あるいはフラックス内に
溶け込むため、はんだリフロー終了後には、図２０
(ｂ′)、（ｃ′）に示されるように、消滅してしまう。
図２１（ａ）〜（ｃ）は、本発明の半導体装置の製造方
法の第３の実施の形態を示す工程順の断面図である。本
実施の形態は、図４に示した半導体素子の実装方法に係
る。上面のみにはんだメッキ層９を形成した柱状バンプ
６の先端部にフラックス１５を塗布し〔図２１
（ａ）〕、位置決め後、半導体素子を配線基板上に搭載
し、リフローを行ってはんだフィレット１１を形成する
〔図２１（ｂ）〕。その後の処理は、図１９に示す第１
の実施の形態と同様である。図２２（ａ）〜（ｃ）は、
本発明の半導体装置の製造方法の第４の実施の形態を示
す工程順の断面図である。本実施の形態は、図１に示し
た半導体素子の実装方法に係る。本実施の形態の図１９
に示した第１の実施の形態と相違する点は、フラックス
に代えフラックス活性効果を有する熱硬化性樹脂（以
下、活性樹脂）を用いてはんだ付けを行っている点であ
る。すなわち、半導体素子の柱状バンプ６の先端部に活
性樹脂１８を供給し、また配線基板１２のパッド１４上
にははんだ層１６を形成しておく〔図２２（ａ）〕。位
置決め後、半導体素子を配線基板１２上に搭載し、はん
だリフローを行って柱状バンプ６をパッド１４にはんだ
フィレット１１を介して接合する〔図２２（ｂ）〕。そ
して、活性樹脂１８を残したままアンダーフィル樹脂１
７を充填し、硬化させる〔図２２（ｃ）〕。本実施の形
態においては、活性樹脂１８を柱状バンプ６側に塗布し
ていたが、これに代えはんだ層１６上ないしパッド１４
上に塗布するようにしてもよい。他の実施の形態につい
ても同様である。図２３（ａ）〜（ｃ）は、本発明の半
導体装置の製造方法の第５の実施の形態を示す工程順の
断面図である。本実施の形態は、図２に示した半導体素
子の実装方法に係る。本実施の形態の図２０に示した第
２の実施の形態と相違する点は、フラックスに代え活性
樹脂１８を用いてはんだ付けを行っている点のみである
ので、詳細な説明は省略する。なお、キャップ膜８が薄
い金（または金合金）膜あるいはフラックスに溶解する
樹脂膜により形成されている場合には、キャップ膜８は
はんだ溶融時にはんだ内あるいは活性樹脂内に溶け込む
ため、はんだリフロー終了後には、図２３(ｂ′)、
（ｃ′）に示されるように、消滅してしまう。図２４
（ａ）〜（ｃ）は、本発明の半導体装置の製造方法の第
６の実施の形態を示す工程順の断面図である。本実施の
形態は、図４に示した半導体素子の実装方法に係る。本
実施の形態の図２１に示した第３の実施の形態と相違す
る点は、フラックスに代え活性樹脂１８を用いてはんだ
付けを行っている点のみであるので、詳細な説明は省略
する。
【００１４】図２５（ａ）〜（ｃ）は、本発明の半導体
装置の製造方法の第７の実施の形態を示す工程順の断面
図である。本実施の形態は、図３に示した半導体素子の
実装方法に係る。上面および側面の一部にキャップ膜８
が形成された柱状バンプ６の先端部にフラックス１５を
供給し、また配線基板１２のパッド１４上にははんだ層
１６を形成しておく〔図２５（ａ）〕。位置決め後、配
線基板１２上に半導体素子を搭載し、はんだリフローを
行うと、はんだはキャップ膜８に沿って濡れ上がるた
め、はんだフィレット１１は柱状バンプ６の側面にまで
形成される〔図２５（ｂ）〕。そして、フラックス１５
を洗浄・除去した後、アンダーフィル樹脂１７を充填
し、硬化させる〔図２５（ｃ）〕。なお、キャップ膜８
が薄い金（または金合金）膜あるいはフラックスに溶解
する樹脂膜により形成されている場合には、キャップ膜
８ははんだ溶融時にはんだ内あるいはフラックス内に溶
け込むため、はんだリフロー終了後には、図２５
(ｂ′)、（ｃ′）に示されるように、消滅してしまう。
図２６（ａ）〜（ｃ）は、本発明の半導体装置の製造方
法の第８の実施の形態を示す工程順の断面図である。本
実施の形態は、図５に示した半導体素子の実装方法に係
る。本実施の形態は、柱状バンプ６の側面の一部にもは
んだメッキ層９が形成されている点を除いて、図２１に
示した第３の実施の形態と同様であるので、詳細な説明
は省略する。図２７（ａ）〜（ｃ）は、本発明の半導体
装置の製造方法の第９の実施の形態を示す工程順の断面
図である。本実施の形態は、図３に示した半導体素子の
実装方法に係る。本実施の形態の図２５に示した第７の
実施の形態と相違する点は、フラックスに代え活性樹脂
１８を用いてはんだ付けを行っている点のみであるの
で、詳細な説明は省略する。なお、キャップ膜８が薄い
金（または金合金）膜あるいはフラックスに溶解する樹
脂膜により形成されている場合には、キャップ膜８はは
んだ溶融時にはんだ内あるいは活性樹脂内に溶け込むた
め、はんだリフロー終了後には、図２７(ｂ′)、
（ｃ′）に示されるように、消滅してしまう。図２８
（ａ）〜（ｃ）は、本発明の半導体装置の製造方法の第
１０の実施の形態を示す工程順の断面図である。本実施
の形態は、図５に示した半導体素子の実装方法に係る。
本実施の形態の図２６に示した第８の実施の形態と相違
する点は、フラックスに代え活性樹脂１８を用いてはん
だ付けを行っている点のみであるので、詳細な説明は省
略する。第７〜第１１の実施の形態において、フラック
スや活性樹脂の酸化膜除去能力および供給量について
は、これら実施の形態の特徴的な構造である、はんだが
柱状バンプの側面の一部まで濡れ上がったフィレット形
状を得るため、適宜調整する必要がある。図２９（ａ）
〜（ｃ）は、本発明の半導体装置の製造方法の第１１の
実施の形態を示す工程順の断面図である。本実施の形態
において用いられる半導体素子の柱状バンプ６の上面お
よび側面の上部部分は、はんだ付け時にフラックスに溶
解する樹脂材料からなるキャップ膜８′によって被覆さ
れている。この被覆により、柱状バンプ６の接合部は、
大気中においても酸化されることがなく、清浄な状態に
維持される。配線基板１２のパッド１４上に形成された
はんだ層１６上にはフラックスを塗布しておく〔図２９
（ａ）〕。柱状バンプ６がパッド１４上に位置するよう
に半導体素子の位置決めを行った後、配線基板１２上に
半導体素子を搭載し、はんだリフローを行うと、キャッ
プ膜８′が溶解して柱状バンプ６の接合部が露出され、
柱状バンプ６はパッド１４にはんだ付けされる〔図２９
（ｂ）〕。フラックス１５を洗浄・除去した後、アンダ
ーフィル樹脂１７を充填し、硬化させる〔図２９
（ｃ）〕。本実施の形態においては、フラックス１５を
はんだ層１６に塗布していたが、これに代え柱状バンプ
６側に塗布するようにしてもよい。また、フラックスに
代えフラックス作用を有する活性樹脂を用いてもよい。
【００１５】第７〜第１１の実施の形態において、フラ
ックスや活性樹脂の酸化膜除去能力および供給量につい
ては、これら実施の形態の特徴的な構造である、はんだ
が柱状バンプの側面の一部まで濡れ上がったフィレット
形状を得るため、適宜調整する必要がある。すなわち、
本発明の半導体装置製造プロセスにおいて所要の接合形
状を安定して得るために重要なことは、フラックス若し
くは活性樹脂が適切な酸化膜の除去能力を持ち、適切な
量を供給されているかという点である。酸化膜除去能力
が強すぎると濡れさせたくない柱状バンプの根元までは
んだが濡れ上がってはんだが柱状バンプを包む形状とな
り、柱状バンプと接着層、若しくは接着層と密着層の間
にはんだが進入して接着強度を低下させ剥離に至る恐れ
が発生する。また、酸化膜除去能力があまり弱くても銅
バンプとはんだの界面で金属接合が安定して行われず接
続不良となる。従って、適切な酸化膜除去能力を持つフ
ラックス若しくは活性樹脂の選択、および適切な量を均
一に供給することが重要である。しかし、本発明の半導
体素子のはんだ付けにおいて、フラックス若しくは活性
樹脂は必須ではなく、接合界面やはんだ層表面が十分に
清浄に保たれている場合には、これらを用いることなく
はんだ付けを行うことも出来る。次の第１２、第１３の
実施の形態はフラックス若しくは活性樹脂を用いないは
んだ付け方法に係る。
【００１６】図３０（ａ）〜（ｃ）は、本発明の半導体
装置の製造方法の第１２の実施の形態を示す工程順の断
面図である。本実施の形態は、図７に示した半導体素子
の実装方法に係る。本実施の形態においては、柱状突起
６の上部に設けられたはんだメッキ層９の表面に金層１
０が設けられると共にパッド１４上にも金層１０が設け
られる〔図３０（ａ）〕。これら金層が形成されている
ことにより、はんだメッキ層９およびパッド１４の表面
は酸化されることなく清浄な状態に保持される。柱状バ
ンプ６がパッド１４上に位置するように半導体素子の位
置決めを行った後、配線基板１２上に半導体素子を搭載
し、はんだリフローを行うと、金層１０ははんだ内に溶
け込み、柱状バンプ６はパッド１４にはんだフィレット
１１を介して接合される〔図３０（ｂ）〕。その後、ア
ンダーフィル樹脂１７を充填し、硬化させる〔図３０
（ｃ）〕。本実施の形態においては、はんだメッキ層９
およびパッド１４上の双方に金層１０が形成されていた
が、いずれか一方のみであってもよい。その場合には、
保管、搬送、実装の一連の過程は、真空、還元性雰囲気
などの非酸化性雰囲気中にて行い、接合部表面が汚染さ
れることのないようにすることが肝要である。図３１
（ａ）〜（ｃ）は、本発明の半導体装置の製造方法の第
１３の実施の形態を示す工程順の断面図である。本実施
の形態において用いられる半導体素子の柱状バンプ６の
上面および側面の上部部分は、薄い金層１０によって被
覆されている。また、パッド１４上のはんだ層１６上に
も金層１０が形成されている〔図３１（ａ）〕。位置決
め後、配線基板１２上に半導体素子を搭載し、はんだリ
フローを行うと、金層１０ははんだ内に溶け込み、柱状
バンプ６はパッド１４にはんだフィレット１１を介して
接合される〔図３１（ｂ）〕。その後、アンダーフィル
樹脂１７を充填し、硬化させる〔図３１（ｃ）〕。本実
施の形態においては、金層１０は、柱状バンプ６とはん
だ層１６上の双方に形成されていたが、いずれか一方の
みであってもよい。一方に金層が形成されない場合に
は、取り扱いは、真空、還元性雰囲気などの非酸化性雰
囲気中にて行い、接合部表面が汚染されることのないよ
うにすることが肝要である。
【００１７】図３２（ａ）〜（ｃ）は、本発明の半導体
装置の製造方法の第１４の実施の形態を示す工程順の断
面図である。半導体素子および配線基板の表面をアルゴ
ン等の不活性ガスのプラズマ雰囲気に曝して柱状バンプ
６とパッド１４の接合面を清浄化する〔図３２
（ａ）〕。位置決め後、配線基板１２上に半導体素子を
搭載し、加圧してパッド１４に柱状バンプ６の先端部を
圧着する〔図３２（ｂ）〕。このとき、加熱、超音波の
いずれかの手段または両方の手段を併用するようにして
もよい。その後、アンダーフィル樹脂１７を充填し、硬
化させる〔図３２（ｃ）〕。図３３（ａ）〜（ｃ）は、
本発明の半導体装置の製造方法の第１５の実施の形態を
示す工程順の断面図である。本実施の形態では、配線基
板のパッド１４上に予め金等からなるキャップ膜８が形
成されている。本実施の形態の、図３２に示した第１１
の実施の形態と相違する点は、パッド１４上にキャップ
膜８が形成されている点のみであるので、詳細な説明は
省略する。本実施の形態では、配線基板のパッド側にの
みキャップ膜８が形成されていたが、逆に柱状バンプ側
にのみキャップ膜を形成するようにできる。また、第１
１、第１２の実施の形態のように、少なくとも一方の接
合面にキャップ膜が形成されていない場合には、真空ま
たは非酸化性雰囲気において接合を行うことがより好ま
しい。すなわち、プラズマによる清浄化処理から接合を
実行するまでの環境を真空または非酸化性雰囲気状態に
維持することがより好ましい。図３４（ａ）〜（ｃ）
は、本発明の半導体装置の製造方法の第１６の実施の形
態を示す工程順の断面図である。本実施の形態では、半
導体素子に、柱状バンプ６の上面にキャップ膜８が形成
されているものを用い、また配線基板のパッド１４上に
も予めキャップ膜８を形成しておく。本実施の形態の、
図３２に示した第１１の実施の形態と相違する点は、柱
状バンプ６上およびパッド１４上にキャップ膜８が形成
されている点のみであるので、詳細な説明は省略する
（実施例３参照）。
【００１８】
【実施例】次に、本発明の実施例について図面を参照し
て詳細に説明する。 ［実施例１］本発明の実施例１について、半導体素子の
製造方法を図９を参照して説明する。まず半導体基板１
上に形成されたアルミニウム合金の配線層上にシリコン
酸化膜のカバーコート３を形成し、配線層先端部に形成
された電極２上のカバーコート除去する。次に、密着層
４としてチタン、接着層５として銅の膜を順にスパッタ
リングにより全面に形成する。カバーコート膜の厚さを
４．５μｍ、密着層の厚さを６０ｎｍ、接着層の厚さを
５００ｎｍとした。次に、メッキレジスト膜１９を形成
し、電解メッキにより柱状バンプ６として銅を堆積させ
る。この時柱状バンプの寸法は、直径約１４０μｍ、高
さ約９０μｍとした。その後続けて金メッキを行って柱
状バンプ上面に約０．１μｍ厚さのキャップ膜８を形成
し、メッキレジストを剥離した後、銅バンプをマスクと
して接着層および密着層の不要な部分をウェットエッチ
ングにより除去し、酸化性雰囲気中で熱処理を行って柱
状バンプの側面に濡れ防止膜７を形成して、銅の柱状バ
ンプ形成が完了する。濡れ防止膜７はメッキレジスト剥
離直後に形成してもよい。
【００１９】次に、銅の柱状バンプを有する半導体素子
の配線基板への実装方法を図２０を参照して説明する。
まず、ガラス板等の平滑、平坦なプレート上にスキージ
ングでフラックス１５を約４０μｍの厚さ均一に塗付
し、柱状バンプを押しつけ先端にフラックスを転写させ
る。フラックスを転写させる方法は、ピン上のフラック
スを転写するピン転写法などであってもよく、銅バンプ
の先端への安定した補給が可能な範囲でその方法は制約
されない。この後半導体チップを配線基板に実装する
が、配線基板には予めパッド部に錫／鉛共晶はんだペー
ストを印刷により供給し、リフロー後平板を基板面に平
行に押しつけ、はんだ上部を潰して高さが均一になるよ
うにしておく。次に、柱状バンプが配線基板のパッド上
に位置するように半導体素子を位置決めした後配線基板
上に搭載し、半導体素子を押圧しつつはんだリフローし
て柱状バンプ６を配線基板のパッド１４に接続する。半
導体素子と配線基板の接合形状は、柱状バンプの上面の
みにはんだ濡れ性の良好なキャップ膜が形成されており
側面には濡れ防止膜が形成されているため、側面へはん
だが回り込むことがなく、柱状バンプの上面のみがパッ
ドと接合したものとなる。すなわち、はんだが柱状バン
プを濡れ上がって柱状バンプと接着層あるいは接着層と
密着層の間にまで到達してその接合強度を低下させるこ
とがなく、かつくびれ形状のような応力集中部を作らな
いため、信頼性の高い構造が形成できる。次に、フラッ
クス１５を洗浄・除去した後、アンダーフィル樹脂１７
を側面より注入し、充填後硬化させ半導体素子の実装が
完了する。本実施例では、配線基板にはんだペーストを
供給した後一旦溶融、固化させたものにフリップチップ
を実装していたが、はんだペーストを溶融・固化させず
にフリップチップを搭載、接合することも出来る。
【００２０】［実施例２］本発明の実施例２について、
半導体素子の製造方法を図１０を参照して説明する。実
施例１の場合と同様に、図１０（ｂ）に示すように、電
極２上に、厚さ６０ｎｍの密着層、厚さ５００ｎｍの接
着層、直径約１４０μｍ、高さ約９０μｍの柱状バンプ
６を形成した後、メッキレジスト膜１９に酸素プラズマ
によるエッチング処理を施し、柱状バンプの上部を約１
５μｍ露出させ、金メッキを行って約０．１μｍ厚さの
キャップ膜８を形成する。その後、メッキレジストを剥
離し、柱状バンプをマスクとして接着層および密着層の
不要な部分をウェットエッチングにより化学的に除去
し、酸化性雰囲気中熱処理を行って銅の柱状バンプの側
面に濡れ防止膜７を形成する。次に、このようにして形
成された柱状バンプを有する半導体素子の配線基板への
実装方法を図２５を参照して説明する。図２５（ａ）に
示すように、配線基板のパッド上に予めはんだ層１６を
形成しておくと共に、柱状バンプ６の先端部にフラック
ス１５を塗布する。次に、柱状バンプが配線基板のパッ
ド上に位置するように半導体素子を位置決めした後配線
基板上に搭載し、半導体素子を押圧しつつはんだリフロ
ーして柱状バンプ６を配線基板のパッド１４に接続す
る。半導体素子と配線基板の接合形状は、柱状バンプの
上面と側面の一部にはんだ濡れ性の良好なキャップ膜が
形成されおり側面には濡れ防止膜が形成されているた
め、はんだフィレット１１が柱状バンプの上部を包み込
むように形成される。そして、はんだが柱状バンプの基
部にまで濡れ上がることがない。次に、フラックス１５
を洗浄・除去した後、アンダーフィル樹脂１７を側面よ
り注入し、充填後硬化させ半導体素子の実装が完了す
る。
【００２１】［実施例３］次に、本発明の実施例３とし
て、半導体素子の製造方法を図１２を参照して説明す
る。実施例１の場合と同様に、カバーコートを形成した
後、密着層４としてクロム／銅、接着層５として銅を順
にスパッタリングして全面に密着層と接着層を形成す
る。密着層４の厚さを１００ｎｍ、接着層５の厚さを５
００ｎｍとした。メッキレジスト膜１９を形成し、直径
約１４０μｍ、高さ約９０μｍの銅の柱状バンプ６を電
解メッキにより形成した後、ドライ法によりエッチング
処理を施し、メッキレジストと銅のエッチング速度の差
を利用して銅バンプの上部を露出させる。露出させる部
分の高さは約１５μｍとした。次に、電解メッキにより
銅バンプの上に錫９６．５重量％／銀３．５重量％の共
晶合金のはんだメッキ層９を約１５μｍの厚さに形成す
る。
【００２２】この時、はんだメッキ層９は柱状バンプの
側面上にも形成されるため、後の溶融接続時に電極間シ
ョートが起こらないように膜厚の制御が重要である。次
に、メッキレジスト剥離し、余分な密着層および接着層
をウェットエッチングで除去した後、酸化性雰囲気にて
熱処理を行って柱状バンプ６の側面に濡れ防止膜７を形
成し、プラズマ処理を行ってはんだメッキ層９上に形成
された酸化膜を除去する。次に、上記のように形成され
た半導体素子の配線基板への実装方法を図２８を参照し
て説明する。銅バンプ上のはんだメッキ層９の先端に活
性樹脂１８をガラス板等の平滑、平坦なプレート上にス
キージングで約４０μｍの厚さ均一に塗付し、これに柱
状バンプを押しつけ先端に熱硬化性樹脂（活性樹脂１
８）を転写させる。活性樹脂１８を転写させる方法は、
ピン転写など柱状バンプの先端への安定した補給が可能
な範囲で制約されない。通常はバンプ表面の酸化膜除去
のためにフラックスを使用しているが、実装後のフラッ
クス洗浄は、半導体素子と配線基板の狭い隙間を洗浄し
なければならないために特別な洗浄装置の導入が必要と
なり、洗浄時間も長時間を要しコストアップの要因にな
っている。また、洗浄残渣が残りやすく信頼性低下の一
要因となっている。また、今後の微細ピッチ化によって
隙間洗浄は益々難しくなることが予想される。本実施例
のように活性樹脂を使用すれば、無洗浄化によって、工
数および設備投資の削減、製品歩留まりの向上、実装信
頼性の向上の面で効果がある。
【００２３】活性樹脂１８を塗布した後、半導体素子を
配線基板上に位置決めして搭載し、リフローを行って柱
状バンプと配線基板のパッドとを接続する。最後にアン
ダーフィル樹脂を隙間に充填し、硬化させて半導体素子
の実装工程を完了する。ここでは活性樹脂を転写し実装
しているが、活性樹脂に変えてフラックスを使用するこ
ともである。また、柱状バンプ上に形成したはんだ層の
上に金メッキを薄く施すと接合性はさらに向上し、フラ
ックスを使用しないで接合することもできる。本実施例
においては活性樹脂をバンプ先端に微量転写し、アンダ
ーフィル樹脂を後充填したが、信頼性がアンダーフィル
樹脂と同等以上に高い活性樹脂を用いれば、配線基板上
に適量の活性樹脂を供給し、半導体チップを基板上に搭
載し、リフロー時に樹脂硬化も行うようにして、樹脂注
入を行うことなく樹脂充填を実現することもできる。ま
た、実施例１〜３において、酸化防止のためにはフラッ
クス成分に可溶な樹脂皮膜をパッド上、はんだ層上、は
んだメッキ層上等に設けてもよい。さらに、バンプ先端
に転写し接続に使用したフラックスの代わりにフラック
ス効果を有し、接合時の熱量により硬化して接続後に接
続部補強する活性樹脂を使用することも可能である。
【００２４】［実施例４］次に、本発明の第４の実施例
について、半導体素子の製造方法を図２を用いて説明す
る。まず、半導体基板１上全面に酸化シリコンを堆積し
てカバーコート３を形成し、その一部除去してアルミニ
ウム合金製の電極２の表面を露出させた後、密着層４と
してチタン、接着層５として銅の膜を順にスパッタリン
グして密着層と接着層を全面に形成する。カバーコート
の厚さを４．５μｍ、密着層の厚さを６０ｎｍ、接着層
の厚さを５００ｎｍとした。次に、メッキレジスト膜１
９を形成し、電解メッキにより銅を堆積させて柱状バン
プ６を形成した。柱状バンプの寸法は、直径約１４０μ
ｍ、高さ約９０μｍとした。その後続けて柱状バンプ上
面に約５μｍ厚さのキャップ膜８を金メッキにより形成
し、メッキレジストを剥離した後、銅バンプをマスクと
して接着層および密着層の不要な部分をウェットエッチ
ングにより除去した（本実施例においては濡れ防止膜は
形成されない）。
【００２５】次に、銅バンプを有する半導体素子の配線
基板への実装工程を図３４を参照して説明する。本実施
例においては、配線基板１２のパッド１４上にもキャッ
プ膜８（金メッキ層）が形成されている。半導体素子を
配線基板へ搭載する直前に、半導体素子と配線基板とに
アルゴンプラズマ洗浄を実施する。この後、半導体素子
と配線基板とを位置合わせして半導体素子を配線基板上
に搭載し、バンプあたりおよそ５〜５０ｇｆ（０．０４
９〜０．４９Ｎ）の荷重を印加しつつ、３５０℃に加熱
してバンプ−パッド間を接合する。ここではフラックス
を使用していないため洗浄する必要が無く、この直後に
アンダーフィル樹脂を側面より注入し、充填後樹脂を硬
化させる。
【００２６】
【発明の効果】以上説明したように、本発明は、半導体
素子上の柱状バンプを少量のはんだを用いて若しくはは
んだを用いることなく配線基板上のパッドに接続するも
のであるので、ソフトエラーの原因となるα線量を低減
して信頼性の向上を図ることができる。また、柱状バン
プのはんだと接合される部位が、柱状バンプの上面若し
くは上面と上面近辺のバンプ側面に限定されるため、バ
ンプが高くなってもバンプ径を太くする必要がなく、半
導体基板と配線基板間の距離を確保しつつ多ピン化に対
応することができる。したがって、本発明によれば、Ｌ
ＳＩの高密度化が進行してもアンダーフィル樹脂の充填
を容易にかつ信頼性高く実行することが可能になる。ま
た、本発明によれば、はんだが柱状バンプの基部にまで
濡れ上がって柱状バンプと接着層あるいは接着層と密着
層の間の接合強度を低下させることがないので、信頼性
向上を図ることができる。本発明の柱状バンプは、ウェ
ハ段階において電解メッキ法等により形成するものであ
るので、はんだボール搭載法に比べ低コストで製造する
ことが可能である。また、フリップチップ実装時に使用
するフラックスの代わりにフラックス活性効果を有する
熱硬化性樹脂（活性樹脂）を使用する実施例によれば、
洗浄工程削減による低コスト化と、洗浄残渣が無くなる
ことによる信頼性向上を実現することができる。
【図面の簡単な説明】
【図１】 本発明の半導体素子の第１の実施の形態を示
す断面図。
【図２】 本発明の半導体素子の第２の実施の形態を示
す断面図。
【図３】 本発明の半導体素子の第３の実施の形態を示
す断面図。
【図４】 本発明の半導体素子の第４の実施の形態を示
す断面図。
【図５】 本発明の半導体素子の第５の実施の形態を示
す断面図。
【図６】 本発明の半導体素子の第６の実施の形態を示
す断面図。
【図７】 本発明の半導体素子の第７の実施の形態を示
す断面図。
【図８】 本発明の半導体素子の製造方法の第１の実施
の形態を示す断面図。
【図９】 本発明の半導体素子の製造方法の第２の実施
の形態を示す断面図。
【図１０】 本発明の半導体素子の製造方法の第３の実
施の形態を示す断面図。
【図１１】 本発明の半導体素子の製造方法の第４の実
施の形態を示す断面図。
【図１２】 本発明の半導体素子の製造方法の第５の実
施の形態を示す断面図。
【図１３】 本発明の半導体装置の第１の実施の形態を
示す断面図。
【図１４】 本発明の半導体装置の第２の実施の形態を
示す断面図。
【図１５】 本発明の半導体装置の第３の実施の形態を
示す断面図。
【図１６】 本発明の半導体装置の第４の実施の形態を
示す断面図。
【図１７】 本発明の半導体装置の第５の実施の形態を
示す断面図。
【図１８】 本発明の半導体装置の第６の実施の形態を
示す断面図。
【図１９】 本発明の半導体装置の製造方法の第１の実
施の形態を示す断面図。
【図２０】 本発明の半導体装置の製造方法の第２の実
施の形態を示す断面図。
【図２１】 本発明の半導体装置の製造方法の第３の実
施の形態を示す断面図。
【図２２】 本発明の半導体装置の製造方法の第４の実
施の形態を示す断面図。
【図２３】 本発明の半導体装置の製造方法の第５の実
施の形態を示す断面図。
【図２４】 本発明の半導体装置の製造方法の第６の実
施の形態を示す断面図。
【図２５】 本発明の半導体装置の製造方法の第７の実
施の形態を示す断面図。
【図２６】 本発明の半導体装置の製造方法の第８の実
施の形態を示す断面図。
【図２７】 本発明の半導体装置の製造方法の第９の実
施の形態を示す断面図。
【図２８】 本発明の半導体装置の製造方法の第１０の
実施の形態を示す断面図。
【図２９】 本発明の半導体装置の製造方法の第１１の
実施の形態を示す断面図。
【図３０】 本発明の半導体装置の製造方法の第１２の
実施の形態を示す断面図。
【図３１】 本発明の半導体装置の製造方法の第１３の
実施の形態を示す断面図。
【図３２】 本発明の半導体装置の製造方法の第１４の
実施の形態を示す断面図。
【図３３】 本発明の半導体装置の製造方法の第１５の
実施の形態を示す断面図。
【図３４】 本発明の半導体装置の製造方法の第１６の
実施の形態を示す断面図。
【図３５】 半導体素子の従来例を示す断面図。
【図３６】 半導体装置の従来例を示す断面図。
【符号の説明】
１ 半導体基板 ２ 電極 ３ カバーコート ４ 密着層 ５ 接着層 ６ 柱状バンプ ７ 濡れ防止膜 ８、８′ キャップ膜 ９ はんだメッキ層 １０ 金層 １１ はんだフィレット １２ 配線基板 １３ ソルダーレジスト膜 １４ パッド １５ フラックス １６ はんだ層 １７ アンダーフィル樹脂 １８ 活性樹脂 １９ メッキレジスト膜 ２０ はんだバンプ

Claims (43)

    【特許請求の範囲】
  1. 【請求項１】 電極上にバンプとなる柱状突起が半導体
    基板上に露出して形成されている半導体素子において、
    前記柱状突起の側面の上部部分および上面が、前記柱状
    突起の酸化を防止しはんだ付け時に前記柱状突起のはん
    だに濡れる領域を画定するキャップ膜により被覆されて
    いることを特徴とする半導体素子。
  2. 【請求項２】 電極上にバンプとなる柱状突起が形成さ
    れている半導体素子において、前記柱状突起の側面の少
    なくとも前記電極寄りの部分には濡れ防止膜が形成され
    ていることを特徴とする半導体素子。
  3. 【請求項３】 前記柱状突起は、密着層および接着層を
    介して前記電極上に形成されていることを特徴とする請
    求項１または２に記載の半導体素子。
  4. 【請求項４】 前記柱状突起の上面、または、前記柱状
    突起の側面の上部部分および上面が、前記柱状突起の酸
    化を防止し前記柱状突起のはんだに濡れる領域を画定す
    るキャップ膜により被覆されていることを特徴とする請
    求項２に記載の半導体素子。
  5. 【請求項５】 前記キャップ膜は、金、金合金、錫、イ
    ンジウムまたはパラジウムを用いて形成されていること
    を特徴とする請求項１または４に記載の半導体素子。
  6. 【請求項６】 前記キャップ膜は、はんだ付け時にフラ
    ックスにより溶解する樹脂被膜であることを特徴とする
    請求項１または４に記載の半導体素子。
  7. 【請求項７】 前記柱状突起の上面、または、前記柱状
    突起の側面の上部部分および上面が、はんだ層により被
    覆されていることを特徴とする請求項２に記載の半導体
    素子。
  8. 【請求項８】 前記はんだ層が、鉛を含まない材料によ
    り形成されていることを特徴とする請求項７に記載の半
    導体素子。
  9. 【請求項９】 前記はんだ層が、薄い金膜または金合金
    膜により被覆されていることを特徴とする請求項７また
    は８に記載の半導体素子。
  10. 【請求項１０】 前記濡れ防止膜が、酸化膜または窒化
    膜であることを特徴とする請求項２〜９のいずれかに記
    載の半導体素子。
  11. 【請求項１１】 前記濡れ防止膜が、前記柱状突起の表
    面が酸化されて形成された膜であることを特徴とする請
    求項２〜９のいずれかに記載の半導体素子。
  12. 【請求項１２】 前記柱状突起が、銅または銅合金によ
    り形成されていることを特徴とする請求項１〜１１のい
    ずれかに記載の半導体素子。
  13. 【請求項１３】 電極が形成された半導体基板上全面に
    メッキ電極となる下地金属層を形成する工程と、前記電
    極の位置に開口を有するメッキレジスト膜を形成する工
    程と、電解メッキにより良導電性金属を柱状に堆積して
    柱状突起を形成する工程と、前記メッキレジスト膜を除
    去する工程と、前記柱状突起をマスクとして前記下地金
    属層をエッチング除去する工程と、前記柱状突起の表面
    に濡れ防止膜を形成する工程と、を含む半導体素子の製
    造方法。
  14. 【請求項１４】 電極が形成された半導体基板上に、前
    記電極の位置に開口を有するメッキレジスト膜を形成す
    る工程と、無電解メッキに対する活性化処理を行って活
    性化処理層を形成する工程と、前記メッキレジスト膜上
    の前記活性化層を除去する工程と、無電解メッキにより
    良導電性金属を前記開口内に堆積して柱状突起を形成す
    る工程と、前記メッキレジスト膜を除去する工程と、前
    記柱状突起の表面に濡れ防止膜を形成する工程と、を含
    む半導体素子の製造方法。
  15. 【請求項１５】 前記柱状突起の表面に濡れ防止膜を形
    成する工程の終了後、前記柱状突起の実装基板への接続
    部の前記濡れ防止膜を除去する工程が付加されることを
    特徴とする請求項１３または１４に記載の半導体素子の
    製造方法。
  16. 【請求項１６】 前記柱状突起の表面に濡れ防止膜を形
    成する工程の前後に、前記柱状突起の前記濡れ防止膜の
    非形成領域をマスクにて被覆する工程と、該マスクを除
    去する工程とが付加されることを特徴とする請求項１３
    または１４に記載の半導体素子の製造方法。
  17. 【請求項１７】 前記濡れ防止膜が、ＣＶＤ法により堆
    積されたシリコン酸化膜またはシリコン窒化膜であるこ
    とを特徴とする請求項１３〜１６のいずれかに記載の半
    導体素子の製造方法。
  18. 【請求項１８】 前記柱状突起の表面に濡れ防止膜を形
    成する工程が、前記柱状突起を酸化性雰囲気に曝して前
    記柱状突起の表面に酸化膜を形成する工程であることを
    特徴とする請求項１３〜１６のいずれかに記載の半導体
    素子の製造方法。
  19. 【請求項１９】 前記柱状突起の接続部の前記濡れ防止
    膜を除去する工程が、不活性ガスのプラズマに前記柱状
    突起を曝す工程であることを特徴とする請求項１５、１
    ７または１８のいずれかに記載の半導体素子の製造方
    法。
  20. 【請求項２０】 前記柱状突起を形成する工程の終了後
    前記メッキレジスト膜を除去する工程に先だって、前記
    柱状突起の上面を前記柱状突起よりも酸化し難い金属材
    料からなるキャップ膜で被覆する工程が付加されること
    を特徴とする請求項１３〜１９のいずれかに記載の半導
    体素子の製造方法。
  21. 【請求項２１】 前記柱状突起を形成する工程の終了後
    前記メッキレジスト膜を除去する工程に先だって、前記
    メッキレジスト膜にハーフエッチングを施して前記柱状
    突起の上部側面を露出させる工程と、前記柱状突起の上
    面および上部側面を前記柱状突起よりも酸化し難い金属
    からなるキャップ膜で被覆する工程と、が付加されるこ
    とを特徴とする請求項１３〜１９のいずれかに記載の半
    導体素子の製造方法。
  22. 【請求項２２】 前記柱状突起を形成する工程の終了後
    前記メッキレジスト膜を除去する工程に先だって、前記
    柱状突起の上面をはんだ層で被覆する工程が付加される
    ことを特徴とする請求項１３、１５〜１９のいずれかに
    記載の半導体素子の製造方法。
  23. 【請求項２３】 前記柱状突起を形成する工程の終了後
    前記メッキレジスト膜を除去する工程に先だって、前記
    メッキレジスト膜にハーフエッチングを施して前記柱状
    突起の上部側面を露出させる工程と、前記柱状突起の上
    面および上部側面をはんだ層で被覆する工程と、が付加
    されることを特徴とする請求項１３、１５〜１９のいず
    れかに記載の半導体素子の製造方法。
  24. 【請求項２４】 半導体素子の電極上に形成された導電
    性の柱状突起が、配線基板上のパッドにはんだ付けされ
    ている半導体装置において、前記柱状突起の側面の少な
    くとも前記電極寄りの部分は濡れ防止膜に覆われている
    ことを特徴とする半導体装置。
  25. 【請求項２５】 半導体素子の電極上に形成された導電
    性の柱状突起が、配線基板上のパッドにはんだ付けされ
    ている半導体装置において、前記柱状突起のはんだ付け
    部は該柱状突起の上面に限定されていることを特徴とす
    る半導体装置。
  26. 【請求項２６】 半導体素子の電極上に形成された導電
    性の柱状突起が、配線基板上のパッドにはんだ付けされ
    ている半導体装置において、前記柱状突起は前記柱状突
    起の上面、または、前記柱状突起の側面の上部部分およ
    び上面に形成された、前記柱状突起よりも酸化し難い金
    属からなる難酸化性金属膜を介してはんだ付けされてい
    ることを特徴とする半導体装置。
  27. 【請求項２７】 半導体素子の電極上に形成された導電
    性の柱状突起が、配線基板上のパッドに接続されている
    半導体装置において、前記柱状突起の上面と前記配線基
    板のパッドの表面は前記柱状突起よりも酸化し難い金属
    からなる難酸化性金属膜を介して接合されていることを
    特徴とする半導体装置。
  28. 【請求項２８】 前記難酸化性金属膜が、金または金合
    金により形成されていることを特徴とする請求項２６ま
    たは２７に記載の半導体装置。
  29. 【請求項２９】 前記半導体素子と前記配線基板との間
    の間隙には、樹脂が充填されていることを特徴とする請
    求項２４〜２８のいずれかに記載の半導体装置。
  30. 【請求項３０】 半導体素子の電極上に形成された柱状
    突起の先端部若しくはこれとはんだ付けされる配線基板
    のパッド上のいずれかにフラックス活性効果を有する熱
    硬化性樹脂を供給する工程と、前記柱状突起とはんだが
    所定量供給された配線基板のパッドとを位置合わせする
    工程と、加熱して前記配線基板のパッドへ前記柱状突起
    の先端部のみをはんだ付けする工程と、を含むことを特
    徴とする半導体装置の製造方法。
  31. 【請求項３１】 半導体素子の電極上に形成された柱状
    突起の先端部若しくはこれとはんだ付けされる配線基板
    のパッド上のいずれかにフラックスを供給する工程と、
    前記柱状突起とはんだが所定量供給された配線基板のパ
    ッドとを位置合わせする工程と、加熱して前記配線基板
    のパッドへ前記柱状突起の先端部のみをはんだ付けする
    工程と、前記フラックスを洗浄・除去する工程と、を含
    むことを特徴とする半導体装置の製造方法。
  32. 【請求項３２】 少なくとも前記はんだ付け工程以前に
    は、前記柱状突起の上面、または、前記柱状突起の側面
    の上部部分および上面が、濡れ性に優れた金属材料から
    なるキャップ膜により被覆されていることを特徴とする
    請求項３０または３１に記載の半導体装置の製造方法。
  33. 【請求項３３】 前記はんだ付け工程以前には、前記柱
    状突起の上面、または、前記柱状突起の側面の上部部分
    および上面が、はんだ付け時にフラックス作用を有する
    材料により溶解する樹脂材料からなるキャップ膜により
    被覆されていることを特徴とする請求項３０または３１
    に記載の半導体装置の製造方法。
  34. 【請求項３４】 柱状突起の先端部若しくはこれとはん
    だ付けされる配線基板のパッド上のいずれかにフラック
    ス活性効果を有する熱硬化性樹脂を供給する工程と、半
    導体素子の電極上に形成された、先端部にはんだ層を有
    する前記柱状突起と前記配線基板のパッドとを位置合わ
    せする工程と、加熱して前記配線基板のパッドへ前記柱
    状突起の先端部のみをはんだ付けする工程と、を含むこ
    とを特徴とする半導体装置の製造方法。
  35. 【請求項３５】 柱状突起の先端部若しくはこれとはん
    だ付けされる配線基板のパッド上のいずれかにフラック
    スを供給する工程と、半導体素子の電極上に形成され
    た、先端部にはんだ層を有する前記柱状突起と前記配線
    基板のパッドとを位置合わせする工程と、加熱して前記
    配線基板のパッドへ前記柱状突起の先端部のみをはんだ
    付けする工程と、前記フラックスを洗浄・除去する工程
    と、を含むことを特徴とする半導体装置の製造方法。
  36. 【請求項３６】 半導体素子の電極上に形成された柱状
    突起と、はんだが所定量供給された配線基板のパッドと
    を位置合わせする工程と、加熱して前記配線基板のパッ
    ドへ前記柱状突起の先端部のみをはんだ付けする工程
    と、を含む半導体装置の製造方法において、前記柱状突
    起のはんだ付け部と前記パッド上のはんだ上の少なくと
    も一方には薄い金膜が形成されていることを特徴とする
    半導体装置の製造方法。
  37. 【請求項３７】 半導体素子の電極上に形成された、先
    端部にはんだ層を有する柱状突起と、これとはんだ付け
    される配線基板のパッドとを位置合わせする工程と、加
    熱して前記配線基板のパッドへ前記柱状突起の先端部の
    みをはんだ付けする工程と、を含む半導体装置の製造方
    法の製造方法において、前記柱状突起のはんだ層と前記
    パッド上の少なくとも一方には薄い金膜が形成されてい
    ることを特徴とする半導体装置の製造方法。
  38. 【請求項３８】 前記はんだ付け工程において、前記半
    導体素子−前記配線基板間に圧力が印加されることを特
    徴とする請求項３０〜３７のいずれかに記載の半導体装
    置の製造方法。
  39. 【請求項３９】 半導体素子の電極上に形成された柱状
    突起の先端表面と配線基板のパッド表面をプラズマによ
    り励起された不活性ガスの物理的な衝撃により清浄化す
    る工程と、前記柱状突起と前記配線基板のパッドとを位
    置合わせする工程と、前記半導体素子−前記配線基板間
    を加圧して前記柱状突起と前記パッドとを接合する工程
    と、を含むことを特徴とする半導体装置の製造方法。
  40. 【請求項４０】 前記半導体素子−前記配線基板間を加
    圧する際に、加熱または超音波振動のいずれか一方若し
    くは両方が付与されることを特徴とする請求項３９に記
    載の半導体装置の製造方法。
  41. 【請求項４１】 前記柱状突起の上面または前記パッド
    の表面のいずれか一方若しくは両方に難酸化性金属膜が
    形成されており、前記柱状突起と前記パッドとが前記難
    酸化性金属膜を介して接合されることを特徴とする請求
    項３９または４０に記載の半導体装置の製造方法。
  42. 【請求項４２】 前記柱状突起と前記パッドとを接合す
    る工程が、真空若しくは非酸化性雰囲気中で行われるこ
    とを特徴とする請求項３９〜４１のいずれかに記載の半
    導体装置の製造方法。
  43. 【請求項４３】 前記パッドへ前記柱状突起をはんだ付
    けする工程若しくは前記柱状突起と前記パッドとを接合
    する工程の終了後、前記半導体素子と前記配線基板との
    間の間隙に樹脂を注入する工程が付加されることを特徴
    とする請求項３０〜４２のいずれかに記載の半導体装置
    の製造方法。
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