JP3078646B2 - インジウムバンプの製造方法 - Google Patents
インジウムバンプの製造方法Info
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- JP3078646B2 JP3078646B2 JP04137353A JP13735392A JP3078646B2 JP 3078646 B2 JP3078646 B2 JP 3078646B2 JP 04137353 A JP04137353 A JP 04137353A JP 13735392 A JP13735392 A JP 13735392A JP 3078646 B2 JP3078646 B2 JP 3078646B2
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- H01L24/11—Manufacturing methods
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- H—ELECTRICITY
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
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- H01L2924/11—Device type
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Description
【０００１】
【産業上の利用分野】本発明はインジウムバンプの製造
方法に係り、半導体基板の電極上に設けられて他の半導
体基板上もしくは回路基板上の電極と圧接接続して両者
の電気的、機械的接続を得るインジウムバンプの製造に
提供されるものである。
方法に係り、半導体基板の電極上に設けられて他の半導
体基板上もしくは回路基板上の電極と圧接接続して両者
の電気的、機械的接続を得るインジウムバンプの製造に
提供されるものである。
【０００２】
【従来の技術】図４〜図７に従来のインジウムバンプの
製造方法を示す。なお、実際の素子では、複数のインジ
ウムバンプが一次元又は二次元に配列され形成される
が、説明を簡単にする為に１バンプ分を抽出してある。
製造方法を示す。なお、実際の素子では、複数のインジ
ウムバンプが一次元又は二次元に配列され形成される
が、説明を簡単にする為に１バンプ分を抽出してある。
【０００３】まず、シリコン基板１１に形成された機能
素子（図示は省略）、基板上の絶縁膜１２の信号入力部
又は出力部に対応した位置に設けられた貫通孔、そして
この貫通孔を介して信号入力部又は出力部と電気的に接
続されて成る電極１３を有するウェファ（図４（ａ））
上にチタン層１４、銅層１５を各々０．１μｍ、１μｍ
の厚さに真空蒸着法により被着する（図４（ｂ））。
素子（図示は省略）、基板上の絶縁膜１２の信号入力部
又は出力部に対応した位置に設けられた貫通孔、そして
この貫通孔を介して信号入力部又は出力部と電気的に接
続されて成る電極１３を有するウェファ（図４（ａ））
上にチタン層１４、銅層１５を各々０．１μｍ、１μｍ
の厚さに真空蒸着法により被着する（図４（ｂ））。
【０００４】次にフォーミングガス中にて４２０℃２０
分程度の熱処理を施し、上記電極１３とチタン膜１４と
をシンターする。
分程度の熱処理を施し、上記電極１３とチタン膜１４と
をシンターする。
【０００５】次に、ポジ型厚膜レジストであるＴＦ−２
０ １６（商品名、東京応化製）を５μｍ〜７μｍスピ
ンコートし、光蝕刻プロセスによって信号入力部又は、
出力部に対応した部分のレジストに開孔１６ａを設ける
（図５（ａ））。
０ １６（商品名、東京応化製）を５μｍ〜７μｍスピ
ンコートし、光蝕刻プロセスによって信号入力部又は、
出力部に対応した部分のレジストに開孔１６ａを設ける
（図５（ａ））。
【０００６】次に、上記銅膜１５を陰極電極としてレジ
ストの開孔部１６ａに電気めっきによって５〜７μｍ厚
に銅めっき層２５を選択的に形成しペデスタル状にする
（図５（ｂ））。次いでニッケル層１７を０．５〜１μ
ｍ厚に電気めっきを施し（図５（ｃ））、更にインジウ
ムを約７μｍ厚電気めっきを施してインジウムバンプ１
８を形成する（図６（ａ））。なお、ここでのＮｉめっ
きはインジウムと銅のバリヤとして作用する。
ストの開孔部１６ａに電気めっきによって５〜７μｍ厚
に銅めっき層２５を選択的に形成しペデスタル状にする
（図５（ｂ））。次いでニッケル層１７を０．５〜１μ
ｍ厚に電気めっきを施し（図５（ｃ））、更にインジウ
ムを約７μｍ厚電気めっきを施してインジウムバンプ１
８を形成する（図６（ａ））。なお、ここでのＮｉめっ
きはインジウムと銅のバリヤとして作用する。
【０００７】次に、選択めっきに用いたレジスト１６を
除去し、銅の蒸着膜１５を露出し、この銅の膜１５及び
その下のチタン膜１４をエッチ除去する事により電気的
に独立した複数のインジウムバンプを得る（図６
（ｂ））。
除去し、銅の蒸着膜１５を露出し、この銅の膜１５及び
その下のチタン膜１４をエッチ除去する事により電気的
に独立した複数のインジウムバンプを得る（図６
（ｂ））。
【０００８】次にダイシング等の手段によりチップとし
た後、チップ表面全体にロジン系フラックスを塗布し、
熱板上で１８０℃〜１９０℃の加熱を施してインジウム
を溶融し、インジウムの表面張力を利用し球状化する。
次いで有機溶剤によりフラックスを洗浄除去し、圧接接
続に供される球状化インジウムバンプ２８を形成する
（図７）。
た後、チップ表面全体にロジン系フラックスを塗布し、
熱板上で１８０℃〜１９０℃の加熱を施してインジウム
を溶融し、インジウムの表面張力を利用し球状化する。
次いで有機溶剤によりフラックスを洗浄除去し、圧接接
続に供される球状化インジウムバンプ２８を形成する
（図７）。
【０００９】以上説明した従来法によるインジウムバン
プ製造法には、最終形状が銅のペデスタル上にＮｉバリ
ヤを介してインジウムバンプが球状化されるという利点
がある。すなわち蒸着した銅の厚さに加えめっき法によ
り形成した銅の厚さ分はインジウムと半導体基板間のス
ペーサーとしての作用を有し、圧接時にインジウムが変
形してもインジウムと半導体基板と接触することがな
く、いたずらに電気容量を増すという事態を回避出来
る。
プ製造法には、最終形状が銅のペデスタル上にＮｉバリ
ヤを介してインジウムバンプが球状化されるという利点
がある。すなわち蒸着した銅の厚さに加えめっき法によ
り形成した銅の厚さ分はインジウムと半導体基板間のス
ペーサーとしての作用を有し、圧接時にインジウムが変
形してもインジウムと半導体基板と接触することがな
く、いたずらに電気容量を増すという事態を回避出来
る。
【００１０】
【発明が解決しようとする課題】上記従来の製造法には
次に述べるインジウム電気めっきの特異性による不具合
がしばしば発生する欠点がある。上記製造法のうち銅、
ニッケルの電気めっきは非常にスムーズに進行するが、
インジウム電気めっきはめっきの核の形成が一様に速や
かに形成されず、下地金属から上方（厚みの増す方向）
へのめっき進行よりも下地金属の周辺部から外方向へ進
行する方が早い。しかも必ずしも等方性は有しない。従
ってめっきされたインジウム量の個々のバラツキが大き
いという結果を生じる。従って、後工程でのインジウム
の球状化のバンプ径、高さも必然的にバラツキを有し、
圧接時の単位面積当りの圧力、インジウム変形量にも波
及し、圧接（着）性に大きな影響をもたらす。極端な場
合、バンプ径が小さい（必然的にバンプ高さも低い）も
のは電気的接続が不十分もしくは動作中に接触劣化を生
じるという致命的な不具合がある。
次に述べるインジウム電気めっきの特異性による不具合
がしばしば発生する欠点がある。上記製造法のうち銅、
ニッケルの電気めっきは非常にスムーズに進行するが、
インジウム電気めっきはめっきの核の形成が一様に速や
かに形成されず、下地金属から上方（厚みの増す方向）
へのめっき進行よりも下地金属の周辺部から外方向へ進
行する方が早い。しかも必ずしも等方性は有しない。従
ってめっきされたインジウム量の個々のバラツキが大き
いという結果を生じる。従って、後工程でのインジウム
の球状化のバンプ径、高さも必然的にバラツキを有し、
圧接時の単位面積当りの圧力、インジウム変形量にも波
及し、圧接（着）性に大きな影響をもたらす。極端な場
合、バンプ径が小さい（必然的にバンプ高さも低い）も
のは電気的接続が不十分もしくは動作中に接触劣化を生
じるという致命的な不具合がある。
【００１１】また、上記インジウム電気めっきはやり直
しが困難であるので、歩留低下、ロットアウト等の経済
的損失が大きい欠点がある。
しが困難であるので、歩留低下、ロットアウト等の経済
的損失が大きい欠点がある。
【００１２】本発明は上記事情を考慮してなされたもの
で、インジウムバンプ直下のペデスタル構造の利点を損
うことなくバンプ径、バンプ高さが均一に形成できるイ
ンジウムバンプの製造方法を提供する事を目的とする。
で、インジウムバンプ直下のペデスタル構造の利点を損
うことなくバンプ径、バンプ高さが均一に形成できるイ
ンジウムバンプの製造方法を提供する事を目的とする。
【００１３】
【課題を解決するための手段】本発明に係るペデスタル
付インジウムバンプの製造方法は、複数の電極を備えた
半導体基板の一主面上にレジスト厚膜を塗布し前記電極
に対応する部位に開孔を設ける工程と、前記開孔にペデ
スタル状に金属をめっき形成する工程と、真空蒸着法に
よって全面にインジウム層を形成する工程と、前記イン
ジウム層の一部を前記ペデスタル上に残置パターニング
する工程と、前記ペデスタル上のインジウム層を溶融し
球状化する工程を具備することを特徴とする。また、ペ
デスタルを形成するめっき金属が基板側から銅、ニッケ
ルであることを特徴とする。
付インジウムバンプの製造方法は、複数の電極を備えた
半導体基板の一主面上にレジスト厚膜を塗布し前記電極
に対応する部位に開孔を設ける工程と、前記開孔にペデ
スタル状に金属をめっき形成する工程と、真空蒸着法に
よって全面にインジウム層を形成する工程と、前記イン
ジウム層の一部を前記ペデスタル上に残置パターニング
する工程と、前記ペデスタル上のインジウム層を溶融し
球状化する工程を具備することを特徴とする。また、ペ
デスタルを形成するめっき金属が基板側から銅、ニッケ
ルであることを特徴とする。
【００１４】
【作用】本発明によれば、ペデスタル構造で均一性に優
れたインジウムバンプを得ることができる。
れたインジウムバンプを得ることができる。
【００１５】
【実施例】（実施例１）以下、本発明の一実施例につい
て一部の図２、および図１を参照して説明する。
て一部の図２、および図１を参照して説明する。
【００１６】本発明では従来の銅、ニッケルの電気めっ
きまでの工程、すなわち図４（ａ）〜５（ｃ）によって
説明された従来の工程を援用し、説明を省略する。
きまでの工程、すなわち図４（ａ）〜５（ｃ）によって
説明された従来の工程を援用し、説明を省略する。
【００１７】上記ニッケル電気めっき終了後、真空蒸着
装置にウェファをセットし、インジウム層８を約５μｍ
の厚さ全面蒸着する（図１（ａ））。この時インジウム
層８はレジスト上にも蒸着されるが、レジストの劣化の
恐れは皆無である。
装置にウェファをセットし、インジウム層８を約５μｍ
の厚さ全面蒸着する（図１（ａ））。この時インジウム
層８はレジスト上にも蒸着されるが、レジストの劣化の
恐れは皆無である。
【００１８】次にレジスト層２６を塗布し光蝕刻プロセ
スによって、バンプ形成に必要な部分を除きエッチング
を施し、インジウム層３８を形成する（図１（ｂ））。
スによって、バンプ形成に必要な部分を除きエッチング
を施し、インジウム層３８を形成する（図１（ｂ））。
【００１９】次に選択めっきに用いた厚いレジスト層１
６を除去する（図２（ａ））。
６を除去する（図２（ａ））。
【００２０】次に銅層１５およびチタン層１４にエッチ
ングを施しペデスタル部分以外の部分を除去する（図２
（ｂ））。
ングを施しペデスタル部分以外の部分を除去する（図２
（ｂ））。
【００２１】次にダイシング等の手段によりチップとし
た後、チップ表面全体にロジン系フラックスを塗布し、
熱板上で１８０℃〜１９０℃の加熱を施してインジウム
を溶融し、インジウムの表面張力を利用して球状化す
る。次いで有機溶剤によりフラックスを洗浄除去し、圧
接接続に供される球状化インジウムバンプ２８を形成す
る（図３）。
た後、チップ表面全体にロジン系フラックスを塗布し、
熱板上で１８０℃〜１９０℃の加熱を施してインジウム
を溶融し、インジウムの表面張力を利用して球状化す
る。次いで有機溶剤によりフラックスを洗浄除去し、圧
接接続に供される球状化インジウムバンプ２８を形成す
る（図３）。
【００２２】本発明のインジウムバンプの製造法では、
問題の多いインジウムメッキを避け、蒸着−パターニン
グというプロセスで形成する為に、パンプの体積を均一
なものとする事が出来る、従って球状化後のインジウム
バンプの径、高さも必然的に均一となる特徴があり、従
来法の欠点を除去出来る。
問題の多いインジウムメッキを避け、蒸着−パターニン
グというプロセスで形成する為に、パンプの体積を均一
なものとする事が出来る、従って球状化後のインジウム
バンプの径、高さも必然的に均一となる特徴があり、従
来法の欠点を除去出来る。
【００２３】そして、蒸着−パターニング法で得られる
インジウムの体積で球状化した後のバンプの必要な寸法
が得られる可否について、以下説明する。
インジウムの体積で球状化した後のバンプの必要な寸法
が得られる可否について、以下説明する。
【００２４】例えば球状化したバンプが真球であると仮
定すると、真球の体積は
定すると、真球の体積は
【数１】 である。今、真球とした球の直径（高さも）が３０μｍ
必要であるとするとインジウムの体積は
必要であるとするとインジウムの体積は
【数２】 である。一方、バンプピッチが６０μｍであるとする
と、光蝕刻技術で問題なく実施出来るスペース（レジス
トとレジストの間隔）は５μｍあれば十分であり、イン
ジウムを残すパターン寸法は５５μｍの正方形が可能で
ある。従って、上記した真球の体積を５５μｍの面積で
割ると、インジウムの厚さ（ｔ：次式）が得られ
と、光蝕刻技術で問題なく実施出来るスペース（レジス
トとレジストの間隔）は５μｍあれば十分であり、イン
ジウムを残すパターン寸法は５５μｍの正方形が可能で
ある。従って、上記した真球の体積を５５μｍの面積で
割ると、インジウムの厚さ（ｔ：次式）が得られ
【数３】 となる。結局、約５μｍ厚にインジウム層を蒸着し、一
辺が５５μｍの正方形の残置パターンを形成する事が必
要となるが、これらは現在の公知の技術で十分達成出来
るものであり、本発明の実施は極めて容易に達成できる
ことが明らかである。
辺が５５μｍの正方形の残置パターンを形成する事が必
要となるが、これらは現在の公知の技術で十分達成出来
るものであり、本発明の実施は極めて容易に達成できる
ことが明らかである。
【００２５】なお、実際にはインジウム直下には下地金
属（本発明の場合は銅ペデスタル上のニッケル）がある
面積をもって存在する為、真球にはならないが、球状化
バンプの高さは上記寸法を当てはめても２０μｍ以上に
得られるので、バンプ圧接には十分である。
属（本発明の場合は銅ペデスタル上のニッケル）がある
面積をもって存在する為、真球にはならないが、球状化
バンプの高さは上記寸法を当てはめても２０μｍ以上に
得られるので、バンプ圧接には十分である。
【００２６】
【発明の効果】本発明によれば、新規な設備、技術を必
要としないで均一性の良いインジウムバンプを提供出来
る。しかも従来法の利点であるペデスタル構造を損う事
もない。
要としないで均一性の良いインジウムバンプを提供出来
る。しかも従来法の利点であるペデスタル構造を損う事
もない。
【図１】（ａ）および（ｂ）は本発明の一実施例につき
その一部を工程順に示すいずれも断面図、
その一部を工程順に示すいずれも断面図、
【図２】（ａ）および（ｂ）は本発明の一実施例につき
「図１」に続いてその一部を工程順に示すいずれも断面
図、
「図１」に続いてその一部を工程順に示すいずれも断面
図、
【図３】本発明の一実施例につき「図２」に続いてその
一部を工程順に示す断面図、
一部を工程順に示す断面図、
【図４】（ａ）および（ｂ）は従来例につきその一部を
工程順に示すいずれも断面図、
工程順に示すいずれも断面図、
【図５】（ａ）ないし（ｃ）は従来例につき「図４」に
続いてその一部を工程順に示すいずれも断面図、
続いてその一部を工程順に示すいずれも断面図、
【図６】（ａ）および（ｂ）は従来例につき「図５」に
続いてその一部を工程順に示すいずれも断面図、
続いてその一部を工程順に示すいずれも断面図、
【図７】従来例につき「図６」に続いてその一部を工程
順に示す断面図。
順に示す断面図。
８ インジウム層 １１ シリコン半導体基板 １２ 絶縁膜 １３ 電極 １４ チタン層 １５ 銅層 １６ （厚膜）レジスト １６ａ レジストの開孔 ２５ めっき層（めっき）銅層 １７ （めっき）ニッケル層 １８ インジウムバンプ ２８ 球状化したインジウムバンプ ３８ インジウムの蒸着層
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−283413（ＪＰ，Ａ) 特開 平５−136417（ＪＰ，Ａ) 特開 平４−100237（ＪＰ，Ａ) 特開 平１−179345（ＪＰ，Ａ) 特開 平１−295445（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/60
Claims (1)
- 【請求項１】 複数の電極を備えた半導体基板の一主面
上にレジスト厚膜を塗布し、前記電極に対応する部位に
開孔を設ける工程、前記開孔にペデスタル状に金属をめ
っき形成する工程、真空蒸着法によって全面にインジウ
ム層を形成する工程、前記インジウム層の一部を前記ペ
デスタル上に残置パターニングする工程、および前記ペ
デスタル上のインジウム層を溶融し球状化する工程を具
備する事を特徴とするペデスタル付インジウムバンプの
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04137353A JP3078646B2 (ja) | 1992-05-29 | 1992-05-29 | インジウムバンプの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04137353A JP3078646B2 (ja) | 1992-05-29 | 1992-05-29 | インジウムバンプの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05335313A JPH05335313A (ja) | 1993-12-17 |
| JP3078646B2 true JP3078646B2 (ja) | 2000-08-21 |
Family
ID=15196676
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04137353A Expired - Lifetime JP3078646B2 (ja) | 1992-05-29 | 1992-05-29 | インジウムバンプの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3078646B2 (ja) |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3829325B2 (ja) | 2002-02-07 | 2006-10-04 | 日本電気株式会社 | 半導体素子およびその製造方法並びに半導体装置の製造方法 |
| US7942182B2 (en) | 2005-06-14 | 2011-05-17 | Cufer Asset Ltd. L.L.C. | Rigid-backed, membrane-based chip tooling |
| US7781886B2 (en) * | 2005-06-14 | 2010-08-24 | John Trezza | Electronic chip contact structure |
| JP2006332694A (ja) * | 2006-07-24 | 2006-12-07 | Megic Corp | 半導体表面上に金属バンプを形成する方法 |
| JP4998073B2 (ja) * | 2007-05-07 | 2012-08-15 | ソニー株式会社 | 半導体チップおよびその製造方法 |
| US9524945B2 (en) | 2010-05-18 | 2016-12-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Cu pillar bump with L-shaped non-metal sidewall protection structure |
| US8841766B2 (en) | 2009-07-30 | 2014-09-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Cu pillar bump with non-metal sidewall protection structure |
| US8324738B2 (en) | 2009-09-01 | 2012-12-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Self-aligned protection layer for copper post structure |
| US8569897B2 (en) | 2009-09-14 | 2013-10-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Protection layer for preventing UBM layer from chemical attack and oxidation |
| US8609526B2 (en) | 2009-10-20 | 2013-12-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Preventing UBM oxidation in bump formation processes |
| US9607936B2 (en) | 2009-10-29 | 2017-03-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Copper bump joint structures with improved crack resistance |
| US9024431B2 (en) | 2009-10-29 | 2015-05-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor die contact structure and method |
| US8847387B2 (en) | 2009-10-29 | 2014-09-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Robust joint structure for flip-chip bonding |
| US8569887B2 (en) | 2009-11-05 | 2013-10-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Post passivation interconnect with oxidation prevention layer |
| US8610270B2 (en) | 2010-02-09 | 2013-12-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device and semiconductor assembly with lead-free solder |
| US8441124B2 (en) | 2010-04-29 | 2013-05-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Cu pillar bump with non-metal sidewall protection structure |
| US9018758B2 (en) | 2010-06-02 | 2015-04-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Cu pillar bump with non-metal sidewall spacer and metal top cap |
| US8922004B2 (en) | 2010-06-11 | 2014-12-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Copper bump structures having sidewall protection layers |
| US8610285B2 (en) | 2011-05-30 | 2013-12-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | 3D IC packaging structures and methods with a metal pillar |
| US8664760B2 (en) | 2011-05-30 | 2014-03-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Connector design for packaging integrated circuits |
| US8716858B2 (en) | 2011-06-24 | 2014-05-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Bump structure with barrier layer on post-passivation interconnect |
| US8581400B2 (en) | 2011-10-13 | 2013-11-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Post-passivation interconnect structure |
| US9613914B2 (en) | 2011-12-07 | 2017-04-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Post-passivation interconnect structure |
| US9385076B2 (en) | 2011-12-07 | 2016-07-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device with bump structure on an interconncet structure |
| US9472521B2 (en) | 2012-05-30 | 2016-10-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Scheme for connector site spacing and resulting structures |
| US9190348B2 (en) | 2012-05-30 | 2015-11-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Scheme for connector site spacing and resulting structures |
| CN112635433B (zh) * | 2020-12-18 | 2023-05-23 | 中国电子科技集团公司第四十四研究所 | 一种用于大面阵混成式焦平面的铟柱结构及制作方法 |
-
1992
- 1992-05-29 JP JP04137353A patent/JP3078646B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05335313A (ja) | 1993-12-17 |
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