CN110610915B - 倒装方法 - Google Patents

倒装方法 Download PDF

Info

Publication number
CN110610915B
CN110610915B CN201810613755.7A CN201810613755A CN110610915B CN 110610915 B CN110610915 B CN 110610915B CN 201810613755 A CN201810613755 A CN 201810613755A CN 110610915 B CN110610915 B CN 110610915B
Authority
CN
China
Prior art keywords
solder
barrier layer
forming
conductive connection
column
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201810613755.7A
Other languages
English (en)
Other versions
CN110610915A (zh
Inventor
石磊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tongfu Microelectronics Co Ltd
Original Assignee
Tongfu Microelectronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tongfu Microelectronics Co Ltd filed Critical Tongfu Microelectronics Co Ltd
Priority to CN201810613755.7A priority Critical patent/CN110610915B/zh
Priority to US16/235,238 priority patent/US10770425B2/en
Publication of CN110610915A publication Critical patent/CN110610915A/zh
Application granted granted Critical
Publication of CN110610915B publication Critical patent/CN110610915B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4885—Wire-like parts or pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/49—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions wire-like arrangements or pins or rods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)

Abstract

一种倒装方法，包括：提供半导体芯片和导电连接柱，所述导电连接柱具有相对的第一面和第二面；将所述导电连接柱固定在所述半导体芯片表面，第一面朝向所述半导体芯片；提供载板；在所述载板的表面形成焊料柱；形成阻挡层，所述阻挡层位于焊料柱周围的载板表面；形成所述阻挡层后，将所述焊料柱与所述第二面接触，所述导电连接柱位于所述焊料柱上；将所述焊料柱与所述第二面接触后，进行回流焊，且使焊料柱形成焊料层。所述方法避免相邻的焊料层连接在一起。

Description

倒装方法
技术领域
本发明涉及封装领域，尤其涉及一种倒装方法。
背景技术
倒装芯片工艺既是一种芯片互联技术，又是一种理想的芯片粘结技术。早在50余年前IBM(国际商业机器公司)已研发使用了这项技术。但是直到近几年来，倒装芯片已成为高端器件及高密度封装领域中经常采用的封装形成。目前，倒装芯片封装技术的应用范围日益广泛，封装形式更趋于多样化，对倒装芯片的要求也随之提高。
然而，现有的倒装方法中，相邻的焊料层容易连接在一起。
发明内容
本发明解决的问题是提供一种倒装方法，所述方法避免相邻的焊料层连接在一起。
为解决上述问题，本发明提供一种倒装方法，包括：提供半导体芯片和导电连接柱，所述导电连接柱具有相对的第一面和第二面；将所述导电连接柱固定在所述半导体芯片表面，第一面朝向所述半导体芯片；提供载板；在所述载板的表面形成焊料柱；形成阻挡层，所述阻挡层位于焊料柱周围的载板表面；形成所述阻挡层后，将所述焊料柱与所述第二面接触，所述导电连接柱位于所述焊料柱上；将所述焊料柱与所述第二面接触后，进行回流焊，且使焊料柱形成焊料层。
可选的，所述阻挡层的材料为绝缘胶；形成所述阻挡层的方法为刷胶工艺；在形成所述焊料柱后，形成所述阻挡层。
可选的，所述阻挡层的材料为塑封材料；形成所述阻挡层的工艺为塑封工艺；在形成所述焊料柱之前，形成所述阻挡层。
可选的，所述阻挡层的厚度小于所述焊料柱的高度。
可选的，所述阻挡层的厚度为10微米～30微米。
可选的，所述导电连接柱的数量为若干个，所述焊料柱的数量为若干个，将所述焊料柱与所述第二面接触后，一个焊料柱仅和一个导电连接柱连接；形成所述焊料柱的方法包括：在所述载板的表面形成网板，所述网板中具有若干通孔，相邻的通孔的中心之间的距离等于相邻的导电连接柱的中心之间的距离；采用印刷工艺在所述通孔中分别形成焊料柱；进行所述印刷工艺后，去除所述网板。
可选的，所述焊料柱的径向尺寸小于所述导电连接柱的径向尺寸。
可选的，所述焊料柱的径向尺寸为所述导电连接柱的径向尺寸的2/5～3/5。
可选的，还包括：进行所述回流焊后，去除所述阻挡层；去除所述阻挡层后，在所述载板、半导体芯片、导电连接柱和焊料层上形成塑封层。
可选的，进行所述回流焊后，在所述载板、半导体芯片、阻挡层、导电连接柱和焊料层上形成塑封层。
与现有技术相比，本发明的技术方案具有以下优点：
本发明技术方案提供的倒装方法中，在将所述焊料柱与所述第二面接触之前，在焊料柱周围的载板表面形成阻挡层。在进行回流焊的过程中，所述阻挡层能够限制焊料柱材料的流动空间，避免焊料柱的材料沿载板表面水平流动，避免焊料层坍塌，避免相邻的焊料层连接在一起，避免相邻的焊料层短路。
附图说明
图1至图2是一种倒装方法的结构示意图；
图3至图11是本发明一实施例中倒装方法的结构示意图。
具体实施方式
正如背景技术所述，现有技术形成的倒装方法会导致焊料层的质量较差，且相邻的焊料层容易连接在一起。
图1至图2是一种倒装方法的结构示意图。
参考图1，提供半导体芯片100、导电连接柱110和载板130，所述导电连接柱110具有相对的第一面和第二面；将所述导电连接柱110固定在所述半导体芯片100表面，第一面朝向所述半导体芯片100；在导电连接柱110的第二面固定设置焊球140；之后，将半导体芯片100、导电连接柱110和焊球140放置于载板130表面上，焊球140与载板130表面接触。
参考图2，将半导体芯片100、导电连接柱110和焊球140放置于载板130表面上后，进行回流焊，使焊球140形成焊料层141。
在进行所述回流焊的过程中，焊球140的材料熔化成液体，在重力的作用下，焊球140的材料容易沿载板130表面水平流动，导致焊料层141坍塌，焊料层141的底部径向尺寸较大，相邻的焊料层141连接在一起，相邻的焊料层141短路。
在此基础上，本发明提供一种倒装方法，包括：形成阻挡层后，将焊料柱与导电连接柱第二面接触，所述导电连接柱位于所述焊料柱上；将所述焊料柱与导电连接柱的第二面接触后，进行回流焊，且使焊料柱形成焊料层。所述方法避免相邻的焊料层连接在一起。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3至图11是本发明一实施例中倒装方法的结构示意图。
参考图3，提供半导体芯片200和导电连接柱210，所述导电连接柱210具有相对的第一面210a和第二面210b；将所述导电连接柱210固定在所述半导体芯片200表面，第一面210a朝向所述半导体芯片200。
本实施例中，所述导电连接柱210的数量为若干个。在其它实施例中，导电连接柱的数量为一个。
本实施例中，所述第一面210a和第二面210b平行于半导体芯片200表面，所述导电连接柱210的侧壁垂直于半导体芯片200表面。
所述导电连接柱210的材料为金属，如所述导电连接柱210为铜柱。
所述导电连接柱210的作用包括：用于电学连接半导体芯片200和后续的载板300。
接着，在所述导电连接柱210的侧壁形成第一阻挡层，且所述第一阻挡层暴露出导电连接柱210的第二面210b。
参考图6，提供载板300；在所述载板300的表面形成焊料柱320。
所述焊料柱320的数量为若干个。所述焊料柱320的数量和所述导电连接柱210的数量相等。在其它实施例中，焊料柱的数量为一个。
后续将所述焊料柱320与所述第二面210b接触后，一个焊料柱320仅和一个导电连接柱210连接。
本实施例中，所述载板300以基板(substrate)作为示例，所述基板例如为PCB板或BT板。
在其它实施例中，所述载板为引线框架(lead frame)。
所述焊料柱320的材料为锡、锡银合金、锡银铜合金或锡铅合金。
形成所述焊料柱320的方法包括：参考图4，在所述载板300的表面形成网板310，所述网板310中具有若干通孔，相邻的通孔的中心之间的距离等于相邻的导电连接柱210的中心之间的距离；参考图5，采用印刷工艺在所述通孔中分别形成焊料柱320；参考图6，进行所述印刷工艺后，去除所述网板310。
上述通过印刷工艺形成焊料柱320的好处包括：使得形成的多个焊料柱320的形状和尺寸较为一致，且能够使得多个焊料柱320的间距较小。
在后续回流焊的过程中，焊料柱320熔化，焊料层321的高度较焊料柱320的高度有所降低，焊料层321的径向尺寸容易变大。本实施例中，设计所述焊料柱320的径向尺寸小于所述导电连接柱210的径向尺寸，这样避免焊料层321的径向尺寸过大，减少相邻焊料层321之间连接在一起的风险，且减少了焊料材料的使用，降低了工艺成本。
在一个实施例中，所述焊料柱320的径向尺寸为所述导电连接柱210的径向尺寸的2/5～3/5，如1/2。
参考图7，形成阻挡层340，所述阻挡层340位于焊料柱320周围的载板300表面。
本实施例中，去除所述网板310后，在焊料柱320周围的载板300表面形成阻挡层340。
本实施例中，所述阻挡层340的材料为绝缘胶，形成所述焊料柱320后，形成所述阻挡层340。
在其它实施例中，所述阻挡层的材料为塑封材料；形成所述阻挡层的工艺为塑封工艺；在形成所述焊料柱之前，形成所述阻挡层。
所述阻挡层340能在回流焊的过程中阻止焊料柱320的材料沿着载板300表面水平流动，避免焊料层321坍塌，避免相邻的焊料层321之间短路。
所述阻挡层340的厚度小于所述焊料柱320的高度，避免将焊料柱320的材料在熔化后的流动空间全部封住，焊料柱320熔化过程中的热量能够及时散发至环境中，后续形成焊料层的表面较为光滑，提高了焊料层的质量。
在一个实施例中，所述阻挡层340的厚度为10微米～30微米，如10微米、15微米、20微米或30微米。所述阻挡层340的厚度选择此范围的意义在于：若阻挡层340的厚度大于30微米，导致阻挡层340的材料浪费，且阻挡层340过厚的话，对焊料柱320熔化过程中的热量散发不利；若阻挡层340的厚度小于10微米，导致阻挡层340在后续回流焊的过程中对焊料柱320材料的阻挡作用较差。
参考图8，形成阻挡层340后，将所述焊料柱320与所述第二面210b接触，所述导电连接柱210位于所述焊料柱320上。
所述导电连接柱210的中心和焊料柱320的中心对准。
所述导电连接柱210位于所述焊料柱320上的作用为：避免在后续回流焊的过程中，焊料柱320熔化的材料在重力的作用下流向半导体芯片200。
参考图9，将所述焊料柱320与所述第二面210b接触后，进行回流焊，且使焊料柱320形成焊料层321。
在一个实施例中，当所述焊料柱320的高度为20微米～100微米时，焊料层321的高度为5微米～30微米。
本实施例中，沿载板300表面法线方向且自导电连接柱210至载板300的方向，所述焊料层321的宽度逐渐减小。
参考图10，进行所述回流焊后，在所述载板300、半导体芯片200、阻挡层340、导电连接柱210和焊料层321上形成塑封层330。
在其它实施例中，进行所述回流焊后，去除所述阻挡层；去除所述阻挡层后，在所述载板、半导体芯片、导电连接柱和焊料层上形成塑封层。
需要说明的是，本实施例中，所述载板300为基板(substrate)，还需要在载板300背向半导体芯片200的表面进行植球，在载板300背向半导体芯片200的表面形成焊球322(参考图10)。
需要说明的是，在其它实施例中，参考图11，载板301为引线框架(lead frame)，不需要在载板301背向半导体芯片200的表面进行植球。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (10)

1.一种倒装方法，其特征在于，包括：
提供半导体芯片和导电连接柱，所述导电连接柱具有相对的第一面和第二面；
将所述导电连接柱固定在所述半导体芯片表面，第一面朝向所述半导体芯片；
提供载板；
在所述载板的表面形成焊料柱；
形成阻挡层，所述阻挡层位于焊料柱周围的载板表面；
形成所述阻挡层后，将所述焊料柱与所述第二面接触，所述导电连接柱位于所述焊料柱上；
将所述焊料柱与所述第二面接触后，进行回流焊，且使焊料柱形成焊料层，沿载板表面法线方向且自导电连接柱至载板的方向，所述焊料层的宽度逐渐减小。
2.根据权利要求1所述的倒装方法，其特征在于，所述阻挡层的材料为绝缘胶；形成所述阻挡层的方法为刷胶工艺；在形成所述焊料柱后，形成所述阻挡层。
3.根据权利要求1所述的倒装方法，其特征在于，所述阻挡层的材料为塑封材料；形成所述阻挡层的工艺为塑封工艺；在形成所述焊料柱之前，形成所述阻挡层。
4.根据权利要求1所述的倒装方法，其特征在于，所述阻挡层的厚度小于所述焊料柱的高度。
5.根据权利要求4所述的倒装方法，其特征在于，所述阻挡层的厚度为10微米～30微米。
6.根据权利要求1所述的倒装方法，其特征在于，所述导电连接柱的数量为若干个，所述焊料柱的数量为若干个，将所述焊料柱与所述第二面接触后，一个焊料柱仅和一个导电连接柱连接；形成所述焊料柱的方法包括：在所述载板的表面形成网板，所述网板中具有若干通孔，相邻的通孔的中心之间的距离等于相邻的导电连接柱的中心之间的距离；采用印刷工艺在所述通孔中分别形成焊料柱；进行所述印刷工艺后，去除所述网板。
7.根据权利要求1所述的倒装方法，其特征在于，所述焊料柱的径向尺寸小于所述导电连接柱的径向尺寸。
8.根据权利要求7所述的倒装方法，其特征在于，所述焊料柱的径向尺寸为所述导电连接柱的径向尺寸的2/5～3/5。
9.根据权利要求1所述的倒装方法，其特征在于，还包括：进行所述回流焊后，去除所述阻挡层；去除所述阻挡层后，在所述载板、半导体芯片、导电连接柱和焊料层上形成塑封层。
10.根据权利要求1所述的倒装方法，其特征在于，进行所述回流焊后，在所述载板、半导体芯片、阻挡层、导电连接柱和焊料层上形成塑封层。
CN201810613755.7A 2018-06-14 2018-06-14 倒装方法 Active CN110610915B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201810613755.7A CN110610915B (zh) 2018-06-14 2018-06-14 倒装方法
US16/235,238 US10770425B2 (en) 2018-06-14 2018-12-28 Flip-chip method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201810613755.7A CN110610915B (zh) 2018-06-14 2018-06-14 倒装方法

Publications (2)

Publication Number Publication Date
CN110610915A CN110610915A (zh) 2019-12-24
CN110610915B true CN110610915B (zh) 2022-01-25

Family

ID=68887570

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810613755.7A Active CN110610915B (zh) 2018-06-14 2018-06-14 倒装方法

Country Status (1)

Country Link
CN (1) CN110610915B (zh)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1437256A (zh) * 2002-02-07 2003-08-20 日本电气株式会社 半导体元件及其制造方法，和半导体器件及其制造方法
CN103730380A (zh) * 2013-12-05 2014-04-16 南通富士通微电子股份有限公司 封装结构的形成方法
CN104037143A (zh) * 2013-03-08 2014-09-10 台湾积体电路制造股份有限公司 具有与接触焊盘相重叠的嵌入式金属迹线的衬底的封装件

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7007833B2 (en) * 1997-05-27 2006-03-07 Mackay John Forming solder balls on substrates
KR101119839B1 (ko) * 2010-05-23 2012-02-28 주식회사 네패스 범프 구조물 및 그 제조 방법
CN102543898A (zh) * 2012-01-17 2012-07-04 南通富士通微电子股份有限公司 一种柱状凸点封装结构
TWI662657B (zh) * 2015-04-07 2019-06-11 聯華電子股份有限公司 半導體元件的堆疊結構
CN105719978B (zh) * 2016-05-09 2018-12-04 中芯长电半导体（江阴）有限公司 一种近间距铜针封装结构及其制备方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1437256A (zh) * 2002-02-07 2003-08-20 日本电气株式会社 半导体元件及其制造方法，和半导体器件及其制造方法
CN104037143A (zh) * 2013-03-08 2014-09-10 台湾积体电路制造股份有限公司 具有与接触焊盘相重叠的嵌入式金属迹线的衬底的封装件
CN103730380A (zh) * 2013-12-05 2014-04-16 南通富士通微电子股份有限公司 封装结构的形成方法

Also Published As

Publication number Publication date
CN110610915A (zh) 2019-12-24

Similar Documents

Publication Publication Date Title
JP4660643B2 (ja) プリ半田構造を形成するための半導体パッケージ基板及びプリ半田構造が形成された半導体パッケージ基板、並びにこれらの製法
JP3069792B2 (ja) チップサイズ半導体パッケ―ジ及びその集合体並びにその製造方法
TWI495026B (zh) 晶片封裝基板和結構及其製作方法
JP5897584B2 (ja) 半導体装置における鉛フリー構造
KR20110036450A (ko) 플립칩용 기판의 제조방법 및 이를 이용하여 제조한 플립칩용 기판
JP5058714B2 (ja) 半導体装置及びその製造方法
TW202038344A (zh) 封裝結構與其形成方法
JP2006080493A (ja) 電極基板
KR101211724B1 (ko) 반도체 패키지 및 그 제조방법
CN108598046B (zh) 芯片的封装结构及其封装方法
CN110610915B (zh) 倒装方法
CN110610916B (zh) 封装结构
CN108847396B (zh) 倒装方法
JP4829853B2 (ja) 半導体ｐｏｐ装置
JP2001250907A (ja) 半導体装置及びその製造方法
JP2009099816A (ja) 半導体装置とその製造方法および半導体装置の実装方法
TWI399838B (zh) 柱對柱覆晶結構
TWI569386B (zh) 結構與方法
CN111128913B (zh) 一种芯片的倒装焊接封装结构及其方法
US10770425B2 (en) Flip-chip method
CN110299328B (zh) 一种堆叠封装器件及其封装方法
CN110610870A (zh) 倒装方法
KR100746365B1 (ko) 플립칩 실장용 기판의 제조방법
CN110610914A (zh) 封装结构
JP2000151086A (ja) プリント回路ユニット及びその製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant