JP2006080493A - 電極基板 - Google Patents

電極基板 Download PDF

Info

Publication number
JP2006080493A
JP2006080493A JP2005215800A JP2005215800A JP2006080493A JP 2006080493 A JP2006080493 A JP 2006080493A JP 2005215800 A JP2005215800 A JP 2005215800A JP 2005215800 A JP2005215800 A JP 2005215800A JP 2006080493 A JP2006080493 A JP 2006080493A
Authority
JP
Japan
Prior art keywords
electrode
electrodes
wiring board
bonding
circuit board
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2005215800A
Other languages
English (en)
Inventor
Eiji Moriyama
英二 森山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ricoh Microelectronics Co Ltd
Original Assignee
Ricoh Microelectronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ricoh Microelectronics Co Ltd filed Critical Ricoh Microelectronics Co Ltd
Priority to JP2005215800A priority Critical patent/JP2006080493A/ja
Priority to EP05770814A priority patent/EP1784065A4/en
Priority to PCT/JP2005/014748 priority patent/WO2006016650A1/ja
Priority to CN2005800266184A priority patent/CN101023717B/zh
Publication of JP2006080493A publication Critical patent/JP2006080493A/ja
Priority to US11/408,123 priority patent/US7732935B2/en
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/24—Reinforcing the conductive pattern
    • H05K3/243—Reinforcing the conductive pattern characterised by selective plating, e.g. for finish plating of pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4867—Applying pastes or inks, e.g. screen printing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49894—Materials of the insulating layers or coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/1147—Manufacturing methods using a lift-off mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48617—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
    • H01L2224/48624—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48638—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48644—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48638—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48647—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48799—Principal constituent of the connecting portion of the wire connector being Copper (Cu)
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81009—Pre-treatment of the bump connector or the bonding area
    • H01L2224/81024—Applying flux to the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81192—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/8121—Applying energy for connecting using a reflow oven
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83102—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus using surface energy, e.g. capillary forces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01018—Argon [Ar]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01028—Nickel [Ni]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0266—Marks, test patterns or identification means
    • H05K1/0268—Marks, test patterns or identification means for electrical inspection or testing
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0335—Layered conductors or foils
    • H05K2201/0352—Differences between the conductors of different layers of a multilayer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0388—Other aspects of conductors
    • H05K2201/0391—Using different types of conductors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10674—Flip chip
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/16—Inspection; Monitoring; Aligning
    • H05K2203/162—Testing a finished product, e.g. heat cycle testing of solder joints
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/28—Applying non-metallic protective coatings
    • H05K3/282—Applying non-metallic protective coatings for inhibiting the corrosion of the circuit, e.g. for preserving the solderability
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/328—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by welding
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components

Abstract

【課題】 電極表面の金をはんだ中に多量に析出させてしまうことによるはんだの脆弱化を回避し、しかも、複数の電極の一部を接点電極として良好に機能させることができるＰＷＢを提供する。
【解決手段】 銅によって配線された、ガラスエポキシからなる基板１５３の表面に、複数の電極が形成されたＰＷＢ１５０において、前記電極として、金からなるＡｕ表面層を設けていない非Ａｕ電極１５１と、Ａｕ表面層を設けたＡｕ電極１５２との両方を形成した。なお、非Ａｕ電極１５１の表面には、金とは異なる材料であるフラックスからなる酸化抑制膜１５４を形成した。この酸化抑制膜１５４によって非Ａｕ電極１５１の酸化を抑制することで、ＰＷＢ１５０の作り置きが可能になる。
【選択図】 図８

Description

本発明は、ＩＣチップやチップコンデンサ等の電子部品を実装するための絶縁性材料からなる基板の表面に複数の電極が形成されたプリント配線基板などの配線基板に関するものである。
従来より、かかる配線基板に電子部品を実装したモジュール基板等の電子回路基板が、様々な電気機器に広く用いられている。電気機器の小型化が進められた近年においては、ＩＣチップの配線基板上における実装エリアもかなりの省スペース化が図られるようになってきた。かかる省スペース化の流れについて、図１、図２及び図３を用いて説明する。図１は、ＩＣチップとしてのＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）を示す要部構成図である。また、図２は、ＩＣチップとしてのベアチップ２をワイヤーボンディングによって配線基板と接合する旧式のＣＯＢ（Ｃｈｉｐ ｏｎ Ｂｏａｒｄ）工法によって製造された電子回路基板を示す要部構成図である。また、図３は、ベアチップをフリップチップとして実装する新式のＣＯＢ工法によって製造された電子回路基板を示す要部構成図である。
図１に示したＱＦＰは、表面に複数の電極パッド１が形成されたベアチップ２、複数のリード電極３、ベアチップ２の周囲を封止するための樹脂材料からなるパッケージ４などを有している。パッケージ４の側面からガルウイング状に突出している複数のリード電極３は、パッケージ４に内包されるベアチップ２の電気的な入出力を、図示しない配線基板まで導くためのものである。パッケージ４内では、ベアチップ２の表面に形成された電極パッド１と、リード電極３の端部とが、金からなるワイヤー５によって接続されている。この接続は、周知のワイヤーボンディング工法によって行われる。かかる構成のＱＦＰでは、パッケージ４の外部にてガルウイング状に突出したり、パッケージ４の内部でベアチップ２に向けて真っ直ぐに延びたりするリード電極３が、図示しない配線基板上における実装エリアの大半を占めてしまう。
図２に示した電子回路基板では、ベアチップ２が、樹脂材料によって封止されたパッケージの状態ではなく、封止されていない裸の状態で配線基板１００上に実装される。具体的には、配線基板１００上にマウントされたベアチップ２における複数の電極パッド１のそれぞれが、ワイヤーボンディング工法により、配線基板１００に形成された複数の電極１０１の何れかにワイヤー接続される。このワイヤー接続により、図１に示したＱＦＰで使用していたリード電極が不要になるので、実装エリアの省スペース化を図ることができる。なお、配線基板１００上に実装したベアチップ２を封止する樹脂材料からなるパッケージ４を設けてもよい。
図３に示した電子回路基板においても、ベアチップ２が樹脂材料によって封止されていない裸の状態で配線基板１００上に実装されるが、図２に示した電子回路基板と異なる点は実装されるベアチップ２の姿勢にある。具体的には、図２に示した電子回路基板において、ベアチップ２は、その電極パッド形成面であるおもて面を鉛直方向上方に向ける正規の姿勢で、配線基板１００上に実装される。これに対し、図３に示した電子回路基板において、ベアチップ２は、そのおもて面を鉛直方向下方に向ける姿勢、即ち、フェイスダウンさせたフリップチップの状態で、配線基板１００上に実装される。このようなベアチップ２の実装は、ＳＭＴ（Ｓｕｒｆａｃｅ Ｍｏｕｎｔ Ｔｅｃｈｎｏｌｏｇｙ）によって行われる。ＳＭＴでは、まず、配線基板１００の電極１０１の上に、マスク印刷法によってはんだペースト塊を印刷する。次に、ＩＣチップやチップコンデンサ等のチップ部品の下面に形成された電極パッド１を、印刷済みのはんだペースト塊に接触させるように、チップ部品を配線基板１００上にマウントする。そして、リフロー工程により、はんだペースト塊内のはんだ粒を溶融、固化させることで、配線基板１００の電極１０１と、チップ部品の電極パッドとをはんだ６によって接合する。かかるＳＭＴにより、ベアチップ２をフリップチップとして実装した図３の電子回路基板では、図２に示した電子回路基板とは異なり、ワイヤーボンディングによるワイヤーを設けることなく、ベアチップ２を配線基板上に実装する。そして、このことにより、ワイヤー５をベアチップ２の周囲に飛び出させない分だけ、実装エリアの省スペース化を図ることができる。
なお、リフロー工程の後、ベアチップ２の図中下面と、配線基板１００の表面との間には、間隙が形成されるが、この間隙はアンダーフィル材７によって埋められる。
また、図３に示した電子回路基板を製造する方法としては、特許文献１や特許文献２に記載のものが知られている。
配線基板１００の電極１０１としては、銅等の金属母材の表面に、電解金メッキ処理によるＡｕ表面層を設けたものを形成するのが一般的である。Ａｕ表面層を設ける理由は次の通りである。即ち、配線基板１００の電極１０１の金属母材としては、銅やアルミ等が用いられるのが一般的であるが、これらは何れも酸化し易い金属材料であるため、表面が酸化膜で覆われ易い。酸化膜で覆われた金属母材は、溶融はんだを弾いてしまうため、良好なはんだ接合が困難になる。良好なはんだ接合を可能にすべく、むき出しの金属母材に酸化膜除去処理を施し、その後直ちにはんだを接合することが考えられるが、この方法では、配線基板１００を多量に作り置きしておくことができなくなる。金属母材を容易に酸化させてしまうむき出しのままで放置すると、放置期間の違いに起因する電極１０１の電気特性のバラツキが発生して、安定した品質を維持することができなくなるからである。配線基板１００を作り置きせずに、配線基板１００の製造工程と、製造直後の配線基板１００に対する電子部品の実装工程とを連続して実施すると、作り置きする場合よりも生産コストが悪くなってコスト高を引き起こしてしまう。そこで、電極１０１として、金属母材の表面にＡｕ表面層を設けたものを形成するのである。非常に酸化し難い金属材料である金（Ａｕ）によって金属母材の表面をコーティングしておくことで、配線基板１００を多量に作り置きしても、電極１０１表面の酸化を防止して、はんだに馴染みやすい状態を維持することが可能になる。
特開２００１−３０８２６８号公報 特開２００３−２８２６３０号公報
特許文献１や特許文献２に記載の電子回路基板製造方法においては、何れも、ベアチップ２と配線基板１００とを接合するはんだ６を著しく脆弱化させるおそれがあった。具体的には、上述のように、配線基板１００の電極１０１としては、電解金メッキ処理によるＡｕ表面層を設けたものを形成するのが一般的である。一方、近年においては、チップ製造技術の発展によるベアチップ２の小型化に伴い、ベアチップ２の電極パッド１も非常に小さくなってきている。そして、これに伴って、配線基板１００上に形成する電極１０１も、例えば、直径２５０μｍ以上の大きさであったものが、直径２５０μｍ未満の大きさに小型化してきている。このような小型の電極１０１の上にはんだペースト塊を印刷する印刷工程において、印刷マスクの印刷パターンを構成している微小貫通孔からはんだペーストを良好に抜け出させるためには、印刷マスクの厚みを相当に薄くする必要がある。すると、印刷後のはんだペースト塊の厚みも、それに応じて薄くなってくる。このようにペースト塊の厚みが薄くなる近年においては、基板１００の電極１０１と、ベアチップ２の電極パッド１との間に介在させるはんだ６の単位面積あたりの量がかなり少なくなる。電極１０１上に印刷したはんだペースト塊のはんだ粒をリフローによって溶融させると、電極１０１のＡｕ表面層の金が溶融はんだの中に析出し、その析出量が多くなりすぎると、固化後のはんだ６が著しく脆くなってしまう。はんだ６の単位面積あたりの量がかなり少なくなる近年においては、はんだ６に対する金析出量の割合がかなり大きくなる傾向にあるので、はんだ６を著しく脆弱化させてしまい易いのである。
本発明者は、電極１０１のＡｕ表面層の厚みを小さくして、はんだ６に対する金析出量を少なくすることを検討した。電解メッキ処理では、Ａｕ表面層の厚みを２μｍ程度にまで小さくするのが限界であり、これでは、はんだ６の脆弱化を回避し得るレベルの金析出量に留めることはできない。しかし、無電解メッキ処理では、Ａｕ表面層の厚みを数百ｎｍ程度にまで小さくすることができるので、はんだ６の脆弱化を十分に回避することができる。そこで、本発明者は、電極１０１として、無電解メッキ処理によるＡｕ表面層を設けたものを形成してみたが、かかる電極１０１に対してはんだ６を良好に接合することができなくなってしまった。その理由は、極めて薄厚のＡｕ表面層に目に見えない多数の微細孔が形成されてしまい、これを通してＡｕ表面層の下の金属材料がむき出しになることによって酸化膜が形成されたためであることが判明した。
そこで、本発明者は、次に、配線基板１００として、Ａｕ表面層を設けていない電極１０１の表面を金とは異なる材料からなるフラックスの膜で覆うことで、電極１０１の上に酸化抑制膜を形成したものを製造した。そして、かかる配線基板１００を、所定期間放置した後、その配線基板１００に対して、ＳＭＴによってベアチップ２（フリップチップ）を実装してみた。すると、溶融はんだを電極１０１上で弾くことなく、ベアチップ２を配線基板１００に良好に接合することができた。更には、固化後のはんだ６に対して、十分な強度を発揮させることもできた。よって、Ａｕ表面層を設けていない電極１０１の表面を非金属材料であるフラックスの膜で覆えば、配線基板１００を多量に作り置きして低コスト化を図るとともに、はんだ６に十分な強度を発揮させることができる。
しかしながら、かかる配線基板１００では、配線基板１００に形成した複数の電極１０１の一部を、接点電極として良好に機能させることができなくなってしまう。具体的には、近年の電気機器においては、配線基板１００における複数の電極１０１の全てを、はんだ接合用の電極として機能させるのではなく、その一部を接点電極として機能させることがある。接点電極とは、電子機器本体と、これに着脱される電子デバイスとの間の電気接点として機能する電極のことである。例えば、家庭用テレビゲーム機には、ゲーム機本体に対し、ゲームソフトウエアを格納したＲＯＭカセットを着脱する構成のものがある。かかる構成においては、ゲーム機本体とＲＯＭカセットとを接続するための接点電極が必要になる。そこで、ＲＯＭカセットの電子回路基板に設けた接点電極を、カセットの着脱に伴って、ゲーム機本体側の接点電極上でスライド移動させながら、両接点電極を接続する家庭用テレビゲーム機が市場に広く出回っている。また、電話機本体に対して電子デバイスとしてのバッテリーユニットを着脱する携帯電話では、同様の接点電極によって、電話機本体とバッテリーユニットとを接続するのが一般的である。これらの接点電極では、その表面がはんだに覆われずに露出したままになる。このため、酸化の進行に伴う導通性の低下を引き起こさないように、Ａｕ表面層を設けておくことが望ましい。また、電子デバイスの着脱に伴って接点電極同士を摺擦させる場合には、Ａｕ表面層が特に有効に機能する。金は摩擦係数の比較的小さな金属材料であるので、摺擦時の接点電極同士の引っ掛かりを抑えて、スムーズな着脱を可能にするからである。
一方、チップ製造技術の発展によるベアチップ２の処理速度の高速化が進められている近年においては、その高速化に伴って、ベアチップ２と他の電子部品との間における信号伝送速度の高速化やノイズ混入の低減化が望まれる。しかしながら、上記特許文献１や特許文献２では、信号伝送速度の高速化やノイズ混入の低減化を図り得る技術について何ら言及されていない。
また、上記特許文献１や特許文献２に記載の電子回路基板製造方法では、ベアチップ２の構成によっては、そのアンダーフィル処理が非常に困難になってしまう。これは次に説明する理由による。即ち、一般に、ベアチップ２の電極形成面は、図４に示すように、複数の電極パッド１が周縁部に集中して形成され、中央部が電極のない領域になっている。このようなベアチップ２のアンダーフィル処理においては、図５の矢印で示すように、ベアチップ２と配線基板１００とを接合している複数のはんだ６の間に形成される開口からアンダーフィル材を流し込んで、毛細管現象によってチップ中央部の直下にまで行き渡らせる。しかしながら、この開口が小さすぎると、十分な毛細管現象が得られずに、アンダーフィル処理が非常に困難になってしまうのである。
本発明は、以上の背景に鑑みてなされたものであり、その第１の目的とするところは、次のような配線基板、電子回路基板、及び電子回路基板製造方法を提供することである。即ち、配線基板の電極表面の金をはんだ中に多量に析出させてしまうことによるはんだの脆弱化を回避しつつ、複数の電極の一部を接点電極として良好に機能させることができる配線基板等である。
また、その第２の目的とするところは、上記第１の目的に加えて、作り置きによって低コスト化を図ることができる配線基板等を提供することである。
また、その第３の目的とするところは、上記第１又は第２の目的に加えて、電子部品間での信号伝送速度の高速化やノイズ混入の低減化を図ることができる電子回路基板及びこれを製造する電子回路基板製造方法を提供することである。
また、その第４の目的とするところは、上記第３の目的に加えて、小型の電子部品のアンダーフィル処理を容易に行うことができる電子回路基板及びこれを製造する電子回路基板製造方法を提供することである。
上記第１の目的を達成するために、請求項１の発明は、導電性物質によって配線された、絶縁性材料からなる基板の表面に、複数の電極が形成された配線基板において、上記電極として、金からなるＡｕ表面層を設けていない非Ａｕ電極と、該Ａｕ表面層を設けたＡｕ電極との両方を形成したことを特徴とするものである。
また、上記第２の目的を達成するために、請求項２の発明は、請求項１の配線基板において、上記非Ａｕ電極の表面に、金とは異なる材料からなる酸化抑制膜を形成したことを特徴とするものである。
また、上記第１又は第２の目的を達成するために、請求項３の発明は、請求項１又は２の配線基板において、上記基板の両面にそれぞれ複数の電極を形成し、該基板の一方の面に形成する複数の電極の全てを上記非Ａｕ電極とし、且つ、該基板の他方の面に形成する複数の電極の全てを上記Ａｕ電極としたことを特徴とするものである。
また、請求項４の発明は、請求項３の配線基板であって、複数の上記非Ａｕ電極の全て又は一部が０．０４９［ｍｍ２］未満の平面積であり、且つ、複数の上記Ａｕ電極の全てが０．０４９［ｍｍ２］以上の平面積であることを特徴とするものである。
また、請求項５の発明は、導電性物質によって配線された、絶縁性材料からなる基板の表面に、複数の電極が形成された配線基板に、該電極と接合するための接合用電極を有する複数の電子部品が表面実装された電子回路基板において、上記配線基板として、請求項１乃至４の何れかの配線基板を用いたことを特徴とするものである。
また、請求項６の発明は、請求項５の電子回路基板であって、複数の上記電子部品における少なくとも１つが、上記接合用電極として、金からなるＡｕ表面層を設けたものを有し、該Ａｕ表面層がその側面よりも大きな面積の平坦な接合面を有し、該接合面が上記配線基板の上記非Ａｕ電極とはんだ接合されていることを特徴とするものである。
また、請求項７の発明は、導電性物質によって配線された、絶縁性材料からなる基板の表面に、複数の電極が形成された配線基板に、該電極と接合するための接合用電極を有する複数の電子部品が表面実装された電子回路基板であって、上記配線基板が、上記電極として、金からなるＡｕ表面層を設けていない非Ａｕ電極と、該Ａｕ表面層を設けたＡｕ電極との両方を有し、複数の上記電子部品における少なくとも１つが、上記接合用電極として、金からなるＡｕ表面層を設けたＡｕ電極を有し、このＡｕ電極の該Ａｕ表面層がその側面よりも大きな面積の平坦な接合面を有し、且つ、該接合面が上記配線基板の上記非Ａｕ電極とはんだ接合されていることを特徴とするものである。
また、上記第３の目的を達成するために、請求項８の発明は、請求項５、６又は７の電子回路基板であって、複数の上記電子部品のうち、上記接合用電極の平面積が最も小さい電子部品における電極形成面と、上記配線基板の部品実装面との距離が７０［μｍ］以下であることを特徴とするものである。
また、上記第４の目的を達成するために、請求項９の発明は、請求項８の電子回路基板において、上記接合用電極の平面積が最も小さい電子部品として、上記電極形成面の周縁部の一部領域における該接合用電極間の距離が５００［μｍ］以上であるものを用い、該電極形成面と上記部品実装面との間にアンダーフィル処理を施したことを特徴とするものである。
また、上記第１又は第２の目的を達成するために、請求項１０の発明は、請求項５乃至９の何れかの電子回路基板であって、複数の上記電子部品のうちの少なくとも１つが、集積回路形成面を上記配線基板に向かい合わせた状態で実装されるフリップチップであることを特徴とするものである。
また、請求項１１の発明は、導電性物質によって配線された、絶縁性材料からなる基板の表面に、複数の電極が形成された配線基板に、該電極と接合するための接合用電極を有する複数の電子部品が表面実装された電子回路基板と、これを覆う筐体とを有する電子機器において、上記配線基板として、請求項１乃至４の何れかの配線基板を用いたことを特徴とするものである。
また、請求項１２の発明は、導電性物質によって配線された、絶縁性材料からなる基板の表面に、複数の電極が形成された配線基板に、該電極と接合するための接合用電極を有する複数の電子部品が表面実装された電子回路基板と、これを覆う筐体とを有する電子機器において、上記電子回路基板として、請求項５乃至１０の何れかの電子回路基板を用いたことを特徴とするものである。
また、請求項１３の発明は、導電性物質によって配線された、絶縁性材料からなる基板の表面に、複数の電極が形成された配線基板の該電極上に、導電性接合材を含有するペーストからなるペースト塊を印刷する印刷工程と、該配線基板上に該ペースト塊を介して複数の電子部品を載置する載置工程と、該ペースト塊中の該導電性接合材を溶融せしめて、該電極と接合するために複数の電子部品のそれぞれに設けられた接合用電極と該配線基板の該電極とを接合する接合工程とを実施して、該配線基板上に複数の電子部品が表面実装された電子回路基板を製造する電子回路基板製造方法において、上記配線基板として、請求項１乃至４の配線基板を用いたことを特徴とするものである。
また、上記第３の目的を達成するために、請求項１４の発明は、請求項１３の電子回路基板製造方法において、複数の上記電子部品のうち、上記接合用電極の平面積が最も小さい電子部品における電極形成面と、上記配線基板の部品実装面との距離を上記接合工程の実施後に７０［μｍ］以下にする厚みの上記ペースト塊を、上記印刷工程で上記配線基板の上記電極上に印刷することを特徴とするものである。
また、上記第４の目的を達成するために、請求項１５の発明は、請求項１４の電子回路基板製造方法において、上記接合用電極の平面積が最も小さい電子部品として、上記電極形成面の周縁部の一部領域における該接合用電極間の距離が５００［μｍ］以上であるものを用い、上記接合工程の後に、該一部領域と上記部品実装面との間からアンダーフィル材を該電極形成面の下に流し込むアンダーフィル工程を実施することを特徴とするものである。
また、請求項１６の発明は、請求項１５の電子回路基板製造方法において、上記部品実装面における上記電極形成面との対向領域を洗浄しないで、上記アンダーフィル工程を実施することを特徴とするものである。
これらの配線基板においては、Ａｕ表面層を設けていない非Ａｕ電極に対して、ベアチップ等の小型電子部品をはんだ接合すれば、たとえその小型電子部品の電極パッドが極めて小さいことに起因して、電極パッドと非Ａｕ電極との間に介在させるはんだを微量にせざるを得ない場合でも、配線基板の非Ａｕ電極からはんだに多量の金を析出させるといった事態が生じない。よって、配線基板の電極表面の金をはんだ中に多量に析出させてしまうことによるはんだの脆弱化を回避することができる。
また、Ａｕ表面層を設けていない非Ａｕ電極の他に、Ａｕ表面層を設けたＡｕ電極を形成しているので、それをむき出しのままになる接点電極として用いても、良好に機能させることができる。
特に、請求項２の発明特定事項の全てを備える発明においては、フラックス等の非金属材料からなる酸化抑制膜により、Ａｕ表面層を設けていない非Ａｕ電極の表面の酸化を抑えることで、非Ａｕ電極の表面を、長期に渡ってはんだに良好に馴染む状態に保つ。そして、このことにより、配線基板を多量に作り置きして、電子回路基板の低コスト化を図ることができる。
また特に、請求項３の発明特定事項の全てを備える発明においては、基板の一方の面における複数の電極の全てを非Ａｕ電極として形成し、且つ他方の面における複数の電極の全てをＡｕ電極として形成することで、同一面に対して非Ａｕ電極及びＡｕ電極という互いに種類の異なる電極を混在させて形成する場合に比べて、電極形成工程を簡素化する。そして、このことにより、製造コストを低減することができる。
また特に、請求項４の発明特定事項の全てを備える発明においては、複数の非Ａｕ電極の少なくとも一部を０．０４９［ｍｍ２］未満の平面積にすることにより、その非Ａｕ電極を小型フリップチップの実装用として用いることが可能である。そして、このことにより、小型化が進められた近年の小型ベアチップであっても、それをフリップチップとして基板の一方の面に表面実装することができる。また、複数のＡｕ電極の全てを０．０４９［ｍｍ２］以上の平面積にすることにより、基板の他方の面に形成する全ての電極の酸化を、Ａｕ表面層によって抑えることができる。
また特に、請求項６の発明特定事項、あるいは請求項７の発明特定事項、の全てを備える発明においては、配線基板の電極表面の金をはんだ中に多量に析出させてしまうことによるはんだの脆弱化を回避することに加えて、次に説明する理由により、電子部品の接合用電極の金をはんだ中に析出させてしまうことによるはんだの脆弱化を抑えることもできる。即ち、従来のフリップチップにおいては、配線基板の電極に接合するための接合用電極の酸化による接合不良を防止する目的で、接合用電極の表面に金からなる金バンプを形成するのが一般的であった。図２１は、かかる従来のフリップチップを示す拡大断面図である。同図において、フリップチップ３０１の表面には、複数の接合用電極３０１ｄが形成されている。これら接合用電極３０１ｄは、ニッケルやアルミ等の非Ａｕ金属材料からなる平坦な金属母材パッド３０１ｅの表面に、金バンプ３０１ｆが被覆されている。この金バンプ３０１ｆは、平坦な金属母材パッド３０１ｅの表面上で金材料が線状の突起を形成するように、上述の旧式のＣＯＢ工法に用いられるワイヤーボンディング装置によって突設せしめられたものである。このようなフリップチップ３０１を表面実装する場合には、まず、図２２に示すように、配線基板たるＰＷＢ１５０の非Ａｕ電極１５１の上にはんだペースト塊２０３を印刷する。そして、図２３に示すように、このはんだペースト塊２０３と、接合用電極３０１ｄとを重ね合わせるようにフリップチップ３０１をＰＷＢ１５０の上にマウントする。すると、図２４に示すように、ペースト状のはんだペースト塊２０３の中に、接合用電極３０１ｄの金バンプ３０１ｆを差し込んだ状態となる。このような状態でリフロー工程を実施すると、はんだペースト塊２０３中に差し込んだ金バンプ３０１ｆの金を、溶融はんだの中に多量に析出させて、固化後のはんだを脆弱にしてしまう。そこで、フリップチップ３０１等の電子部品として、接合用電極の表面に金バンプのような金突起を設けたものでなく、Ａｕ表面層がその側面よりも大きな面積の平坦な接合面になっているものを用いる。このような電子部品では、図２１に示すように、非金材料からなる平坦な金属母材パッド３０１ｂの表面に形成された金からなる平坦なＡｕ表面層３０１ｃが、はんだペースト塊２０３の中に入り込まず、はんだペースト塊２０３の表面だけに接触する状態となる。かかる状態でリフロー工程が行われても、Ａｕ表面層３０１ｃから溶融はんだへの金析出は、ペースト塊２０３の表面部分だけで起きるので、金バンプ３０１ｆを設けた電子部品に比べて、溶融はんだ中への金析出量を低減する。これにより、電子部品の接合用電極の金をはんだ中に析出させてしまうことによるはんだの脆弱化を抑えることができるのである。
また特に、請求項８の発明特定事項、あるいは請求項１４の発明特定事項、の全てを備える発明においては、電子回路基板における複数の電子部品のうち、接合用電極の平面積が最も小さい電子部品、即ち、小型化のフリップチップのような信号伝送速度の高速化やノイズ混入の低減化が望まれる電子部品が、ごく少量で薄厚の導電性接合材によって配線基板に接合される。その電極形成面と、配線基板の部品実装面との距離をリフロー後に７０［μｍ］以下にするような量と厚みであり、１００［μｍ］以上にしていた従来のものに比べて、はるかに少量且つ薄厚である。このようなごく少量で薄厚の導電性接合材は、従来よりも電気抵抗が小さくなるので、信号伝送速度の高速化を図るとともに、ノイズの混入を低減することができる。
また特に、請求項９の発明特定事項、あるいは請求項１５の発明特定事項、の全てを備える発明においては、小型の電子部品の電極形成面と、配線基板の部品実装面との間に生ずる間隙に、アンダーフィル材を充填することで、電子部品と配線基板との熱膨張率の違いによる電子部品の間隙に向けての撓みを回避する。そして、その撓みに起因する固化後の導電性接合材の破断を防止することができる。更には、電子部品の電極形成面と配線基板の部品実装面との空隙が７０［μｍ］以下という非常に小さなものであっても、電子部品の周縁部の一部領域に、基板面方向の長さが５００［μｍ］以上となる大きな開口が形成される。よって、この大きな開口からアンダーフィル材を良好に流し込んで、小型の電子部品のアンダーフィル処理を容易に行うことができる。
また特に、請求項１６の発明においては、従来行われていた、部品実装面における電極形成面との対向領域の洗浄工程を省くことで、電子回路基板の製造コストを低減することができる。なお、従来では、かかる洗浄工程を省いてアンダーフィル処理を行うことができなかったが、本発明においては、次に説明する理由により、洗浄工程を省くことができる。即ち、従来では、電子部品の電極形成面と、配線基板の部品実装面との間に介在させるペースト塊の量が多かったため、リフローの際に、そのペースト塊中から部品実装面に対して多量のフラックスを飛び散らせていた。そして、アンダーフィル処理の際、部品実装面に付着している多量のフラックスがアンダーフィル材を弾いて、その流し込みを阻害していた。一方、本発明においては、電子部品の電極形成面と、配線基板の部品実装面との間に介在させるペースト塊の量が非常に少ないため、リフローの際に部品実装面に飛び散るフラックスの量も少量となる。よって、フラックスを洗い流す洗浄工程を実施しなくても、アンダーフィル材を流し込むことができる。
以下、本発明を適用した配線基板たるＰＷＢ、電子回路基板たるモジュール基板、及び電子回路基板製造方法の一実施形態について説明する。
まず、電子回路基板の製造に用いられる配線基板としてのＰＷＢ（Ｐｒｉｎｔｅｄ Ｗｉｒｉｎｇ Ｂｏａｒｄ）について説明する。図６は、ＰＷＢ１５０を一方の面である第１面側から示す平面図である。同図において、ＰＷＢ１５０の第１面には、複数の非Ａｕ電極１５１からなる電極パターンが周知の技術によって形成されている。かかる第１面には、電極ブロック実装エリアＲ１と、ＳＭＤ（Ｓｕｒｆａｃｅ Ｍｏｕｎｔ Ｄｅｖｉｃｅ）実装エリアＲ２と、フリップチップ実装エリアＲ３とが存在する。電極ブロック実装エリアＲ１は、後述する電極ブロックを実装するための領域であり、この領域内の電極パターンの非Ａｕ電極１５１は、何れも矩形状に形成され、長さが１０ｍｍ程度というかなり大型のものになっている。ＳＭＤ実装エリアＲ２は、ベアチップとは異なるチップコンデンサなどといった電子部品を表面実装するための領域であり、この領域内の電極パターンの非Ａｕ電極１５１は、何れも平面積が０．０４９［ｍｍ２］以上という小型のものになっている。また、フリップチップ実装エリアＲ３は、ベアチップをフリップチップとして表面実装するための領域であり、この領域内の電極パターンの非Ａｕ電極１５１は、何れも平面積が０．０４９［ｍｍ２］未満という超小型のものになっている。
図７は、本実施形態に係るＰＷＢ１５０を他方の面である第２面側から示す平面図である。同図において、ＰＷＢ１５０の第２面には、複数のＡｕ電極１５２からなる電極パターンが周知の技術によって形成されている。かかる第２面には、マイナス用接点電極形成エリアＲ４と、プラス用接点電極形成エリアＲ５と、マイナス用テスト電極形成エリアＲ６と、プラス用テスト電極形成エリアＲ７とが存在する。マイナス用接点電極形成エリアＲ４には、矩形の平面形状となっている大型のＡｕ電極１５２が１つだけ形成されており、これはマイナス用接点電極として機能する。また、プラス用接点電極形成エリアＲ５には、矩形の平面形状となっている大型のＡｕ電極１５２が１つだけ形成されており、これはプラス用接点電極として機能する。また、マイナス用テスト電極形成エリアＲ６には、円形の平面形状となっている中型のＡｕ電極１５２が１つだけ形成されたおり、これはマイナス用テスト電極として機能する。また、プラス用テスト電極形成エリアＲ７には、円形の平面形状となっている中型のＡｕ電極１５２が１つだけ形成されており、これはプラス用テスト電極として機能する。
図８は、本実施形態に係るＰＷＢ１５０を示す部分拡大断面図である。同図においては、図中上方を向く面を第１面、図中下方を向く面を第２面として示している。ＰＷＢ１５０は、非Ａｕ電極１５１、Ａｕ電極１５２、絶縁性材料であるガラスエポキシからなる基板１５３、酸化抑制膜１５４、レジスト層１５５等から構成されている。ＰＷＢ１５０の第１面に形成された複数の非Ａｕ電極１５１は、何れも金属母材たる銅だけからなる単層構造になっている。先に示した図６においては、便宜上、図示を省略していたが、これら非Ａｕ電極１５１の表面は、金とは異なる材料からなるフラックスによって構成された酸化抑制膜１５４で覆われている。なお、非Ａｕ電極１５１の厚みは、３５［μｍ］程度になっている。
ＰＷＢ１５０の第１面において、非Ａｕ電極１５１が形成されていない基板領域には、第１レジスト層１５５ａが被覆されており、非Ａｕ電極１５１の表面と、第１レジスト層１５５ａの表面とは同じ高さになっている。この第１レジスト層１５５ａは、周知のフォトリソグラフィー法による非Ａｕ電極形成工程において、基板１５３の第１面上に形成されたものである。
酸化抑制膜１５４を形成する材料としては、フラックス以外のものを用いてもよい。但し、金とは異なる材料であることが絶対条件である。金を用いてしまうと、はんだの脆弱化を引き起こしてしまうからである。また、金以外の金属材料の析出によるはんだの脆弱化が危惧される場合には、非金属材料で酸化抑制膜１５４を形成するとよい。フラックスは、金とは異なる材料であり、且つ非金属材料である。
フラックスとしては、ロジンを主成分とする従来から周知のものを用いることができる。このロジンはフラックスを構成する主成分であり、アビエチン酸などの脂肪族カルボン酸からなっている。かかるロジンが電極表面の酸化を抑えることにより、電極表面に対して溶融はんだによる濡れ性を良好に発揮させることができる。ロジンの他に、ジエチルアミン塩酸塩、シクロヘキシルアミン臭化水素酸塩などの脂肪族アミンハロゲン化水素酸塩や、コハク酸、マロン酸などの脂肪族カルボン酸などといった酸化物除去作用を高める物質を添加したものを用いてもよい。また、ロジンに代えて、各種の非金属性有機物や非金属製無機物をフラックスの主成分としてもよい。フラックスは、ロジン等をアルコール類等の溶媒に溶解した状態になっているが、非Ａｕ電極１５１の表面に塗布されてしばらくすると、溶媒が蒸発してほぼ固形分だけの状態の酸化抑制膜１５４となる。ＰＷＢ１５０の第１面の全面にフラックスを塗布すると、第１レジスト層１５５ａ上のフラックスが弾かれて、非Ａｕ電極１の表面に集合してくる。よって、全面に塗布するだけで、ほぼ非Ａｕ電極１の表面だけに酸化抑制膜１５４を形成することができる。
基板１５３の第１面に形成された複数の非Ａｕ電極１５１のうち、フリップチップ実装領域Ｒ３に形成されたものは、何れも、その平面断面が１００［μｍ］×１００［μｍ］の矩形となっている。
ＰＷＢ１５０の第２面に形成されたＡｕ電極１５２は、何れも、金属母材たる銅からなる母材層１５２ａと、これの上に被覆されたニッケル（Ｎｉ）からなる中間層１５２ｂと、これの上に被覆された金（Ａｕ）からなるＡｕ表面層１５２ｃとを有している。中間層１５２ｂは、周知のニッケルメッキ処理によって母材層１５２ａ上に被覆されたものであり、金を固着させ難い銅（Ｃｕ）からなる母材層１５２ａの上に、Ａｕ表面層１５２ｃを良好に固定する役割を担っている。Ａｕ表面層１５２ｃは、周知の電解金メッキ処理によって中間層１５２ｂ上に被覆されたものである。中間層１５２ｂ、Ａｕ表面層１５２ｃの何れも、数［μｍ］程度の厚みになっている。
ＰＷＢ１５０の第２面において、Ａｕ電極１５２が形成されていない基板領域には、第２レジスト層１５５ｂが被覆されており、Ａｕ電極１５２の表面と、第２レジスト層１５５ｂの表面とは同じ高さになっている。この第２レジスト層１５５ｂは、周知のフォトリソグラフィー法による非Ａｕ電極形成工程において、基板１５３の第２面上に形成されたものである。
以上の構成のＰＷＢ１５０においては、絶縁性材料たるガラスエポキシからなる基板１５３に形成する電極として、金からなるＡｕ表面層を設けていない非Ａｕ電極１５１と、Ａｕ表面層１５２ｃを設けたＡｕ電極１５２との両方を形成するとともに、非Ａｕ電極１５１の表面に非金属材料たるフラックスからなる酸化抑制膜１５４を形成している。かかる構成では、フラックスからなる酸化抑制膜１５４により、Ａｕ表面層を設けていない非Ａｕ電極１５１の表面の酸化を抑えることで、非Ａｕ電極１５１の表面を長期に渡ってはんだに良好に馴染む状態に保つ。そして、このことにより、ＰＷＢ１５０を多量に作り置きして、電子回路基板の低コスト化を図ることができる。また、非Ａｕ電極１５１に対して、ベアチップ等の小型電子部品をはんだ接合すれば、たとえその小型電子部品の電極パッドが極めて小さいことに起因して、電極パッドと非Ａｕ電極１５１との間に介在させるはんだを微量にせざるを得ない場合でも、非Ａｕ電極１５１からはんだに多量の金を析出させるといった事態が生じない。よって、電極表面の金をはんだ中に多量に析出させてしまうことによるはんだの脆弱化を回避することができる。更には、非Ａｕ電極１５１の他に、Ａｕ表面層１５２ｃを設けたＡｕ電極１５２を形成しているので、母材層１５２ａの酸化を防いで、後述する接点電極（例えばスライド方式）として良好に機能させることができる。
また、本実施形態に係るＰＷＢ１５０では、基板１５３の両面にそれぞれ複数の電極を形成し、基板１５３の一方の面である第１面に形成する複数の電極の全てを非Ａｕ電極１５１とし、且つ、基板１５３の他方の面である第２面に形成する複数の電極の全てをＡｕ電極１５２としている。かかる構成では、基板１５３の同一面に対して非Ａｕ電極及びＡｕ電極という互いに種類の異なる電極を混在させて形成する場合に比べて、電極形成工程を簡素化する。そして、このことにより、製造コストを低減することができる。
また、本実施形態に係るＰＷＢ１５０では、全ての非Ａｕ電極１５１のうち、少なくともフリップチップ実装エリアＲ３内に形成するもにについては、平面積を０．０４９［ｍｍ２］未満にし、且つ、全てのＡｕ電極１５２を０．０４９［ｍｍ２］以上の平面積としている。かかる構成では、フリップチップ実装エリアＲ３内の非Ａｕ電極１５１を０．０４９［ｍｍ２］未満の平面積にすることにより、それを小型フリップチップの実装用として用いることが可能である。そして、このことにより、小型化が進められた近年の小型ベアチップであっても、それをフリップチップとして基板１５３の第１面に表面実装することができる。Ａｕ電極１５２の全てを０．０４９［ｍｍ２］以上の平面積にすることにより、基板１５３の第２面に形成する全ての電極の酸化を、Ａｕ表面層１５２ａによって抑えることができる。
図９は、本実施形態に係るＰＷＢ１５０に対してＳＴＭによる表面実装を行う際に使用する印刷マスクたるプラスチックマスクを示す部分拡大断面図である。同図において、プラスチックマスク２００は、ＰＥＴ（ポリエチレンテレフタレート）等のプラスチック材料からなるブラスチック板２０１に対して、エキシマレーザー加工による複数の貫通孔２０２からなる印刷パターンが形成された印刷マスクである。この印刷パターンは、本実施形態に係るＰＷＢの第１面に形成された電極パターンに対応している。プラスチックマスク２００の面方向の全領域のうち、図中Ｒ８で示した領域は、他の領域よりも窪むハーフエッチング部２０３となっており、この窪みもエキシマレーザー加工によって形成されたものである。プラスチック板２０１としては、厚み７５［μｍ］のものが用いられており、ハーフエッチング部２０３はエキシマレーザー加工による２５［μｍ］の深さの掘り込みにより、厚みが５０［μｍ］になっている。
このようなハーフエッチング部２０３が形成される図中Ｒ８の領域は、先に図４に示したＰＷＢ１５０の第１面におけるフリップチップ実装エリアＲ３に対応している。プラスチックマスク２００のハーフエッチング部２０３に形成された複数の貫通孔２０２により、ＰＷＢ１５０のフリップチップ実装エリアＲ３に形成された複数のフリップチップ実装用の非Ａｕ電極１５１上に、それぞれ微小なはんだペースト塊が印刷されるのである。図９に示したように、ハーフエッチング部２０３内に形成された複数の貫通孔２０２は、何れも、ハーフエッチング部２０３の外部に形成された複数の貫通孔２０２よりも大幅に小径になっている。これは、フリップチップの電極パッドの大きさが極めて小さいためである。このような小径の貫通孔２０２であっても、ハーフエッチング部２０３の形成によってその長さを小さくすることで、孔内からはんだペーストを良好に抜け出させることができる。なお、エキシマレーザー加工によって形成された貫通孔２０２は、アブレーション現象によって掘り込まれることで、優れた内壁平滑性になるため、メタルマスクに形成された貫通孔に比べて、はんだ抜け性を向上させることができる。
図１０は、フリップチップ３０１の電極形成面を示す平面図である。この電極形成面には、図示のように、６つの電極パッド３０１ａが周縁部に集中して形成されている。より詳しくは、四角形の電極形成面の４辺に対応する４つの縁部のうち、相対向する２つの縁部のそれぞれに、接合用電極たる３つの電極パッド３０１ａからなる電極列が形成されている。残りの２つの縁部に着目すると、それぞれ、電極列の一番端の電極パッド３０１ａが、縁部の両端近傍に位置している。この両端近傍に位置している２つの電極パッド３０１ａ間の距離Ｌ１は、５００［μｍ］以上になっている。これに対し、電極列が形成されている２つの縁部における電極パッド間の距離Ｌ２は、５００［μｍ］未満になっている。なお、各電極パッド３０１ａの平面積は、１００［μｍ］×１００［μｍ］＝０．０１［ｍｍ２］以上であり、これは、上述したＰＷＢ（１５０）に実装される複数の電子部品の電極パッドのうち、最も小さい値となっている。また、先に図５に示したように、周縁部に電極列が複数存在する場合には、少なくとも１つの縁部については、これに繋がる他の２つの縁部で互いに相対向する最も中央寄りの電極列間の距離を５００［μｍ］以上にする必要がある。
図１１は、プラスチックマスク２００の領域Ｒ８を拡大して示す平面図である。印刷マスクの貫通孔については、その開口が円形になるように形成するのが一般的である。しかしながら、図１０に示したフリップチップ３０１の電極パッド３０１ａのように、非常に小さな電極に対応するごく小径の貫通孔では、開口を円形にすると、印刷工程においてスキージングするはんだペーストを、貫通孔に良好に充填することが困難になる。本発明者は、このようなごく小径の貫通孔については、図１１に示すように、開口が菱形になり、且つその菱形の鋭利な方のエッジがはんだスキージング方向（図中矢印方向）を向くように形成することで、貫通孔内に良好にはんだペーストを充填し得ることを見出した。そこで、本実施形態に係る電子回路基板製造方法では、プラスチックマスク２００として、領域Ｒ８内（ハーフエッチング部内）の貫通孔をこのように形成したものを用いる。なお、同図において、菱形開口の長手方向の長さＬ３は、１３０［μｍ］になっている。また、短手方向の長さＬ４は、１００［μｍ］になっている。
図１２、図１３、図１４、図１５及び図１６は、それぞれ、本実施形態に係るＰＷＢ１５０に電子部品を実装して電子回路基板たるモジュール基板を得る電子回路基板製造方法における各工程を示す説明図である。なお、図中において符号３０２は、電子部品たるＳＭＤを示している。また、符号３０１は、フリップチップを示している。本電子回路基板製造方法では、まず、図１２及び図１３に示すように、プラスチックマスク２００を用いて、ＰＷＢ１５０の第１面における各非Ａｕ電極１５１の上に、それぞれはんだペースト塊２０３を印刷する（印刷工程）。次いで、図１４に示すように、周知のチップマウンターを用いて、はんだペースト印刷済みのＰＷＢ１５０の上に、各種の電子部品（３０１、３０２）や、図示しないニッケルブロックをマウントする（載置工程）。そして、図１５に示すように、リフロー炉内でＰＷＢ１５０を昇温せしめることで、各はんだペースト塊２０３内の図示しないはんだ粒を溶融せしめて、各種の電子部品の電極パッド（３０１ａ、３０２ａ）や電極ブロックを、ＰＷＢ１５０の第１面の非Ａｕ電極１５１にはんだ接合せしめる（接合工程）。
図２０は、上記載置工程におけるＰＷＢ１５０上のフリップチップ３０１を拡大して示す拡大断面図である。フリップチップ３０１は、ＰＷＢ１５０における非Ａｕ電極１５１が形成された第１面と、Ａｕ電極１５２が形成された第２面とのうち、第１面上にマウントされる。第１面には、非Ａｕ電極１５１が形成されており、これの表面には、上述したように酸化抑制膜１５４が被覆されている。上記印刷凹低では、この酸化抑制膜１５４の上にはんだペースト塊２０３が印刷されるが、フリップチップ３０１は、その接合用電極たる電極パッド３０１ａをこのはんだペースト塊２０３に重ね合わせるように第１面上にマウントされる。フリップチップ３０１の接合用電極たる電極パッド３０１ａは、ニッケルやアルミ等の非Ａｕ材料からなる平坦な金属母材バッド３０１ｂと、これの表面に被覆された金からなるＡｕ表面層３０１ｃとから構成されている。このＡｕ表面層３０１ｃは、従来から一般的に用いられていたフリップチップの接合用電極の表面に形成された金バンプ（図２１参照）のような突起を形成しておらず、図示のように扁平な形状をしている。Ａｕ表面層３０１ｃは、扁平な形状であるため、基板電極との接合面（図中上方を向く面）の面積が、その側面（厚み方向の面）の面積よりも遙かに大きくなっている。このようなＡｕ表面層３０１ｃが形成されたフリップチップ３０１をＰＷＢ１５０の第１面にマウントすると、図示のように、Ａｕ表面層３０１ｃがはんだペースト塊２０３の表面だけに接触する状態になる。このような状態でリフロー工程を施すと、図２４に示したような金バンプ３０１ｆをはんだペースト塊２０３内に差し込んだ状態でリフロー工程を施す場合に比べて、溶融はんだ中への金析出量を低減することができる。これにより、フリップチップの接合用電極に用いた金を溶融はんだ中に析出させることによるはんだ接合の脆弱化を抑えることができる。
なお、Ａｕ表面層３０１ｃを図２０に示したように扁平に構成した場合、フリップチップ３０１をマウンターでＰＷＢ１５０上にマウントした際に、はんだペースト塊２０３を押し潰して、チップ下面と基板面との間に必要なギャップを確保できなくなるおそれがある。しかしながら、マウンターの制御を工夫して、フリップチップ３０１をはんだペースト塊２０３に接触させる直前で、マウンターのアーム（その先端にチップを保持している）の速度を従来よりもゆっくりにすることで、はんだペースト塊２０３の押し潰しを回避し得ることを本発明は実験によって確かめている。
リフローによる接合工程を実施したら、最後に、図１６に示すように、フリップチップ３０１の電極形成面と、配線基板１５０における部品実装面との空隙に、アンダーフィル材５０２を流し込んでアンダーフィル処理を施す（アンダーフィル工程）。なお、本発明者が、以上の工程を実際に行ったところ、リフロー工程後におけるこの空隙の高さは、概ね５０〜６０［μｍ］であり、７０［μｍ］よりもかなり小さな値になった。また、従来行われていたアンダーフィル工程前の洗浄工程については行わない。洗浄工程を行わなくてよい理由は、既に述べた通りである。以上の工程により、ＰＷＢ１５０に対して各種の電子部品を実装した電子回路基板たるモジュール基板２１０が製造される。
はんだペーストとしては、鉛を含有していないＰｂフリーのものであって、はんだ粒の粒径が１０〜３０［μｍ］のものを用いることが望ましい。はんだ粒の平均粒径が小さいはんだペーストほど、良好な接合性を発揮することができる。
アンダーフィル工程においては、図１７に示すように、フリップチップ３０１の４つの側面のうち、電極パッド３０１ａ間の距離Ｌ１が５００［μｍ］以上になっている側面から、アンダーフィル材５０２を流し込む。この際、ノズル５０１の斜めにカットした先端における傾斜部を、フリップチップ３０１とモジュール基板２１０の第１面との間に形成される空隙に対面させながら、その傾斜部から噴出している、樹脂を含有するアンダーフィル材５０２を、フリップチップ３０１とモジュール基板２１０との両方に接触させるとよい。こうすることで、毛細管現象により、間隙の奥深くまで万遍なく、アンダーフィル材５０２を行き渡らせることができる。なお、充填されたアンダーフィル材５０２は、やがて溶剤が蒸発して固化する。
このようにして製造された電子回路基板たるモジュール基板２１０は、フリップチップがＳＭＴによって表面実装されたことにより、フリップチップと基板電極とをワイヤーボンディングによって接続する場合に比べて、フリップチップと基板電極との間のインピーダンスを大幅に低減することができる。例えば、ワイヤーボンディングしたものにおけるインピーダンスが３０［ｍΩ］であるのに対し、その半分の１５［ｍΩ］程度まで低減することができる。そして、このことにより、よりノイズに強く且つ高速処理に適したモジュール基板２１０にすることができる。
また、フリップチップ３０１の電極パッド３０１ａと、配線基板１５０の非金電極１５１とを接合しているはんだの厚みが７０［μｍ］以下であるので、１００［μｍ］以上であった従来のものに比べて信号伝送速度の高速化を図るとともに、ノイズの混入を低減することができる。また、電極パッド３０１ａ間の距離Ｌ１、即ち、はんだ間の距離が５００［μｍ］以上となる大きな開口からアンダーフィル材５０２を良好に流し込んで、フリップチップ３０１のアンダーフィル処理を容易に行うことができる。
フリップチップ３０１の周囲を樹脂によって封止してパッケージにすることも可能である。ＰＷＢ１５０上に複数のフリップチップ３０１を実装しているケースでは、複数のフリップチップ３０１のそれぞれに対応する複数の凹部を形成した型材の各凹部内に封止樹脂を流し込んだ後、その型材をＰＷＢの第１面に接離させることで、複数のフリップチップに対して同時に封止処理を施すことができる。封止樹脂としては、アクリル系、エポキシ系、シリコン系の各種樹脂を使用することができるが、エポキシ系樹脂が特に好適である。
以上のようにして製造されたモジュール基板２１０は、例えば電子機器たる携帯電話のバッテリー保護モジュールとして使用される。具体的には、モジュール基板２１０を、携帯電話のリチウムバッテリーパックの充電時に、リチウムバッテリー内に過電流が入り込むことを防止するためのモジュールとすることが可能である。この場合、図１８に示すように、第１面に実装された２つの電極ブロック３０３のうち、一方がリチウムバッテリー４００の内部から延びているプラス用の金属リボン４０１に溶接される。また、もう一方が、リチウムバッテリー４００の内部から延びているプラス用の金属リボン４０２に溶接される。これにより、先に図７に示した基板第２面におけるマイナス用接点電極形成エリアＲ４に形成された矩形状のＡｕ電極１５２が、リチウムバッテリー４００内のマイナス極に導通せしめられてマイナス用接点電極として機能するようになる。また、プラス用接点電極形成エリアＲ５に形成された矩形状のＡｕ電極１５２が、リチウムバッテリー４００内のプラス極に導通せしめられてプラス用接点電極として機能するようになる。また、マイナス用電極形成エリアＲ６に形成された円形のＡｕ電極１５２が、リチウムバッテリー４００内のマイナス極に導通せしめられてマイナス用テスト電極として機能するようになる。また、プラス用電極形成エリアＲ７に形成された円形のＡｕ電極１５２が、リチウムバッテリー４００内のプラス極に導通せしめられてプラス用テスト電極として機能するようになる。なお、マイナス用テスト電極やプラス用テスト電極は、それぞれ、リチウムバッテリーパックの検品を行うときに使用されるものである。
上述したリチウムバッテリー４００や、これにモジュール基板２１０などを有するバッテリーパック４１０は、図１９に示すように、携帯電話の電話機本体４１１に着脱される。この着脱の際、マイナス用接点電極１５２Ｙやプラス用接点電極１５２Ｙが、電話機本体４１１のマイナス電極４１２やプラス電極４１３上でスライド移動せしめられながら、マイナス電極４１２やプラス電極４１３に接続される。
以上、実施形態に係るＰＷＢを用いてフリップチップをアナログ方式の集積回路として機能させるバッテリー保護モジュールを製造する例について説明したが、同ＰＷＢを用いて、アナログ方式のＲＦＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）、ＤＣ／ＤＣコンバータ、ゲーム機等の各種電気機器における電源保護回路などを製造することも可能である。デジタル方式のＲＡＭモジュール、ＣＰＵモジュール、画像形成装置における画像処理モジュールなどを製造することも可能である。これらアナログ方式やデジタル方式のモジュールについては、パソコンのマザーボード、ＨＤＤ（ハードディスクドライブ）、カーナビゲーションシステム、ＤＶＤドライブ、ＤＶＤプレイヤー、デジタルカメラ、複写機、プリンタ、ＩＣタグ、ＩＣカード、情報処理装置、画像処理装置、制御装置、通信装置などに使用することが可能である。
また、基板１５３として、絶縁材料たるガラスエポキシからなるものを用いたＰＷＢの例について説明したが、シリコン（Ｓｉ）等の他の絶縁材料からなるものを用いた配線基板にも本発明の適用が可能である。シリコンからなる基板１５３を用いる場合には、各電極の金属母材として、銅に代えてアルミニウム（Ａｌ）からなるものを採用してもよい。この場合、Ａｕ電極１５２のアルミニウムからなる母材層１５２ａの厚みについては、銅からなる母材層１５２ａにした場合と同様に３５［μｍ］程度にすることができる。また、ニッケルメッキ処理による中間層１５２ｂや電解金メッキ処理によるＡｕ表面層１５２ｃの厚みについても、銅からなる母材層１５２ａにした場合と同様に、数［μｍ］程度の薄さにすることができる。
従来のＱＦＰを示す概略構成図。 旧式のＣＯＢ工法によって製造された従来の電子回路基板を示す概略構成図。 新式のＣＯＢ工法によって製造された従来の電子回路基板を示す概略構成図。 同電子回路基板に実装されるベアチップの電極形成面を示す平面図。 同電子回路基板を拡大して示す斜視図。 実施形態に係るＰＷＢを第１面側から示す平面図。 同ＰＷＢを第２面側から示す平面図。 同ＰＷＢを示す部分拡大断面図。 実施形態に係る電子回路基板製造方法に用いられるプラスチックマスクを示す部分拡大断面図。 同電子回路基板製造方法によって製造されるモジュール基板に実装されるフリップチップの電極形成面を示す平面図。 同プラスチックマスクのハーフエッチング部を拡大して示す平面図。 同電子回路基板製造方法における印刷工程で実施されるペースト工程を示す断面図。 同印刷工程で実施されるマスク剥離工程を示す断面図。 同電子回路基板製造方法における載置工程を示す断面図。 同電子回路基板製造方法におけるリフロー工程を示す断面図。 同電子回路基板製造方法におけるアンダーフィル工程を示す断面図。 同アンダーフィル工程を示す斜視図。 同電子回路基板製造方法で製造されたモジュール基板をリチウムバッテリーに固定する工程を説明する平面図。 同リチウムバッテリーと同モジュール基板とが用いられたリチウムバッテリーパックと、携帯電話の電話機本体とを示す斜視図。 同電子回路基板製造方法によって同ＰＷＢ上に実装されるフリップチップを示す拡大断面図。 従来の電子回路基板製造方法によって基板上に実装されるフリップチップを示す拡大断面図。 この従来のフリップチップが実装されるＰＷＢを示す拡大断面図。 この従来のフリップチップの載置工程を示す拡大断面図。 ＰＷＢ上に実装されたこの従来のフリップチップを示す拡大断面図。
符号の説明
１５０ ＰＷＢ（配線基板）
１５１ 非Ａｕ電極
１５２ Ａｕ電極
１５３ 基板
２０３ ペースト塊
３０１ フリップチップ（接合用電極の平面積が最も小さい電子部品）
３０１ａ 電極パッド（接合用電極）
３０２ ＳＭＤ（電子部品）
５０２ アンダーフィル材

Claims (16)

  1. 導電性物質によって配線された、絶縁性材料からなる基板の表面に、複数の電極が形成された配線基板において、
    上記電極として、金からなるＡｕ表面層を設けていない非Ａｕ電極と、該Ａｕ表面層を設けたＡｕ電極との両方を形成したことを特徴とする配線基板。
  2. 請求項１の配線基板において、
    上記非Ａｕ電極の表面に、金とは異なる材料からなる酸化抑制膜を形成したことを特徴とする配線基板。
  3. 請求項１又は２の配線基板において、
    上記基板の両面にそれぞれ複数の電極を形成し、該基板の一方の面に形成する複数の電極の全てを上記非Ａｕ電極とし、且つ、該基板の他方の面に形成する複数の電極の全てを上記Ａｕ電極としたことを特徴とする配線基板。
  4. 請求項３の配線基板であって、
    複数の上記非Ａｕ電極の全て又は一部が０．０４９［ｍｍ２］未満の平面積であり、且つ、複数の上記Ａｕ電極の全てが０．０４９［ｍｍ２］以上の平面積であることを特徴とする配線基板。
  5. 導電性物質によって配線された、絶縁性材料からなる基板の表面に、複数の電極が形成された配線基板に、該電極と接合するための接合用電極を有する複数の電子部品が表面実装された電子回路基板において、
    上記配線基板として、請求項１乃至４の何れかの配線基板を用いたことを特徴とする電子回路基板。
  6. 請求項５の電子回路基板であって、
    複数の上記電子部品における少なくとも１つが、上記接合用電極として、金からなるＡｕ表面層を設けたＡｕ電極を有し、該Ａｕ表面層がその側面よりも大きな面積の平坦な接合面を有し、該接合面が上記配線基板の上記非Ａｕ電極とはんだ接合されていることを特徴とする電子回路基板。
  7. 導電性物質によって配線された、絶縁性材料からなる基板の表面に、複数の電極が形成された配線基板に、該電極と接合するための接合用電極を有する複数の電子部品が表面実装された電子回路基板であって、
    上記配線基板が、上記電極として、金からなるＡｕ表面層を設けていない非Ａｕ電極と、該Ａｕ表面層を設けたＡｕ電極との両方を有し、
    複数の上記電子部品における少なくとも１つが、上記接合用電極として、金からなるＡｕ表面層を設けたものを有し、
    このＡｕ電極の該Ａｕ表面層がその側面よりも大きな面積の平坦な接合面を有し、
    且つ、該接合面が上記配線基板の上記非Ａｕ電極とはんだ接合されていることを特徴とする電子回路基板。
  8. 請求項５、６又は７の電子回路基板であって、
    複数の上記電子部品のうち、上記接合用電極の平面積が最も小さい電子部品における電極形成面と、上記配線基板の部品実装面との距離が７０［μｍ］以下であることを特徴とする電子回路基板。
  9. 請求項８の電子回路基板において、
    上記接合用電極の平面積が最も小さい電子部品として、上記電極形成面の周縁部の一部領域における該接合用電極間の距離が５００［μｍ］以上であるものを用い、該電極形成面と上記部品実装面との間にアンダーフィル処理を施したことを特徴とする電子回路基板。
  10. 請求項５乃至９の何れかの電子回路基板であって、
    複数の上記電子部品のうちの少なくとも１つが、集積回路形成面を上記配線基板に向かい合わせた状態で実装されるフリップチップであることを特徴とする電子回路基板。
  11. 導電性物質によって配線された、絶縁性材料からなる基板の表面に、複数の電極が形成された配線基板に、該電極と接合するための接合用電極を有する複数の電子部品が表面実装された電子回路基板と、これを覆う筐体とを有する電子機器において、
    上記配線基板として、請求項１乃至４の何れかの配線基板を用いたことを特徴とする電子機器。
  12. 導電性物質によって配線された、絶縁性材料からなる基板の表面に、複数の電極が形成された配線基板に、該電極と接合するための接合用電極を有する複数の電子部品が表面実装された電子回路基板と、これを覆う筐体とを有する電子機器において、
    上記電子回路基板として、請求項５乃至１０の何れかの電子回路基板を用いたことを特徴とする電子機器。
  13. 導電性物質によって配線された、絶縁性材料からなる基板の表面に、複数の電極が形成された配線基板の該電極上に、導電性接合材を含有するペーストからなるペースト塊を印刷する印刷工程と、該配線基板上に該ペースト塊を介して複数の電子部品を載置する載置工程と、該ペースト塊中の該導電性接合材を溶融せしめて、該電極と接合するために複数の電子部品のそれぞれに設けられた接合用電極と該配線基板の該電極とを接合する接合工程とを実施して、該配線基板上に複数の電子部品が表面実装された電子回路基板を製造する電子回路基板製造方法において、
    上記配線基板として、請求項１乃至４の配線基板を用いたことを特徴とする電子回路基板製造方法。
  14. 請求項１３の電子回路基板製造方法において、
    複数の上記電子部品のうち、上記接合用電極の平面積が最も小さい電子部品における電極形成面と、上記配線基板の部品実装面との距離を上記接合工程の実施後に７０［μｍ］以下にする厚みの上記ペースト塊を、上記印刷工程で上記配線基板の上記電極上に印刷することを特徴とする電子回路基板製造方法。
  15. 請求項１４の電子回路基板製造方法において、
    上記接合用電極の平面積が最も小さい電子部品として、上記電極形成面の周縁部の一部領域における該接合用電極間の距離が５００［μｍ］以上であるものを用い、上記接合工程の後に、該一部領域と上記部品実装面との間からアンダーフィル材を該電極形成面の下に流し込むアンダーフィル工程を実施することを特徴とする電子回路基板製造方法。
  16. 請求項１５の電子回路基板製造方法において、
    上記部品実装面における上記電極形成面との対向領域を洗浄しないで、上記アンダーフィル工程を実施することを特徴とする電子回路基板製造方法。
JP2005215800A 2004-08-12 2005-07-26 電極基板 Pending JP2006080493A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2005215800A JP2006080493A (ja) 2004-08-12 2005-07-26 電極基板
EP05770814A EP1784065A4 (en) 2004-08-12 2005-08-11 ELECTRODE SUBSTRATE
PCT/JP2005/014748 WO2006016650A1 (ja) 2004-08-12 2005-08-11 電極基板
CN2005800266184A CN101023717B (zh) 2004-08-12 2005-08-11 电极基板
US11/408,123 US7732935B2 (en) 2004-08-12 2006-04-20 Wiring board, electronic circuit board, electronic apparatus and manufacturing method of electronic circuit board

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2004235438 2004-08-12
JP2004235448 2004-08-12
JP2005215800A JP2006080493A (ja) 2004-08-12 2005-07-26 電極基板

Publications (1)

Publication Number Publication Date
JP2006080493A true JP2006080493A (ja) 2006-03-23

Family

ID=35839410

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005215800A Pending JP2006080493A (ja) 2004-08-12 2005-07-26 電極基板

Country Status (5)

Country Link
US (1) US7732935B2 (ja)
EP (1) EP1784065A4 (ja)
JP (1) JP2006080493A (ja)
CN (1) CN101023717B (ja)
WO (1) WO2006016650A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019033169A (ja) * 2017-08-08 2019-02-28 大日本印刷株式会社 貫通電極基板

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
USRE48422E1 (en) * 2007-09-05 2021-02-02 Research & Business Foundation Sungkyunkwan Univ. Method of making flip chip
KR100874588B1 (ko) * 2007-09-05 2008-12-16 성균관대학교산학협력단 전기적 특성 평가가 가능한 플립칩 및 이것의 제조 방법
CN102646606B (zh) * 2011-02-16 2014-12-24 中电智能卡有限责任公司 Ic卡模块的封装方法
JP6045436B2 (ja) * 2013-05-02 2016-12-14 ルネサスエレクトロニクス株式会社 電子装置
US9425157B2 (en) 2014-02-26 2016-08-23 Taiwan Semiconductor Manufacturing Company Limited Substrate and package structure
CN104308314A (zh) * 2014-10-11 2015-01-28 昆山圆裕电子科技有限公司 Dip通孔零件的回流焊接工艺

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05167236A (ja) * 1991-12-19 1993-07-02 Sumitomo Bakelite Co Ltd 回路等への半田付け方法
JP2001283805A (ja) * 2000-03-29 2001-10-12 Rohm Co Ltd 電池パックおよびその製造方法
JP2004165637A (ja) * 2002-10-21 2004-06-10 Matsushita Electric Ind Co Ltd 半導体装置

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3394527A (en) * 1967-07-24 1968-07-30 American Cyanamid Co Reinforcing anisotropic non-homogeneous engineering structures
JPS58192351A (ja) 1982-05-06 1983-11-09 Sharp Corp 半導体装置の製造方法
JPH02296336A (ja) 1989-05-10 1990-12-06 Seiko Epson Corp 半導体回路バンプの製造方法
JPH07193166A (ja) * 1993-11-19 1995-07-28 Citizen Watch Co Ltd 半田バンプ付き半導体装置及びその製造方法
FI940953A (fi) * 1994-02-28 1995-08-29 Neste Oy Polymeerikalvot ja menetelmä niiden valmistamiseksi
US6524644B1 (en) * 1999-08-26 2003-02-25 Enthone Inc. Process for selective deposition of OSP coating on copper, excluding deposition on gold
US6534192B1 (en) * 1999-09-24 2003-03-18 Lucent Technologies Inc. Multi-purpose finish for printed wiring boards and method of manufacture of such boards
DE10018025A1 (de) * 2000-04-04 2001-10-18 Atotech Deutschland Gmbh Verfahren zum Erzeugen von lötfähigen Oberflächen und funktionellen Oberflächen auf Schaltungsträgern
JP3855592B2 (ja) 2000-04-19 2006-12-13 松下電器産業株式会社 小型モジュールの製造方法
JP3477656B2 (ja) * 2000-06-21 2003-12-10 三洋ジ−エスソフトエナジー株式会社 電池の外部端子とそれを用いた電池パック
TW511257B (en) * 2000-12-11 2002-11-21 Chino Excel Technology Corp Flip-chip mounting method for decreasing conducting resistance in power transistor of charging battery protection circuit
US6494361B1 (en) * 2001-01-26 2002-12-17 Amkor Technology, Inc. Semiconductor module package substrate fabrication method
US6515744B2 (en) * 2001-02-08 2003-02-04 Therma-Wave, Inc. Small spot ellipsometer
JP3792129B2 (ja) * 2001-03-01 2006-07-05 新光電気工業株式会社 キャパシタ、キャパシタ内蔵回路基板及びそれらの製造方法
US6744135B2 (en) * 2001-05-22 2004-06-01 Hitachi, Ltd. Electronic apparatus
JP2002368038A (ja) * 2001-06-07 2002-12-20 Fuji Electric Co Ltd フリップチップ実装方法
JP3866591B2 (ja) * 2001-10-29 2007-01-10 富士通株式会社 電極間接続構造体の形成方法および電極間接続構造体
US7130198B2 (en) * 2001-12-06 2006-10-31 Rohm Co., Ltd. Resin-packaged protection circuit module for rechargeable batteries and method of making the same
JP3872995B2 (ja) 2002-03-20 2007-01-24 Ｔｄｋ株式会社 ベアチップ実装方法
JP2003318308A (ja) * 2002-04-18 2003-11-07 Nippon Mektron Ltd 可撓性回路基板のフリップチップｉｃ接続用回路パターン
JP2004171964A (ja) * 2002-11-20 2004-06-17 Sony Corp 回路基板、電池の接続方法、並びに電源装置
CN100405881C (zh) * 2003-03-18 2008-07-23 日本特殊陶业株式会社 接线板
US7141874B2 (en) * 2003-05-14 2006-11-28 Matsushita Electric Industrial Co., Ltd. Electronic component packaging structure and method for producing the same
JP4033811B2 (ja) 2003-06-19 2008-01-16 株式会社リコー フリップチップ実装体
US7186645B2 (en) * 2003-10-13 2007-03-06 Intel Corporation Selective plating of package terminals
KR100821483B1 (ko) * 2004-01-19 2008-04-10 가부시키가이샤 무라타 세이사쿠쇼 탄성 경계파 장치
JP4736451B2 (ja) * 2005-02-03 2011-07-27 パナソニック株式会社 多層配線基板とその製造方法、および多層配線基板を用いた半導体パッケージと電子機器

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05167236A (ja) * 1991-12-19 1993-07-02 Sumitomo Bakelite Co Ltd 回路等への半田付け方法
JP2001283805A (ja) * 2000-03-29 2001-10-12 Rohm Co Ltd 電池パックおよびその製造方法
JP2004165637A (ja) * 2002-10-21 2004-06-10 Matsushita Electric Ind Co Ltd 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019033169A (ja) * 2017-08-08 2019-02-28 大日本印刷株式会社 貫通電極基板

Also Published As

Publication number Publication date
WO2006016650A1 (ja) 2006-02-16
CN101023717A (zh) 2007-08-22
EP1784065A1 (en) 2007-05-09
US7732935B2 (en) 2010-06-08
EP1784065A4 (en) 2009-07-22
US20060214297A1 (en) 2006-09-28
CN101023717B (zh) 2010-05-05

Similar Documents

Publication Publication Date Title
JP4618260B2 (ja) 導体パターンの形成方法、半導体装置の製造方法、並びに半導体装置
US8022530B2 (en) Package substrate having electrically connecting structure
US20100132998A1 (en) Substrate having metal post and method of manufacturing the same
JP2006080493A (ja) 電極基板
JP2018056234A (ja) プリント回路板、電子機器及びプリント回路板の製造方法
JP2006303442A (ja) プリップチップ方法
JP2018137276A (ja) プリント回路板およびその製造方法、並びに電子機器
JP2005340448A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP5943042B2 (ja) 電子モジュール、電子モジュールの製造方法
CN110610916B (zh) 封装结构
JP4940662B2 (ja) はんだバンプ、はんだバンプの形成方法及び半導体装置
JP2004200539A (ja) 部品の接続端子及び電子機器
KR100746365B1 (ko) 플립칩 실장용 기판의 제조방법
JP2007035863A (ja) 半導体装置
JP2016127066A (ja) バンプ付きプリント配線板およびその製造方法
JP3705152B2 (ja) 半田バンプの形成方法
CN108847396B (zh) 倒装方法
JP2001144127A (ja) はんだ接続部構造、ｂｇａ型半導体パッケージの実装構造、はんだペースト、ｂｇａ型半導体パッケージの電極形成プロセスおよびｂｇａ型半導体パッケージの実装プロセス
CN110610915B (zh) 倒装方法
JP2017130697A (ja) 厚銅配線基板
JP3600138B2 (ja) 半導体装置
JP3493999B2 (ja) 半田バンプの形成方法および半田バンプの実装方法
JP2751897B2 (ja) ボールグリッドアレイ実装構造及び実装方法
CN115148614A (zh) 芯片封装方法及芯片封装结构
CN110610870A (zh) 倒装方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080728

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100820

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20101210