KR100850212B1 - 균일한 무전해 도금 두께를 얻을 수 있는 반도체 소자의제조방법 - Google Patents

균일한 무전해 도금 두께를 얻을 수 있는 반도체 소자의제조방법 Download PDF

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copper
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강운병
권용환
이충선
권운성
장형선
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Abstract

무전해 도금에서 도금 두께를 균일화시키는 반도체 소자의 제조방법에 관해 개시한다. 이를 위해 본 발명은 반도체 기판 위에 정해진 패턴을 갖는 금속배선, 예컨대 범프나 본드패드 재배선용 구리패턴을 형성할 때, 씨앗층의 상부 구리층만 제거하고 하부 확산방지층은 그대로 남겨놓은 상태에서 표면 도전층을 무전해 도금 방식으로 형성한다. 이때 반도체 기판에 잔류하는 확산방지층이 접지(ground)용 금속배선과 다른 신호용 금속배선의 전기화학적 회로형성 환경을 동일하게 조성하여 균일한 무전해도금 두께의 표면도전층을 얻을 수 있다.
Figure R1020070038981
구리 범프, 골드 도금, 무전해 도금, 두께.

Description

균일한 무전해 도금 두께를 얻을 수 있는 반도체 소자의 제조방법{method for a semiconductor device manufacturing having an even coating thickness in electroless plating}
도 1 내지 도 8은 종래 기술(conventional art)에 의한 반도체 소자의 범프 형성방법을 설명하기 위한 단면도들이다.
도 9는 상기 표면 도전층이 형성되는 전기화학적 환경을 표시한 단면도이고, 도 10은 상기 표면 도전층이 형성된 반도체 기판의 범프를 보여주는 평면도이다.
도 11은 DDI(Display Driving Integrated circuit) 반도체 소자를 설명하기 위한 단면도이다.
도 12 내지 도 21은 본 발명의 바람직한 실시예에 따라 반도체 소자의 범프 제조방법을 설명하기 위한 단면도들이다.
도 22는 반도체 소자에서 본드패드 재배선용 패턴의 구조를 설명하기 위한 평면도이다.
도 23은 반도체 소자에서 본드패드 재배선용 패턴의 구조를 설명하기 위한 단면도이다.
도 24 내지 도 31은 본 발명의 바람직한 실시예에 따라 반도체 소자의 본드패드 재배선용 패턴의 제조방법을 설명하기 위한 단면도들이다.
본 발명은 반도체 소자 제조 방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 제조공정 중에서 범프 제조공정 및 본드패드 재배치 패턴의 제조공정에 이용되는 무전해 도금 방법에 관한 것이다.
일반적으로 도금 방식에는 전해도금과 무전해 도금 방식이 있다. 여기서 무전해 도금(electroless plating)이란, 전기를 사용하지 않고 화학 반응을 통해 도금하는 방식으로, 도금액에 포함된 금속이온이 전자를 받아서 환원되어 도금되는 물체의 표면에 달라붙는 원리를 이용하여 도금된다. 이러한 무전해 도금은 반도체 소자의 제조공정에서 본드 패드 위에 형성되는 범프 표면의 도전층과, 본드패드 재배치 패턴 표면의 도전층의 형성에 부분적으로 사용되고 있다. 상기 반도체 소자의 제조공정에서 무전해 도금을 통하여 형성되는 표면 도전층은 골드층(Au layer) 및 니켈층(Ni layer) 등이 있다.
한편, DDI(Display Driving Integrate circuit)와 같은 반도체 소자에서 범프의 재질을 값비싼 골드(gold)를 사용함에 따라 반도체 소자의 제조공정에서 전체적인 원자재 비용이 상승하게 된다. 이에 따라 값비싼 골드 대신에 구리를 범프의 재질로 사용하고, 구리 범프의 표면에만 골드층을 형성하려는 기술이 개발되었다. 이에 대한 특허가 US 7,008, 867호(Title: Method for forming copper bump antioxidation surface, Date of Patent: Mar.7, 2006)에 Aptos Corporation에 의 해 공개된 바 있다.
도 1 내지 도 8은 종래 기술(conventional art)에 의한 반도체 소자의 범프 형성방법을 설명하기 위한 단면도들이다.
도 1 내지 도 9를 참조하면, 먼저 반도체 기판(10) 위에 집적회로부(미도시)가 형성되고 질화막(SiN) 재질의 최종 보호막(passivation layer, 12)에 의해 본드패드(14)가 외부로 노출된 구조의 반도체 기판(10)을 준비한다. 계속해서 상기 반도체 기판(10) 위에 씨앗층(seed layer, 32)을 스퍼터링(sputtering) 방식으로 형성한다. 상기 씨앗층(32)은 하부는 티타늄층(Ti layer, 16)이고, 상부는 구리층(Cu layer, 18)인 것이 적합하다.
그 후 전해 도금으로 구리 범프를 형성하기 위하여, 상기 반도체 기판(10) 위에 본드 패드(14) 위 부분을 노출하는 포토레지스트 패턴(20)을 형성하고, 상기 포토레지스트 패턴(20)이 형성된 반도체 기판(10)에 대하여 전해 도금을 진행한다. 이에 따라 노출된 씨앗층(32) 상부의 구리층(18)에서 성장된 구리범프(22)가 선택적으로 만들어진다. 상기 구리 범프(22)를 전해도금으로 만든 후, 도 5와 같이 필요에 따라 평탄화 공정을 별도로 진행할 수도 있다. 이어서 상기 반도체 기판(10) 위에 전해 도금을 위해 형성된 포토레지스트 패턴(20)을 제거한다. 그리고 반도체 기판(10) 위로 노출된 씨앗층, 예컨대 구리층(18) 및 티타늄층(16) 모두를 식각 공정을 통해 제거하여 최종 보호막(12)이 외부로 노출되도록 한다.
그 상태에서 반도체 기판(10)을 도금액이 담긴 도금조(plating bath)에 넣고 무전해 도금을 진행하여 구리범프(22) 표면에 니켈층(24)과 골드층(26)으로 이루어 진 표면도전층(30)을 각각 형성한다.
도 9는 상기 표면 도전층이 형성되는 전기화학적 환경을 표시한 단면도이고, 도 10은 상기 표면 도전층이 형성된 반도체 기판의 범프를 보여주는 평면도이다.
도 9 및 도 10을 참조하면, 일반적으로 반도체 기판 위에 형성된 범프(22)는 일반적인 신호단자 역할을 수행하는 범프(22A)와 접지(ground) 기능을 수행하는 범프(22B)가 있다. 이러한 반도체 기판(10)에 대하여 무전해 도금을 진행하면, 일반적인 신호단자 역할을 수행하는 범프(22A)는, 반도체 소자의 구조상 반도체 기판(10) 내부에 형성된 웰(P-well, 28)에 의해 절연되기 때문에 내부에서 전자의 공급이 원활하지 못하다. 이에 따라 일반적인 신호단자 역할을 수행하는 구리 범프(22A) 표면에 달라붙는 금속이온(Pd, Au)의 움직임은 활발하지 못하고 제한적이 될 수밖에 없다.
반면, 접지 기능을 수행하는 구리범프(22B)는 웰(28)에 의하여 절연되지 않기 때문에 반도체 기판(10) 내부로부터 전자를 공급받아 구리범프(22B) 자체가 작은 크기의 양극 역할을 수행하여 그 표면에 달라붙는 금속이온(Pd, Au)의 움직임이 활발하게 전개된다. 이에 따라 무전해 도금 공정을 완료한 후, 도 10에 나타난 바와 같이 일반적인 신호단자용 구리범프(22A)와 접지 기능을 수행하는 구리범프(22B)는 무전해 방식으로 도금된 두께가 서로 다르다.
상세히 설명하면 일반적인 신호단자용 구리범프(22A)에 도금된 표면도전층(도8의 30)의 두께는 약 0.27㎛ 인데 반하여, 접지 기능을 수행하는 구리범프(22B)에 도금된 표면도전층(도8의 30)의 두께는 2배에 가까운 0.50㎛이나 된다. 이러한 도금된 두께의 차이는 박막 형성의 균일성을 저하시키고, 반도체 소자의 신뢰성을 저하시키기 때문에 개선을 필요로 한다.
본 발명이 이루고자 하는 기술적 과제는 상술한 문제점들을 해결할 수 있도록 씨앗층의 형성 및 제거 공정을 개선하여 무전해 도금에서 균일한 도금 두께를 얻을 수 있는 반도체 소자의 제조방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위해 본 발명에 의한 균일한 무전해 도금 두께를 얻을 수 있는 반도체 소자의 제조방법은, 본드패드가 외부로 노출된 반도체 기판을 준비하는 단계와, 상기 반도체 기판 위에 다층막으로 이루어진 씨앗층을 형성하는 단계와, 상기 씨앗층 위에 정해진 패턴을 갖는 금속 배선을 도금 방식으로 형성하는 단계와, 상기 다층막으로 이루어진 씨앗층에서 도금을 위해 사용된 최상층만 제거하되 모든 금속 배선을 상기 씨앗층에 의해 연결되도록 하는 단계와, 상기 금속 배선에 무전해 도금으로 표면 도전층을 형성하는 단계와, 상기 반도체 기판 위에 잔류하는 씨앗층을 제거하는 단계를 구비하는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 의하면, 상기 씨앗층은 하부 확산방지층과 상부 씨앗층의 2층 구조인 것이 적합하고, 상기 확산방지층은, Ti, TiN, TiW, Cr, Al 중에서 선택된 하나의 막질인 것이 적합하다.
상기 정해진 패턴을 갖는 금속 배선은 구리 범프, 구리를 포함하는 금속 범프, 니켈 범프 중에서 선택된 하나이거나, 본드 패드 재배치 패턴일 수 있다.
또한 본 발명의 바람직한 실시예에 의하면, 상기 표면 도전층은 골드층을 포함하는 구조일 수 있으며, 또한 니켈층을 포함하는 다층 구조일 수 있으며, 또한 팔라듐층을 포함하는 다층구조일 수 있으며, 주석층, 주석합금층 및 인듐층 중에서 선택된 하나를 포함하는 구조일 수 있다.
바람직하게는, 상기 씨앗층은 하부의 티타늄(Ti)층, 중간의 질화티타늄(TiN)층 및 상부에 구리(Cu)층이 순차적으로 적층된 3층 구조로 변형할 수 있으며, 이때 상기 중간의 질화티타늄층은 상기 표면도전층을 형성하는 공정에서 제거될 수 있다.
또한 상기 표면 도전층을 형성하는 단계는, 상기 표면 도전층과 상기 반도체 기판 상부가 접하는 영역에 씨앗층의 확산방지층이 잔류하도록 표면 도전층을 형성하는 것이 적합하다.
또한 본 발명의 바람직한 실시예에 의하면, 상기 상부 씨앗층을 제거한 단계 후에 상기 하부 확산방지층에 대한 표면처리 공정, 예컨대 산소 플라즈마 처리 공정을 더 진행할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 의한 균일한 무전해 도금 두께를 얻을 수 있는 반도체 소자의 제조방법은, 본드패드가 노출된 반도체 기판 전면에 티타늄층 및 구리층의 2층 구조로 이루어진 씨앗층을 형성하는 단계와, 상기 본드패드가 노출되게 상기 반도체 기판 위에 포토레지스트 패턴을 형성하는 단계와, 상기 본드패드 위에 도금 방식으로 구리 범프를 형성하고, 상기 포토레지스트 패턴을 제거하는 단계와, 상기 씨앗층 상부의 구리층을 제거하되 모든 구 리 범프가 씨앗층의 티타늄층을 통해 연결되도록 하는 단계와, 상기 구리 범프에 표면도전층을 무전해 도금으로 형성하는 단계와, 상기 표면 도전층이 형성된 반도체 기판에 잔류하는 씨앗층의 티타늄층을 제거하는 단계를 구비하는 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 의한 균일한 무전해 도금 두께를 얻을 수 있는 반도체 소자의 제조방법은, 패시베이션층에 의해 본드패드가 노출된 반도체 기판을 준비하는 단계와, 상기 반도체 기판 위에 본드패드 재배치를 위한 제1 절연막을 형성하고 본드패드를 다시 노출시키는 단계와, 상기 반도체 기판 전면에 티타늄층과 구리층의 2층 구조로 이루어진 씨앗층을 형성하는 단계와, 상기 반도체 기판 위에 도금 방식으로 본드패드 재배선용 구리패턴을 형성하는 단계와, 상기 씨앗층의 상부층인 구리층을 제거하되 모드 본드패드 재배선용 구리패턴은 상기 씨앗층을 통하여 연결시키는 단계와, 상기 본드패드 재배선용 구리패턴에 표면도전층을 무전해 도금으로 형성하는 단계와, 상기 반도체 기판 전면에 잔류하는 씨앗층을 제거하는 단계와, 상기 표면 도전층이 형성된 본드패드 재배선용 구리패턴에서 위치 이동이 이루어진 본드 패드를 노출시키는 제2 절연막을 형성하는 단계를 구비하는 것을 특징으로 한다.
본 발명에 따르면, 반도체 기판 위에 형성되는 범프에서 표면 도전층의 두께를 범프의 기능적 특성에 구애받지 않고 균일하게 만들 수 있으며, 본드 패드 재배치 패턴에서 본드패드 재배치용 구리패턴의 상부 및 측면을 균일한 두께의 표면 도전층으로 덮을 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 아래의 상세한 설명에서 개시되는 실시예는 본 발명을 한정하려는 의미가 아니라, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게, 본 발명의 개시가 실시 가능한 형태로 완전해지도록 발명의 범주를 알려주기 위해 제공되는 것이다.
도 11은 DDI(Display Driving Integrated circuit) 반도체 소자를 설명하기 위한 단면도이다.
도 11을 참조하면, 일반적으로 범프(116)는 대부분의 반도체 소자 위에 외부연결단자로 형성이 가능하지만, 반도체 기판(102) 위에 범프(116)가 주로 형성되는 반도체 소자는 DDI 반도체 소자(100)이다. 이러한 DDI 반도체 소자(100)는 LCD(Liquid Crystal Display)나 PDP(Plasma Display Panel)와 같은 기판(101) 위에 이방성 접착제(ACF: Anisotropic Conductive Film, 103)를 사용하여 반도체 칩을 본딩시켜 주로 응용된다. 상술한 DDI 반도체 소자(100)는 최근 LCD 및 PDP의 수요가 급증함에 따라 그 수요가 현저하게 증가하고 있는 실정이다. 상기 DDI 반도체 소자(101)는, LCD 및 PDP와 같은 글라스 기판(glass substrate)이나 인쇄회로기판과 같은 필름(film) 위에 부착되어 응용되기 때문에 COG(Chip On Glass) 혹은 COF(Chip On Film)라 부르기도 한다.
따라서 DDI 반도체 소자(100)에서 범프(116)의 재질을 골드 대신 구리를 사용하고, 구리 범프 표면에 골드 재질의 얇은 표면 도전층을 신뢰성 있게 형성할 경우, 원자재의 가격 측면에서 엄청난 제조비용의 절감 효과를 달성할 수 있다.
도 12 내지 도 21은 본 발명의 바람직한 실시예에 따라 반도체 소자의 범프 제조방법을 설명하기 위한 단면도들이다.
도 12 내지 도 21을 참조하면, 반도체 기판(102) 위에 집적회로부(미도시)가 형성되고 최종 보호막(passivation layer, 104)에 의해 본드패드(106)가 외부로 노출된 구조의 DDI 반도체 소자(100)를 준비한다. 상기 집적회로부는, 메모리, 로직, 에이직(ASIC) 및 마이크로 컨트롤러 등 다양한 기능의 집적회로부가 포함될 수 있다. 또한 상기 본드 패드는 그 재질이 알루미늄이거나 구리 재질일 수 있다.
계속해서 상기 반도체 기판(102) 위에 씨앗층(seed layer, 112)을 스퍼터링(sputtering) 방식으로 형성한다. 상기 씨앗층(112)은 하부는 확산방지층(108)이고, 상부는 구리층(Cu layer, 110)으로 이루어진 다층 구조인 것이 적합하다. 상기 확산방지층(108)은 티타늄을 사용해서 3000Å의 두께로 형성할 수 있다. 전해 도금시 구리 범프 성장을 위한 씨앗 금속의 역할을 수행하는 상기 구리층(110)은 구리를 사용하여 2000Å의 두께로 형성할 수 있다. 상기 씨앗층(112)은 스퍼터링 대신에 다른 방식을 통해서도 형성하는 방식으로 변형할 수 있으며, 반도체 기판(102) 위에 형성된 단자(step coverage)를 덮을 수 있는 두께로만 형성하면 된다. 이때 상기 확산방지층(108)은 티타늄(Ti) 대신에 확산방지 기능이 있고, 접착력이 높은 TiN, TiW, Cr, Al 등의 다른 재질로 대체할 수도 있다.
그 후 전해 도금으로 구리 범프를 형성하기 위하여, 상기 반도체 기판(102) 위에 구리 범프 형성영역, 예컨대 본드 패드(106)의 상부를 노출시키는 포토레지스트 패턴(114)을 형성하고, 상기 포토레지스트 패턴(114)이 형성된 반도체 기 판(102)에 대하여 전해 도금을 진행하여 구리범프(116)를 선택적으로 형성한다. 본 실시예에서는 전해 도금 방식을 통하여 구리 범프(116)를 형성하였으나, 이는 무전해 도금으로 대체할 수도 있다. 또한 도 16과 같이 포토레지스트 패턴(114) 및 구리 범프(116)에 평탄화 공정을 진행할 경우, 구리 범프(116)의 형성 높이는 포토레지스트 패턴(114)보다 높게 할 수도 있다.
계속해서 전해 도금을 위해 사용된 포토레지스트 패턴(114)을 제거하고, 씨앗층(112) 중에서 상부에 있는 구리층(110)만을 식각 공정으로 제거한다. 종래 기술에 의한 일반적인 무전해 도금 방식은 씨앗층의 구리층(110) 및 하부의 확산방지층(108)까지 모두 제거하였으나, 본 발명에서는 상부의 구리층(110) 만을 제거하기 때문에 모든 구리 범프(116)가 씨앗층(112)의 하부 확산방지층, 예컨대 티타늄층(108)을 통하여 전기적으로 모두 연결된 상태로 남아 있다.
이때, 상기 확산방지층(108)인 티타늄층에 대한 표면처리 공정을 추가로 진행할 수 있다. 상기 표면처리 공정은 산소 플라즈마 처리로서 약 60초간 산소 플라즈마 처리를 진행하여 티타늄층의 표면 표면저항을 0.5~5%의 범위로 증가시키는 것이 바람직하다. 따라서 티타늄층의 표면은 절연상태로 변하여 후속되는 무전해 도금 공정에서 이 부분에 금속이온이 달라붙는 것이 억제된다. 마지막으로 상기 반도체 기판(102) 위에서 노출된 구리층(110)만을 제거한 상태에서, 도 20에서 설명된 원리를 통하여 구리 범프(116)에 표면 도전층, 예컨대 니켈층(118) 및 골드층(120)을 각각 형성한다.
한편, 본 발명에서는 씨앗층으로 사용된 구리층(110)의 노출된 부분만을 선 택적으로 제거한 후, 표면 도전층(122)을 형성하였기 때문에 도 19의 B 부분과 같이 표면도전층(122)과 반도체 기판(102)의 상부가 접하는 부분이 확산방지층(108)이 되는 구조적인 특징이 있다. 그러나, 종래 기술과 같이 씨앗층에서 구리층과 티타늄 재질의 확산방지층을 모두 제거한 경우, 도 8의 A 부분과 같이 표면 도전층과 반도체 기판 상부가 접하는 부분이 최종 보호층이 된다.
마지막으로 상기 표면 도전층(122)이 형성된 반도체 기판(102)에 대한 열처리 공정을 250℃ 이상의 온도에서 진행하여 표면 도전층(122)이 형성된 구리범프(116)에 대한 강도(hardness)를 조절하는 공정을 선택적으로 진행할 수 있다.
도 20을 참조하면, 비록 일반적인 신호단자 기능을 수행하는 구리 범프(116A)가 반도체 기판 내부에 형성된 웰(P-well, 124)에 의해 절연되었으나, 본 발명의 특징중 하나인 반도체 기판 위에 잔류하는 씨앗층(112)의 확산방지층(108)에 의해, 일반적인 신호단자 기능을 수행하는 구리 범프(116A)는 접지 기능을 수행하는 구리 범프(116B)와 전기적으로 서로 연결된 상태에 있다. 따라서 접지 기능을 수행하는 구리 범프(116B)에서 하부가 웰(P-well, 124)에 의해 절연되지 않아 전자의 이동이 활발하더라도, 전자는 도전성을 띠는 확산방지층(108)을 통하여 일반적인 신호단자의 기능을 수행하는 구리 범프(116A)로 이동하게 된다. 따라서 모든 구리범프(116A, 116B)에 존재하는 전자의 양이 비슷한 숫자로 되기 때문에 무전해 도금에서 금속이온이 구리 범프(116A, 116B)의 표면에 달라붙는 정도가 균일해지는 결과를 초래한다.
도 21을 참조하면, 상기 구리 범프(116) 위에 형성되는 표면 도전층(122)을 도 19에서는 니켈과 금으로 이루어진 2층 구조로 형성하였으나, 이는 다양한 형태로 변형될 수 있다. 예를 들면, 상기 표면 도전층은 골드층으로 이루어진 단층 혹은 다층 구조일 수 있으며, 또한 니켈층을 포함하는 다층 구조일 수 있으며, 또한 팔라듐층을 포함하는 다층구조일 수 있으며, 주석층, 주석합금층 및 인듐층 중에서 선택된 하나를 포함하는 단층 혹은 다층 구조일 수 있다.
본 발명의 바람직한 실시예에서는 상기 표면 도전층(122)은 최하부에 활성층으로 팔라듐층(126)이 형성되고, 그 위에 확산방지층 역할을 수행하는 니켈층(118)이 0.4㎛의 두께로 형성되고, 상기 확산방지층(118)인 니켈층 위에 치환방식으로 형성된 제1 골드층(120B)이 0.1㎛의 두께로 형성되고, 상기 제1 골드층(120B) 위에 환원방식으로 형성된 제2 골드층(120A)이 0.3~0.4㎛ 두께로 각각 형성되었다.
이러한 구리범프(116) 위에 표면 도전층(122)을 만드는 방식은 전처리 공정을 진행한 후, 촉매처리 공정을 걸쳐 팔라듐층(126)을 형성하고, 약 75~90℃의 온도범위에서 NiP 도금 공정을 확산방지층인 니켈층(118)을 형성한다. 또한 65~85℃ 온도범위에서 금(Au)의 치환 및 환원 공정을 걸쳐 제1 및 제2 골드층(120B, 120A)을 각각 형성한다. 이때 순수물(DI Water)을 이용한 수세 공정을 각 단계마다 진행한다.
또한 표면 도전층으로 주석층을 형성할 경우, 순수물을 이용한 세정공정 및 과황산 칼륨계의 식각액을 이용한 소프트 에칭(soft etching) 공정을 포함하는 전처리 공정을 진행한 후, 약 60℃의 온도에서 주석층의 무전해 도금을 실시할 수 있다. 각각의 표면 도전층(122)에 대한 무전해 도금의 진행시간은 사용하는 도금 용 액의 조성, 온도 등에 따라 각각 달라질 수 있다.
이상, 상술한 실시예에서는 씨앗층(112)을 구리층(110)과 확산방지층(108)의 2층 구조로 설명하였으나, 상기 씨앗층(112)은 3층 구조로 다르게 변형될 수도 있다. 상기 3층 구조의 씨앗층의 구조는, 최하부가 티타늄층, 중간은 질화티타늄층, 상부는 구리층으로 만들 수 있다.
이 경우, 표면 도전층(122)을 형성하면서 반도체 기판 위로 노출된 씨앗층의 중간부분인 질화티타늄층 위에 무전해 도금공정에서 발생하는 부산물(by-product)이 부착되면, 표면도전층 형성공정의 중간단계에서, 씨앗층의 중간에 있는 질화티타늄층을 제거하는 공정을 추가로 진행하면 깨끗한 상태의 표면을 얻을 수 있기 때문에 유리하다. 또한, 상기 실시예는 씨앗층(112) 위에 형성되는 금속배선이 구리범프(116)인 것을 일 예로 설명하였으나, 상기 구리범프는 니켈 범프 혹은 니켈과 구리의 합금으로 이루어진 범프로 변형하여 적용할 수 있다.
상술한 실시예는 씨앗층 위에 형성되는 금속배선이 범프인 경우를 일 예로 설명하였으나, 아래에서 설명되는 실시예에서는 씨앗층 위에 형성되는 금속배선이 본드패드 재배치 패턴인 경우를 중심으로 실시예를 설명하기로 한다.
도 22는 반도체 소자에서 본드패드 재배선용 패턴의 구조를 설명하기 위한 평면도이다.
도 22를 참조하면, 반도체 소자에서 본드패드(206)가 반도체 칩(200)의 가장자리에 형성된 경우, 반도체 칩(200) 내부에 솔더볼을 부착할 수 있는 공간을 효과적으로 얻기 위해 본드패드 재배치 패턴(210)을 이용하여 위치가 이동된 본드패 드(212)를 만든다. 이에 따라 반도체 칩 내부에 많은 개수의 본드패드가 존재하는 경우, 본드 패드의 위치를 재조정하여 효율적으로 범프나 솔더볼을 부착할 수 있다.
도 23은 반도체 소자에서 본드패드 재배선용 패턴의 구조를 설명하기 위한 단면도이다.
도 23을 참조하면, 재배선된 본드패드(212)를 만들기 위해서 먼저 최종보호막인 패시베이션층(204)에 의해 본드패드가 노출된 반도체 기판(202)에 제1 절연막(208)이 형성된다. 그 후, 상기 제1 절연막(208) 위에 표면도전층이 형성된 본드 패드 재배선용 구리패턴(210)이 형성되고, 상기 본드패드 재배선용 구리패턴(210) 위에는 재배선된 본드패드(212)를 노출시키는 제2 절연막(228)이 각각 형성된다. 상기 재배선된 본드 패드(212) 위에는 솔더볼(214) 혹은 범프가 형성될 수 있다.
도 24 내지 도 31은 본 발명의 바람직한 실시예에 따라 반도체 소자의 본드패드 재배선용 패턴의 제조방법을 설명하기 위한 단면도들이다.
도 24 내지 도 31을 참조하면, 먼저 패시베이션층(204)에 의해 본드패드가 노출된 반도체 기판(202) 위에 제1 절연막(208)을 형성한다. 이어서 상기 제1 절연막(208) 위에 2층구조의 씨앗층(220), 예컨대 하부 티타늄층(216) 및 상부 구리층(218)을 각각 형성한다. 상기 티타늄층(216)은 확산방지층으로서 상술한 실시예와 같이 TiN, TiW, Cr, Al 중에서 선택된 하나의 막질로 변형시켜 적용이 가능하다. 계속해서 본드패드 재배선용 구리패턴이 형성될 영역을 노출시키는 포토레지스트 패턴(222)을 형성한다. 이어서 상기 씨앗층(220)의 구리층(218)을 씨앗금속 으로 전해 도금을 진행하여 본드패드 재배선용 구리패턴(224)을 3-5㎛ 두께로 만든 후, 포토레지스트 패턴(222)을 제거한다.
이어서, 상기 씨앗층(220)에서 노출된 구리층(218)만을 선택적으로 식각공정을 통하여 제거한다. 따라서 반도체 기판(202) 위에 있는 모든 본드패드 재배선용 구리패턴(224)은 확산방지층인 티타늄층(216)에 의해 전기적으로 연결된 상태에 있다. 이때 상기 티타늄층(216)에 대하여 표면처리인 산소 플라즈마 처리를 선택적으로 진행하여, 티타늄층(216) 표면의 표면저항을 0.5~5%의 범위로 증가시키는 것이 적합하다.
계속해서 상기 본드패드 재배선용 구리패턴(224)에 무전해 도금을 진행하여 니켈 재질의 표면 도전층(226)을 약 1-3㎛ 두께로 형성한다. 이때에도 상기 본드패드 재배선용 구리패턴(224)의 회로적 기능이 접지(ground)이든, 다른 신호배선 기능이든 상관없이 도 20에서 설명된 원리에 의하여 무전해 도금에 의한 균일한 두께의 표면 도전층(226)을 얻을 수 있다.
일반적으로 본드패드 재배선용 구리패턴(224)의 양측면에는 표면 도전층이 형성되지 않아 구리의 확산 및 산화에 의하여 신뢰성이 저하되는 문제가 발생할 소지가 많았다. 그러나 본 발명의 바람직한 실시예에서는 상기 본드패드 재배선용 구리패턴(224)의 양측면 및 상부에 균일한 두께를 갖는 무전해 도금방식에 의한 표면 도전층(226)을 형성하여 반도체 소자의 신뢰성을 높일 수 있다.
상기 표면 도전층(226)은 니켈층을 일 예로 설명하였으나, 골드층, 주석층, 인듐층 및 주석합금층 중에서 선택된 하나의 단층 구조 혹은 니켈층, 골드층, 주석 층, 인듐층 및 주석합금층 중에서 선택된 하나를 포함하는 다층 구조로 변형할 수 있다. 이어서 반도체 기판(202) 위에 노출된 티타늄층(216)을 제거한다.
마지막으로 상기 반도체 기판(202) 위에 제2 절연막(228)을 형성하고 선택적으로 열처리 공정을 진행한다. 상기 제2 절연막(228)은 표면 도전층(226)이 형성된 본드패드 재배선용 구리패턴(210)에서 재배선된 본드패드(212)를 노출시키는 형태인 것이 바람직하다.
본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함이 명백하다.
따라서, 상술한 본 발명에 따르면, 반도체 기판 위에 형성되는 범프에서 표면 도전층의 두께를 범프의 기능적 특성에 구애받지 않고 균일하게 만들 수 있으며, 본드 패드 재배치 패턴에서 본드패드 재배치용 구리패턴의 상부 및 측면을 균일한 두께의 표면 도전층으로 덮을 수 있다.

Claims (30)

  1. 본드패드가 외부로 노출된 반도체 기판을 준비하는 단계;
    상기 반도체 기판 위에 다층막으로 이루어진 씨앗층을 형성하는 단계;
    상기 씨앗층 위에 정해진 패턴을 갖는 금속 배선을 도금 방식으로 형성하는 단계;
    상기 다층막으로 이루어진 씨앗층에서 도금을 위해 사용된 최상층만 제거하되 모든 금속 배선을 상기 씨앗층에 의해 연결되도록 하는 단계;
    상기 금속 배선에 무전해 도금으로 표면도전층을 형성하는 단계; 및
    상기 반도체 기판 위에 잔류하는 씨앗층을 제거하는 단계를 구비하는 것을 특징으로 하는 균일한 무전해 도금 두께를 얻을 수 있는 반도체 소자의 제조방법.
  2. 제1항에 있어서,
    상기 씨앗층은 하부 확산방지층과 상부 씨앗층의 2층 구조인 것을 특징으로 하는 균일한 무전해 도금 두께를 얻을 수 있는 반도체 소자의 제조방법.
  3. 제2항에 있어서,
    상기 확산방지층은, Ti, TiN, TiW, Cr, Al 중에서 선택된 하나의 막질인 것을 특징으로 하는 균일한 무전해 도금 두께를 얻을 수 있는 반도체 소자의 제조방법.
  4. 제1항에 있어서,
    상기 씨앗층은 3층 구조인 것을 특징으로 하는 균일한 무전해 도금 두께를 얻을 수 있는 반도체 소자의 제조방법.
  5. 제4항에 있어서,
    상기 3층 구조의 씨앗층은 하부의 티타늄(Ti)층, 중간의 질화티타늄(TiN)층 및 상부에 구리(Cu)층이 순차적으로 적층된 구조인 것을 특징으로 하는 균일한 무전해 도금 두께를 얻을 수 있는 반도체 소자의 제조방법.
  6. 제1항에 있어서,
    상기 정해진 패턴을 갖는 금속 배선은 구리 범프, 구리를 포함하는 금속 범프, 니켈 범프 중에서 선택된 하나인 것을 특징으로 하는 균일한 무전해 도금 두께를 얻을 수 있는 반도체 소자의 제조방법.
  7. 제1항에 있어서,
    상기 정해진 패턴을 갖는 금속 배선은 본드 패드 재배치 패턴인 것을 특징으로 하는 균일한 무전해 도금 두께를 얻을 수 있는 반도체 소자의 제조방법.
  8. 제1항에 있어서,
    상기 표면도전층은 골드층을 포함하는 것을 특징으로 하는 균일한 무전해 도금 두께를 얻을 수 있는 반도체 소자의 제조방법.
  9. 제1항에 있어서,
    상기 표면도전층은 니켈층을 포함하는 다층 구조인 것을 특징으로 하는 균일한 무전해 도금 두께를 얻을 수 있는 반도체 소자의 제조방법.
  10. 제1항에 있어서,
    상기 표면도전층은 팔라듐층을 포함하는 다층구조인 것을 특징으로 하는 균일한 무전해 도금 두께를 얻을 수 있는 반도체 소자의 제조방법.
  11. 제1항에 있어서,
    상기 표면도전층은 주석층, 주석합금층 및 인듐층 중에서 선택된 하나를 포함하는 것을 특징으로 하는 균일한 무전해 도금 두께를 얻을 수 있는 반도체 소자의 제조방법.
  12. 제1항에 있어서,
    상기 표면도전층은 팔라듐층, 니켈층, 골드층이 순차적으로 적층된 구조인 것을 특징으로 하는 균일한 무전해 도금 두께를 얻을 수 있는 반도체 소자의 제조방법.
  13. 제4항에 있어서,
    상기 표면도전층을 형성하는 공정은, 상기 3층 구조의 씨앗층 중에서 중간에 형성된 막질을 제거하는 공정을 더 구비하는 것을 특징으로 하는 균일한 무전해 도금 두께를 얻을 수 있는 반도체 소자의 제조방법.
  14. 제1항에 있어서,
    상기 표면도전층을 형성하는 단계는,
    상기 표면도전층과 상기 반도체 기판 상부가 접하는 영역에 씨앗층의 확산방지층이 잔류하도록 표면도전층을 형성하는 것을 특징으로 하는 균일한 무전해 도금 두께를 얻을 수 있는 반도체 소자의 제조방법.
  15. 제3항에 있어서,
    상기 상부 씨앗층을 제거한 단계 후에
    상기 하부 확산방지층에 대한 표면처리 공정을 더 진행하는 것을 특징으로 하는 균일한 무전해 도금 두께를 얻을 수 있는 반도체 소자의 제조방법.
  16. 제15항에 있어서,
    상기 표면처리 공정은 산소 플라즈마 처리인 것을 특징으로 하는 균일한 무전해 도금 두께를 얻을 수 있는 반도체 소자의 제조방법.
  17. 제6항에 있어서,
    상기 씨앗층 위에 도금 방식으로 금속배선을 형성하는 단계 후에,
    상기 금속배선을 상부를 평탄화시키는 단계를 더 진행하는 것을 특징으로 하는 균일한 무전해 도금 두께를 얻을 수 있는 반도체 소자의 제조방법.
  18. 제1항에 있어서,
    상기 표면도전층을 형성하고 상기 반도체 기판 위에 잔류하는 씨앗층을 제거하는 단계 후에, 상기 반도체 기판에 대한 열처리(anneal process) 공정을 더 진행하는 것을 특징으로 하는 균일한 무전해 도금 두께를 얻을 수 있는 반도체 소자의 제조방법.
  19. 본드패드가 노출된 반도체 기판 전면에 티타늄층 및 구리층의 2층 구조로 이루어진 씨앗층을 형성하는 단계;
    상기 본드패드가 노출되게 상기 반도체 기판 위에 포토레지스트 패턴을 형성하는 단계;
    상기 본드패드 위에 도금 방식으로 구리 범프를 형성하고, 상기 포토레지스트 패턴을 제거하는 단계;
    상기 씨앗층 상부의 구리층을 제거하되 모든 구리 범프가 씨앗층의 티타늄층을 통해 연결되도록 하는 단계;
    상기 구리 범프에 표면도전층을 무전해 도금으로 형성하는 단계;
    상기 표면도전층이 형성된 반도체 기판에 잔류하는 씨앗층의 티타늄층을 제거하는 단계를 구비하는 것을 특징으로 하는 균일한 무전해 도금 두께를 얻을 수 있는 반도체 소자의 제조방법.
  20. 제19항에 있어서,
    상기 표면도전층은 골드층, 주석층, 인듐층 및 주석합금층 중에서 선택된 하나인 것을 특징으로 균일한 무전해 도금 두께를 얻을 수 있는 반도체 소자의 제조방법.
  21. 제19항에 있어서,
    상기 표면도전층은 골드층, 니켈층, 팔라듐층, 주석층, 주석합금층 및 인듐층 중에서 선택된 하나를 포함하는 다층구조인 것을 특징으로 하는 균일한 무전해 도금 두께를 얻을 수 있는 반도체 소자의 제조방법.
  22. 제19항에 있어서,
    상기 씨앗층 상부의 구리층을 제거한 단계 후에
    상기 씨앗층의 티타늄층에 대한 표면처리 공정을 더 진행하는 것을 특징으로 하는 균일한 무전해 도금 두께를 얻을 수 있는 반도체 소자의 제조방법.
  23. 제21항에 있어서,
    상기 표면처리 공정은 산소 플라즈마 처리인 것을 특징으로 하는 균일한 무전해 도금 두께를 얻을 수 있는 반도체 소자의 제조방법.
  24. 제19항에 있어서,
    상기 도금 방식으로 구리 범프를 형성하는 단계 후에,
    상기 구리범프의 상부를 평탄화시키는 단계를 더 진행하는 것을 특징으로 하는 균일한 무전해 도금 두께를 얻을 수 있는 반도체 소자의 제조방법.
  25. 제19항에 있어서,
    상기 표면도전층을 형성하고 상기 반도체 기판 위에 잔류하는 씨앗층을 제거하는 단계 후에, 상기 반도체 기판에 대한 열처리(anneal process) 공정을 더 진행하는 것을 특징으로 하는 균일한 무전해 도금 두께를 얻을 수 있는 반도체 소자의 제조방법.
  26. 패시베이션층에 의해 본드패드가 노출된 반도체 기판을 준비하는 단계;
    상기 반도체 기판 위에 본드패드 재배치를 위한 제1 절연막을 형성하고 본드패드를 다시 노출시키는 단계;
    상기 반도체 기판 전면에 티타늄층과 구리층의 2층 구조로 이루어진 씨앗층을 형성하는 단계;
    상기 반도체 기판 위에 도금 방식으로 본드패드 재배선용 구리패턴을 형성하는 단계;
    상기 씨앗층의 상부층인 구리층을 제거하되 모드 본드패드 재배선용 구리패턴은 상기 씨앗층을 통하여 연결시키는 단계;
    상기 본드패드 재배선용 구리패턴에 표면도전층을 무전해 도금으로 형성하는 단계;
    상기 반도체 기판 전면에 잔류하는 씨앗층을 제거하는 단계; 및
    상기 표면도전층이 형성된 본드패드 재배선용 구리패턴에서 위치 이동이 이루어진 본드 패드를 노출시키는 제2 절연막을 형성하는 단계를 구비하는 것을 특징으로 하는 균일한 무전해 도금 두께를 얻을 수 있는 반도체 소자의 제조방법.
  27. 제26항에 있어서,
    상기 표면도전층은 니켈층, 골드층, 주석층, 인듐층 및 주석합금층 중에서 선택된 하나의 단층 구조인 것을 특징으로 균일한 무전해 도금 두께를 얻을 수 있는 반도체 소자의 제조방법.
  28. 제26항에 있어서,
    상기 표면도전층은 니켈층, 골드층, 주석층, 인듐층 및 주석합금층 및 인듐층 중에서 선택된 하나를 포함하는 다층구조인 것을 특징으로 하는 균일한 무전해 도금 두께를 얻을 수 있는 반도체 소자의 제조방법.
  29. 제26항에 있어서,
    상기 씨앗층의 상부 구리층을 제거한 단계 후에
    상기 씨앗층의 티타늄층에 대한 표면처리 공정을 더 진행하는 것을 특징으로 하는 균일한 무전해 도금 두께를 얻을 수 있는 반도체 소자의 제조방법.
  30. 제29항에 있어서,
    상기 표면처리 공정은 산소 플라즈마 처리인 것을 특징으로 하는 균일한 무전해 도금 두께를 얻을 수 있는 반도체 소자의 제조방법.
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