KR101611376B1 - 칩 온 글라스 본딩 구조체 - Google Patents

칩 온 글라스 본딩 구조체 Download PDF

Info

Publication number
KR101611376B1
KR101611376B1 KR1020140052382A KR20140052382A KR101611376B1 KR 101611376 B1 KR101611376 B1 KR 101611376B1 KR 1020140052382 A KR1020140052382 A KR 1020140052382A KR 20140052382 A KR20140052382 A KR 20140052382A KR 101611376 B1 KR101611376 B1 KR 101611376B1
Authority
KR
South Korea
Prior art keywords
layer
metal
capping layer
capping
metal bump
Prior art date
Application number
KR1020140052382A
Other languages
English (en)
Other versions
KR20140131871A (ko
Inventor
추-순 린
Original Assignee
하이맥스 테크놀로지스 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 하이맥스 테크놀로지스 리미티드 filed Critical 하이맥스 테크놀로지스 리미티드
Publication of KR20140131871A publication Critical patent/KR20140131871A/ko
Application granted granted Critical
Publication of KR101611376B1 publication Critical patent/KR101611376B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/11Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/03Manufacturing methods
    • H01L2224/034Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/03444Manufacturing methods by blanket deposition of the material of the bonding area in gaseous form
    • H01L2224/0345Physical vapour deposition [PVD], e.g. evaporation, or sputtering
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/03Manufacturing methods
    • H01L2224/036Manufacturing methods by patterning a pre-deposited material
    • H01L2224/0361Physical or chemical etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/03Manufacturing methods
    • H01L2224/036Manufacturing methods by patterning a pre-deposited material
    • H01L2224/0361Physical or chemical etching
    • H01L2224/03614Physical or chemical etching by chemical means only
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/03Manufacturing methods
    • H01L2224/039Methods of manufacturing bonding areas involving a specific sequence of method steps
    • H01L2224/03912Methods of manufacturing bonding areas involving a specific sequence of method steps the bump being used as a mask for patterning the bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05005Structure
    • H01L2224/05009Bonding area integrally formed with a via connection of the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/0502Disposition
    • H01L2224/05022Disposition the internal layer being at least partially embedded in the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/0502Disposition
    • H01L2224/05026Disposition the internal layer being disposed in a recess of the surface
    • H01L2224/05027Disposition the internal layer being disposed in a recess of the surface the internal layer extending out of an opening
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05099Material
    • H01L2224/051Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124Aluminium [Al] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05099Material
    • H01L2224/051Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05166Titanium [Ti] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0556Disposition
    • H01L2224/05571Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05575Plural external layers
    • H01L2224/0558Plural external layers being stacked
    • H01L2224/05582Two-layer coating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647Copper [Cu] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • H01L2224/113Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1133Manufacturing methods by local deposition of the material of the bump connector in solid form
    • H01L2224/1134Stud bumping, i.e. using a wire-bonding apparatus
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • H01L2224/114Manufacturing methods by blanket deposition of the material of the bump connector
    • H01L2224/1146Plating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • H01L2224/1147Manufacturing methods using a lift-off mask
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • H01L2224/118Post-treatment of the bump connector
    • H01L2224/1181Cleaning, e.g. oxide removal step, desmearing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • H01L2224/118Post-treatment of the bump connector
    • H01L2224/1182Applying permanent coating, e.g. in-situ coating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • H01L2224/118Post-treatment of the bump connector
    • H01L2224/1182Applying permanent coating, e.g. in-situ coating
    • H01L2224/11825Plating, e.g. electroplating, electroless plating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • H01L2224/118Post-treatment of the bump connector
    • H01L2224/11848Thermal treatments, e.g. annealing, controlled cooling
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13005Structure
    • H01L2224/13006Bump connector larger than the underlying bonding area, e.g. than the under bump metallisation [UBM]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13139Silver [Ag] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144Gold [Au] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147Copper [Cu] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13163Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13164Palladium [Pd] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354Coating
    • H01L2224/1355Shape
    • H01L2224/13551Shape being non uniform
    • H01L2224/13552Shape being non uniform comprising protrusions or indentations
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354Coating
    • H01L2224/1356Disposition
    • H01L2224/13562On the entire exposed surface of the core
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354Coating
    • H01L2224/1357Single coating layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354Coating
    • H01L2224/13575Plural coating layers
    • H01L2224/1358Plural coating layers being stacked
    • H01L2224/13582Two-layer coating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354Coating
    • H01L2224/13599Material
    • H01L2224/136Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13601Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13611Tin [Sn] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354Coating
    • H01L2224/13599Material
    • H01L2224/136Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13638Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13644Gold [Au] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354Coating
    • H01L2224/13599Material
    • H01L2224/136Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13638Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13655Nickel [Ni] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354Coating
    • H01L2224/13599Material
    • H01L2224/136Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13663Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13664Palladium [Pd] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/03Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01028Nickel [Ni]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/0105Tin [Sn]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/156Material
    • H01L2924/15786Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15788Glasses, e.g. amorphous oxides, nitrides or fluorides

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Wire Bonding (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electroplating Methods And Accessories (AREA)
  • Led Device Packages (AREA)

Abstract

본 발명은 금속 패드 상에 위치하는 보호층, 금속 패드 상에 위치하고 또한 일부가 보호층 상에 위치하는 점착층, 일부가 오목부 내에 위치하고 점착층을 커버하는 금속 범프, 금속 범프을 완전히 커버하는 캡핑층, 유리층과 직접적으로 연결되는 리드층, 및 캡핑층과 리드층을 전기적으로 연결하는 도전성 입자층을 포함하는 칩 온 글라스 본딩 구조체를 제공한다.

Description

칩 온 글라스 본딩 구조체{CHIP ON GLASS STRUCTURE}
본 발명은 칩 온 글라스 본딩 구조체에 관한 것이며, 특히 캡핑층과 도전성 입자층을 포함하며, 이들이 직접적으로 접촉하는 칩 온 글라스 본딩 구조체에 관한 것이다.
현재, 소비성 전자 제품의 경량화, 박형화, 소형화 추세에 따라, 전자 조립 기술도 끊임없이 발전하고 있다. 근래, 반도체 패키징 기술은 다양하게 발전하였으며, 디스플레이에 사용되는 구동집적회로(IC)의 패키징 기술을 예로 들 수 있다.
플립칩 본딩 기술이 바로 이러한 집적회로의 패키징 기술이다. 예를 들면, 칩 온 글라스(chip-on-glass, COG) 본딩 기술은 칩을 패키징하는 탑재체로 유리를 이용하고, 칩 상의 골드 범프(Gold bump)와 투명 도전성 리드(lead)를 이방성 도전 필름(anisotropic conductive film,ACF)과 같은 도전성 필름을 통해 서로 본딩(bonding)하는 기술이다.
골드 범프를 사용하면, 골드가 극히 낮은 화학적 활성을 가지므로, 패키징 후의 집적회로의 신뢰성이 매우 안정한 장점이 있다. 그러나, 원자재의 원가가 끊임없이 상승하여, 귀금속에 속하는 골드를 칩 상의 범프(bump) 재료로 사용하면, 가격 경쟁력에서 우세를 차지하기 어렵다.
그리하여, 본 발명은 캡핑층으로 금속 범프를 완전히 커버하고, 또한 유리 기판 상의 리드층은 도전성 입자층을 외부 도전(outward electrically connecting) 매체로 하며, 특히 도전성 입자층과 캡핑층이 직접적으로 접촉하는 칩 온 글라스 본딩 구조체를 제공한다.
본 발명의 칩 온 글라스 본딩 구조체는, 금속 패드, 보호층, 점착층, 금속 범프, 캡핑층, 및 기판을 포함한다. 금속 패드 상에 위치하는 보호층에 의해 금속 패드 상에 위치하는 오목부가 결정된다. 오목부 내에 완전히 위치하는 점착층은 금속 패드 상에 위치하고, 또 일부가 보호층 상에 위치한다. 점착층은 금속 패드와 보호층에 직접적으로 접촉한다. 금속 범프는 일부가 오목부 내에 위치하고 점착층을 커버한다. 캡핑층은 금속 범프 상에 위치하고 금속 범프를 완전히 커버함으로써, 금속 범프가 전혀 노출되지 않게 한다. 캡핑층을 전기적으로 연결하는 기판은 유리층, 리드(lead)층, 및 도전성 입자층(conductive particle layer)을 포함한다. 리드층과 유리층은 직접적으로 연결된다. 도전성 입자층은 캡핑층과 리드층을 전기적으로 연결한다.
본 발명의 일 실시예에서, 캡핑층은 금속 범프와 스스로 정렬된다.
본 발명의 다른 실시예에서, 캡핑층, 점착층, 및 보호층 사이에 노치(notch)가 있다.
본 발명의 다른 실시예에서, 금속 범프는 구리 또는 금으로 구성된다.
본 발명의 다른 실시예에서, 금속 범프가 구리로 구성될 경우, 캡핑층은 주석, 티타늄, 금, 팔라듐 중의 1종 이상을 포함한다. 금속 범프가 금으로 구성될 경우, 캡핑층은 주석, 티타늄, 팔라듐 중의 1종 이상을 포함한다.
본 발명의 다른 실시예에서, 캡핑층과 금속 범프는 합금을 형성하여, 금속 범프가 캡핑층을 관통하는 것을 방지한다.
본 발명의 다른 실시예에서, 캡핑층과 금속 범프의 경계에 합금이 없다.
본 발명의 다른 실시예에서, 캡핑층은 복합 구조이다.
본 발명의 다른 실시예에서, 리드층은 투명 도전성 재료로 구성된다.
본 발명의 다른 실시예에서, 도전성 입자층은 이방성 도전 접착제를 포함한다.
본 발명의 다른 실시예에서, 도전성 입자층의 면적은 캡핑층의 면적보다 작지 않다.
본 발명의 다른 실시예에서, 도전성 입자층과 캡핑층은 정렬된다.
본 발명의 다른 실시예에서, 도전성 입자층과 캡핑층은 이방성 도전 연결을 형성한다.
본 발명의 다른 실시예에서, 도전성 입자층은 캡핑층에 직접적으로 접촉한다.
본 발명의 다른 실시예에서, 칩 온 글라스 본딩 구조체는 보호층과 유리층 사이에 위치하는 수지층을 더 포함하여, 리드층과 금속 범프를 고정 밀봉한다.
본 발명의 다른 실시예에서, 수지층은 리드층과 캡핑층에 직접적으로 접촉한다.
본 발명의 다른 실시예에서, 수지층이 노치에 채워진다.
본 발명의 다른 실시예에서, 칩 온 글라스 본딩 구조체는 디스플레이에 위치한다.
도 1 내지 도 13은 본 발명의 칩 온 글라스 본딩 구조체의 형성방법을 나타낸다.
도 8b는 캡핑층(40)의 내층(42)만으로 노치(30)가 완전히 채워진 것을 나타낸다.
도 10b는 캡핑층(40)의 내층(42)만으로 노치(30)가 완전히 채워진 것을 나타낸다.
도 14는 본 발명의 칩 온 글라스 본딩 구조체의 한 실시예를 나타내다.
도 15는 본 발명의 칩 온 글라스 본딩 구조체의 다른 실시예를 나타낸다.
본 발명은 구동 집적회로 칩(driver IC)과 디스플레이의 회로를 전기적으로 연결할 수 있는 칩 온 글라스 본딩 구조체의 형성방법을 제공하며, 이 방법은 특히 칩 온 글라스(chip-on-glass, COG) 패키징 기술에 적용된다. 도 1 내지 도 13은 본 발명의 칩 온 글라스 본딩 구조체의 형성방법을 나타낸다. 먼저, 금속 범프를 기재(base) 상에 어떻게 형성하는가에 대해 설명한다. 도 1에 도시된 바와 같이, 기재(10)를 제공한다. 기재(10)는 금속 패드(11), 보호층(12), 및 점착층(13)을 포함한다.
절연층(9)은 기재(10)의 기초 부분으로서, 기타 소자를 지지한다. 예를 들면, 금속 패드(11), 보호층(12), 점착층(13), 및 도 3의 패턴화 포토레지스트층(14)을 지지한다. 금속 패드(11)는 알루미늄과 같은 경질의 재료일 수 있으며, 패턴화된다. 그러나, 기타 금속을 사용할 수도 있으며, 알루미늄에 한정되지 않는다.
보호층(12)은 금속 패드(11) 상에 바로 위치하며, 동시에 오목부(15)로 정의되는 패턴을 가짐으로써, 오목부(15)도 금속 패드(11) 상에 위치하도록 한다. 보호층(12)은 질화규소 또는 산화규소와 같은 전기 절연 재료일 수 있다. 일반적으로, 오목부(15)의 크기는 금속 패드(11)의 크기보다 작다.
한편, 점착층(13)은 오목부(15) 내에 위치하고, 또한 금속 패드(11)와 보호층(12)을 커버함으로써, 점착층(13)이 금속 패드(11)와 보호층(12)에 직접적으로 접촉되게 한다. 점착층(13)은 후속적으로 형성되는 금속 범프 재료(미도시)가 오목부(15) 내에 확실하게 부착되게 도와준다. 점착층(13)은 티타늄-텅스텐 합금층과 같은 합금층일 수 있다.
점착층(13)의 형성방법은 티타늄-텅스텐 합금층 및 구리와 같은 종결정(seed crystal)층을 스퍼터링하는 방법을 이용하여, 기재(10)를 균일하게 커버하는 것일 수 있다. 예를 들어, 금속 패드(11), 보호층(12), 및 오목부(15)를 완전히 커버한다. 결과는 도 1에 예시하였다. 패턴화 포토레지스트층(14)를 형성하는 방식은 아래와 같은 방식을 참고할 수 있다.
도 2에 도시된 바와 같이, 포토레지스트층(14')을 점착층(13) 상에 전체적으로 형성하고, 동시에 오목부(15)를 채운다. 포토레지스트층(14')은 유기 감광성 재료와 같은 감광성 재료일 수 있다.
그리고, 도 3에 도시된 바와 같이, 포토레지스트층(14')을 패턴화한다. 패턴화된 포토레지스트층(14)은 점착층(13)에 형성되어 개구(16)를 결정한다. 개구(16)는 오목부(15) 및 보호층(12) 상에 위치한 점착층(13)을 노출시킨다. 따라서, 본 발명의 일 실시예에서 개구(16)는 오목부(15)보다 조금 크다. 다시 말하면, 개구(16)에 의해 후속적으로 형성되는 금속 범프 재료(미도시)가 위치하는 공간이 결정되고, 이 공간 자체에 오목부(15)가 수용된다.
그 다음, 전체적인 포토레지스트층(14')은 적당한 노광 및 현상 단계를 거쳐 패턴화 포토레지스트층(14)으로 변환되어, 노광 및 현상에 의해 부여된 소정의 패턴을 갖는다. 패턴은 개구(16)에 의해 결정되고, 그 결과는 도 3에 도시되었다.
이어서, 도 4에 도시된 바와 같이, 금속 범프 재료(20')를 개구(16)에 채워 넣는다. 주의할 점은, 금속 범프 재료(20')는 개구(16)에 채워질 뿐, 개구(16)를 완전히 채우지 않을 수 있다는 것이다. 따라서, 점착층(13)은 금속 범프 재료(20'), 및 금속 패드(11) 또는 보호층(12) 사이에 개재하게 된다. 예를 들어, 금속 패드(11)와 점착층(13)은 모두 도전성 재료이므로, 금속 범프 재료(20')는 전기도금 방식으로 형성될 수 있다. 바람직한 도전성과 낮으면, 낮을수록 좋은 화학적 활성을 얻기 위하여, 상황에 따라, 금속 범프 재료(20')는 팔라듐, 은, 구리 또는 금일 수 있다.
일단 금속 범프 재료(20')가 형성되면, 패턴화 포토레지스트층(14)이 더 이상 필요 없게 된다. 그리하여, 도 5에 도시된 바와 같이, 패턴화 포토레지스트층(14)을 제거하여, 금속 범프 재료(20')가 각각의 독립된 금속 범프(20)를 이루게 한다. 전통적인 방식으로 패턴화 포토레지스트층(14)을 제거할 수 있다. 따라서, 각각의 독립된 금속 범프(20)는 점착층(13) 상에 완전히 위치하고, 점착층(13)에 직접적으로 접촉하게 된다.
점착층(13)은 도전성을 가지므로, 이로 인해 모든 금속 범프(20)는 서로 단락되므로, 여분의 점착층(13)은 반드시 제거해야 한다. 도 6에 도시된 바와 같이, 금속 범프(20)에 의해 커버되지 않은 점착층(13)은 식각 단계를 통해 제거하고, 또한 금속 범프(20) 하부의 보호층(12)을 부분적으로 노출시킴으로써, 모든 금속 범프(20)가 전기 절연 재료인 보호층(12)에 의해 격리되게 하여, 서로 전기적으로 절연되게 한다. 이렇게 하면, 모든 금속 범프(20)는 점착층(13)과 스스로 정렬된다. 예를 들어, 산화수소로 점착층(13)을 식각할 수 있다. 상황에 따라, 식각 단계 후 금속 범프(20)를 가열할 수도 있다. 예를 들어, 250℃ 내지 300℃의 어닐닝 조건에서 약 30분 동안 유지하여,금속 범프(20)를 필요한 경도까지 조절한다. 예를 들어, 상기 경도는 130Hv 이하, 바람직하게는 110Hv 이하, 더욱 바람직하게는 50Hv 내지 110Hv 사이이다.
이때, 도 6을 살펴보면, 점착층(13)을 제거할 때, 금속 범프(20), 점착층(13), 및 보호층(12) 사이에 노치(30)가 더 형성된다는 것을 알 수 있다. 이는 식각 단계에서, 금속 범프(20)에 의해 커버되지 않은 점착층(13)을 완전히 제거할 뿐만 아니라, 식각 단계에서는 금속 범프(20)에 의해 커버되지 않은 점착층(13) 이외의 점착층(13), 예를 들어 금속 범프(20), 및 보호층(12) 사이에 개재되어 있는 점착층(13)도 추가적으로 제거하기 때문이다. 결과적으로, 금속 범프(20), 점착층(13), 및 보호층(12) 사이에 노치(30)가 형성되며, 이는 본 발명의 구조체의 특징 중 하나이다. 노치(30)는 가로방향으로 약 1㎛ 내지 2㎛의 깊이로 형성될 수 있다.
각각의 독립된 금속 범프(20)는 여전히 주위의 대기 환경에 노출되어 취약하므로, 특별히 캡핑층을 더 형성하여 금속 범프(20)를 완전히 커버함으로써, 금속 범프(20)가 주위의 대기 환경에 노출되지 않게 해야 한다. 도 7, 도 8a, 도 8b를 참고하면, 캡핑층(40)을 형성하여 금속 범프(20)를 완전히 커버하므로, 보호를 받는 금속 범프 구조체(9)를 얻게 된다. 캡핑층(40)은 내층(42), 최외층(43)의 여러 가지 보호성 재료를 포함할 수 있다. 구리로 제조된 금속 범프(20)일 경우, 캡핑층(40)은 주석, 티타늄, 금, 팔라듐 중의 1종 이상을 포함할 수 있다. 금으로 제조된 금속 범프(20)일 경우, 캡핑층(40)은 주석, 티타늄, 팔라듐 중의 1종 이상을 포함할 수 있다. 은으로 제조된 금속 범프(20)일 경우, 캡핑층(40)은 주석을 포함할 수 있다. 팔라듐으로 제조된 금속 범프(20)일 경우, 캡핑층(40)은 주석을 포함할 수 있다. 캡핑층(40)은 티타늄을 포함하지 않을 수 있다. 그러나, 도 7에 도시된 바와 같이, 형성된 캡핑층(40)은 노치(30)의 크기만을 감소시키거나, 또는 도 8a에 도시된 바와 같이, 내층(42)은 최외층(43)과 함께 노치(30)를 완전히 채워, 노치(30)가 없어지게 하거나, 또는 도 8b에 도시된 바와 같이, 단지 캡핑층(40)의 내층(42)만으로 노치(30)를 완전히 채울 수 있다.
바람직하게, 무전극 도금법(electroless plating)으로 캡핑층(40)을 형성할 수 있으며, 예를 들어 산성도 4 이하, 및 황산염의 보조 하에서 무전극 도금법을 수행할 수 있다. 보호층(12)은 일종의 전기 절연 재료이므로, 캡핑층(40)은 특정적으로 금속 범프(20) 상에만 형성될 것이다. 즉, 캡핑층(40)은 금속 범프(20)와 스스로 정렬된다. 캡핑층(40)은 단층 구조 또는 복합 구조일 수 있으며, 다층을 포함하는 캡 재료, 예를 들어 캡핑층(40)은 티타늄을 포함하지 않을 수 있다. 또한, 무전극 도금법의 서로 다른 도금액 배합 방법 또는 도금 조건에 따라, 캡핑층(40)은 서로 다른 두께 및 기타 형상을 가질 수도 있다. 예를 들어, 캡핑층(40)은 합금(41), 내층(42), 및 최외층(43)의 결합 또는 조합일 수 있다. 바람직하게, 최외층(43)은 금이며, 이는 재작업(re-work)에 유리하고, 또한 재료 원가를 낮추는 장점이 있다. 캡핑층(40)에 팔라듐이 함유될 경우, 팔라듐층의 두께는 약 0.15㎛ 내지 0.4㎛일 수 있다. 캡핑층(40)에 금이 함유될 경우, 금층의 두께는 2㎛ 이하일 수 있으며, 바람직하게는 0.1㎛ 이하이며, 심지어 0.006㎛일 수 있다. 표 1은 캡핑층(40)을 전기 도금하는 가능한 단계 및 공정 파라미터를 나타냈다. 그 중, 각 단계 이후, 모두 순수한 물로 세척하는 세척 단계를 수행할 수 있다.
전기 도금 단계 온도(℃) pH값 시간(s)
금속 범프 세척 단계 실온 0보다 작음 30 - 60
산처리 단계 실온 0보다 작음 30 - 120
종결정 활성화 단계 실온 1.1 - 2 60 - 360
팔라듐 도금 단계 50 - 54 7.6 600 - 1200
티타늄 도금 단계 50 - 54 7.6 600 - 1200
금 도금 단계 85 4.7 - 5.3 1200 이내
본 발명의 일 실시예에서, 캡핑층(40)은 금속 범프(20)를 완전히 커버하나, 금속 범프(20)와 부생 합금층을 형성하지 않는다. 예를 들어, 구리는 티타늄 또는 팔라듐과 부생 합금층을 형성하기 어렵다. 본 발명의 일 실시예에서는 캡핑층(40)이 금속 범프(20)를 완전히 커버하고, 또한 금속 범프(20)와 합금을 형성하도록, 숙성(curing) 단계를 더 진행할 수 있다. 예를 들면, 도 9 또는 도 10a에 도시된 바와 같이, 금속 범프(20) 상에 형성된 캡핑층(40)은 예를 들어 150℃ 내지 180℃의 온도에서 30분 동안 가열되어, 금속 범프(20)와 합금(41)을 형성한다. 도 9에 도시된 바와 같이, 캡핑층(40)은 단지 노치(30)의 크기만을 감소시킨다. 도 10a에 도시된 바와 같이, 내층(42)은 최외층(43)과 함께 노치(30)를 없어지게 하거나, 또는 도 10b에 도시된 바와 같이, 단지 캡핑층(40)의 내층(42)만으로 노치(30)를 완전히 채운다. 구리와 주석은 서로 다른 조건에서, 여러 가지 합금, 예를 들어 Cu3Sn, Cu6Sn5, Cu41Sn11, 또는 Cu10Sn3을 형성할 수 있다.
합금(41)의 형성은, 금속 범프(20)가 극단의 상황에서 가능하게 캡핑층(40)을 관통하는 것을 방지한다. 캡핑층(40)의 보호 하에서, 합금(41)이 있든 없든 금속 범프(20)는 주위의 대기 환경에 노출되지 않는다.
이어서, 금속 범프(20)와 유리판(glass plate)의 전기적 연결을 어떻게 형성하는가에 대해 설명한다. 먼저, 도 11에 도시된 바와 같이, 유리판(50)을 제공한다. 유리판(50)은 유리층(51), 리드층(52), 및 도전성 입자층(53)(conductive particle layer)을 포함하는 일종의 기판이다. 기판은 금속 범프(20)와 전기적 연결을 형성하는 데 사용된다. 유리판(50)이 바로 금속 범프(20)의 지지 구조이다. 유리층(51)은 칩 온 글라스 패키징에 사용되는 유리 재료이다. 리드층(52)은 유리층(51) 상에 위치하고 유리층(51)과 직접적으로 연결된다. 리드층(52)은 바람직하게 인듐-주석-산화물(ITO), Al-도핑된 아연 산화물(AZO), Ga-도핑된 인듐 산화물(GZO), Zn-도핑된 인듐 산화물(IZO) 등과 같은 투명 도전성 재료이다. 도전성 입자층(53)은 리드층(52)을 부분적으로 커버할 수 있다. 예를 들면, 접촉면 만을 커버하고, 도전성 입자(53)는 도전성 입자층(53)이 도전성을 갖게 한다. 도전성 입자층(53)은 바람직하게 이방성 도전 접착제이며,각각의 금속 범프(20)(예를 들어 접촉면이 1000㎛2임.) 상에 3개 이상의 도전성 입자(53)가 있다.
그 다음, 도 12에 도시된 바와 같이, 유리판(50) 상의 리드층(52)을 기재(10) 상의 금속 범프(20)와 정렬시켜, 리드층(52)과 금속 범프(20)를 서로 접합한다. 도 13에 도시된 바와 같이, 적당한 시간과 온도로 압착하여, 리드층(52)과 금속 범프(20)의 접촉면이 서로 정렬되어 접합되게 한다. 그리하여, 도전성 입자층(53) 중의 도전성 입자(53')가 리드층(52)과 캡핑층(40)의 접촉면에 동시에 접촉되어, 도전성 입자(53')가 리드층(52)과 캡핑층(40)을 전기적으로 연결하는 결과를 얻게 된다.
또한, 도 14에 도시된 바와 같이, 리드층(52)과 금속 범프(20)의 접합이 더욱 긴밀하게 밀봉될 수 있도록, 밀봉제(60)를 도포함으로써, 밀봉제가 유리판(50)과 보호층(12) 사이에 도포되어, 리드층(52)과 금속 범프(20)를 밀봉할 수 있게 한다. 사용되는 밀봉제의 종류는 예를 들어 에폭시 수지(epoxy)를 주요 재료로 하는 언더필(underfill)일 수 있으며, 모세 작용을 이용하여 유리판(50)과 보호층(12) 사이의 틈새에 채워지게 한다. 따라서, 밀봉제를 도포하는 단계는 리드층(52)과 금속 범프(20)를 서로 정렬시켜 접합하기 전에 진행하거나, 또는 리드층(52)과 금속 범프(20)를 서로 정렬시켜 접합한 후에 진행할 수 있다. 밀봉제(60)가 유리판(50)과 보호층(12) 사이의 틈새에 채워지므로, 리드층(52)과 금속 범프(20)를 밀봉할 수 있다. 밀봉제(60)는 노치(30)에 채워질 수도 있다.
상술한 단계를 거치면, 도 14 또는 도 15에 도시된 바와 같은 칩 온 글라스 본딩 구조체(1)를 얻을 수 있다. 본 발명의 칩 온 글라스 본딩 구조체(1)는, 기재(10), 금속 패드(11), 보호층(12), 점착층(13), 금속 범프(20), 캡핑층(40), 유리판(50), 도전성 입자층(53), 및 밀봉제(60)를 포함한다. 절연층(9)은 기재(10)의 기초 부분으로서, 금속 패드(11), 보호층(12), 및 점착층(13)과 같은 기타 부재를 지지한다. 금속 패드(11)는 알루미늄과 같은 경질의 금속 재료일 수 있으며, 패턴화된다. 그러나, 기타 금속을 사용할 수도 있으며, 알루미늄에 한정되지 않는다. 보호층(12)은 질화규소 또는 산화규소와 같은 전기 절연 재료일 수 있다. 점착층(13)은 티타늄-텅스텐 합금층과 같은 합금층일 수 있으며, 금속 범프(20)가 오목부(15) 내에 확실하게 부착되게 도와주므로, 점착층(13)은 금속 패드(11)와 보호층(12)에 직접적으로 접촉한다.
금속 범프(20)는 일부가 오목부(15) 내에 위치하고 점착층(13)을 커버하며, 바람직한 도전성과, 낮으면 낮을수록 좋은 화학적 활성을 얻기 위하여, 금속 범프 재료는 팔라듐, 은, 구리 또는 금일 수 있다. 또한, 금속 범프(20), 점착층(13), 및 보호층(12) 사이에 노치(30)가 있을 수 있고, 이는 본 발명의 구조체의 특징 중 하나이다.
캡핑층(40)은 금속 범프(20) 상에 위치하고 금속 범프(20)를 완전히 커버함으로써, 금속 범프(20)가 전혀 노출되지 않게 한다. 캡핑층(40)은 단층 구조 또는 복합 구조일 수 있다. 도 14에 도시된 바와 같이, 단층 구조의 캡핑층(40)은 단지 금속 범프(20)를 완전히 커버할 뿐, 금속 범프(20)와 부생 합금층을 형성하지 않는다. 예를 들면, 구리는 티타늄 또는 팔라듐과 부생 합금층을 형성하기 어렵다. 또는 도 15에 도시된 바와 같이, 복합 구조의 캡핑층(40)은 다층의 캡 재료, 예를 들어 합금(41), 내층(42) 및/또는 최외층(43)을 포함할 수 있다. 도 8a에 도시된 바와 같이, 캡핑층(40)은 노치(30)의 크기를 감소하거나, 또는 노치(30)를 완전히 채워, 노치(30)가 없어지게 할 수 있다.
캡핑층(40)은 여러 가지 보호성 재료를 포함할 수 있으며, 합금(41), 내층(42), 및 최외층(43)의 조합일 수 있다. 구리로 제조된 금속 범프일 경우, 캡핑층(40)은 주석, 티타늄, 금, 팔라듐 중의 1종 이상을 포함할 수 있다. 금으로 제조된 금속 범프일 경우, 캡핑층(40)은 주석, 티타늄, 팔라듐 중의 1종 이상을 포함할 수 있다. 은으로 제조된 금속 범프일 경우, 캡핑층(40)은 주석을 포함할 수 있다. 팔라듐으로 제조된 금속 범프일 경우, 캡핑층(40)은 주석을 포함할 수 있다. 캡핑층(40)은 티타늄을 포함하지 않을 수도 있다. 금속 범프(20)와 직접적으로 접촉하는 캡 재료, 예를 들어 내층(42)은 금속 범프(20)와 합금(41)을 형성할 수 있다. 구리와 주석은 서로 다른 조건에서, Cu3Sn, Cu6Sn5, Cu41Sn11, 또는 Cu10Sn3와 같은 여러 가지 합금을 형성할 수 있다. 합금(41)의 형성은, 금속 범프(20)가 극단의 상황에서 가능하게 캡핑층(40)을 관통하는 것을 방지한다.
유리판(50)은 유리층(51), 리드층(52), 및 도전성 입자층(53)을 포함하는 일종의 기판이다. 유리판(50)이 바로 금속 범프(20)의 지지 구조이다. 유리층(51)은 칩 온 글라스 패키징에 사용되는 유리 재료이다. 리드층(52)은 유리층(51) 상에 위치하고 유리층(51)과 직접적으로 연결된다. 리드층(52)은 바람직하게 인듐-주석-산화물(ITO), Al-도핑된 아연 산화물(AZO), Ga-도핑된 인듐 산화물(GZO), Zn-도핑된 인듐 산화물(IZO) 등과 같은 투명 도전성 재료이다. 도전성 입자층(53)은 리드층(52)을 부분적으로 커버하며, 그 중의 도전성 입자(53')는 도전성 입자층(53)이 도전성을 갖게 한다. 도전성 입자층(53)은 바람직하게 이방성 도전 접착제이며, 각각의 금속 범프(20)(예를 들어 접촉면이 1000㎛2임.) 상에 3개 이상의 도전성 입자(53')가 있다.
밀봉제(60)는 유리판(50)과 보호층(12) 사이에 도포되어, 리드층(52)과 금속 범프(20)를 밀봉한다. 사용되는 밀봉제의 종류는 예를 들어 에폭시 수지를 주요 재료로 하는 언더필일 수 있다. 밀봉제(60)가 유리판(50)과 보호층(12) 사이의 틈새에 채워지므로, 리드층(52)과 금속 범프(20)을 밀봉할 수 있고, 밀봉제(60)는 노치(30) 내에 채워질 수도 있으며, 리드층(52)/도전성 입자층(53)과 직접적으로 접촉한다.
1: 칩 온 글라스 본딩 구조체
9: 금속 범프 구조체
10: 기재
11: 금속 패드
12: 보호층
13: 점착층(adhesion layer)
14': 포토레지스트층
14: 패턴화 포토레지스트층
15: 오목부
16: 개구
20': 금속 범프 재료
20: 금속 범프
30: 노치(notch)
40: 캡핑층(capping layer)
41: 합금
42: 내층
43: 최외층
50: 유리판
51: 유리층
52: 리드층(lead layer)
53: 도전성 입자층
53': 도전성 입자
60: 밀봉제

Claims (18)

  1. 칩 온 글라스(chip-on-glass, COG) 본딩 구조체로서,
    금속 패드;
    상기 금속 패드 상에 위치하고, 상기 금속 패드 상에 위치하는 오목부를 결정하는 보호층;
    상기 오목부 내에 위치하고, 상기 금속 패드 상에 위치하며, 또 일부가 상기 보호층 상에 위치하며, 상기 금속 패드와 상기 보호층에 직접적으로 접촉하는 점착층;
    일부가 상기 오목부 내에 위치하고 상기 점착층을 커버하는 금속 범프;
    상기 금속 범프 상에 위치하고, 상기 금속 범프를 완전히 커버함으로써, 상기 금속 범프가 노출되지 않게 하는 캡핑층; 및
    유리층; 상기 유리층과 직접적으로 연결되는 리드층; 상기 캡핑층에 직접적으로 접촉해 있고 상기 캡핑층과 상기 리드층을 전기적으로 연결하는 도전성 입자층을 포함하며, 상기 캡핑층을 전기적으로 연결하는 기판
    을 포함하며,
    상기 캡핑층과 상기 금속 범프는 합금을 형성하여, 상기 금속 범프가 상기 캡핑층을 관통하는 것을 방지하는,
    칩 온 글라스 본딩 구조체.
  2. 제1항에 있어서,
    상기 캡핑층은 상기 금속 범프와 스스로 정렬되는, 칩 온 글라스 본딩 구조체.
  3. 제1항에 있어서,
    상기 캡핑층, 상기 점착층, 및 상기 보호층 사이에 노치(notch)가 있는, 칩 온 글라스 본딩 구조체.
  4. 제1항에 있어서,
    상기 금속 범프는 구리 및 금 중의 하나로 구성되는, 칩 온 글라스 본딩 구조체.
  5. 제4항에 있어서,
    상기 금속 범프가 구리로 구성될 경우, 상기 캡핑층은 주석, 티타늄, 금, 팔라듐 중의 1종 이상을 포함하고, 상기 금속 범프가 금으로 구성될 경우, 상기 캡핑층은 주석, 티타늄, 팔라듐 중의 1종 이상을 포함하는, 칩 온 글라스 본딩 구조체.
  6. 삭제
  7. 제1항에 있어서,
    상기 캡핑층과 상기 금속 범프의 경계에 합금이 없는, 칩 온 글라스 본딩 구조체.
  8. 제1항에 있어서,
    상기 캡핑층은 복합 구조인, 칩 온 글라스 본딩 구조체.
  9. 제1항에 있어서,
    상기 리드층은 투명 도전성 재료로 구성되는, 칩 온 글라스 본딩 구조체.
  10. 제1항에 있어서,
    상기 도전성 입자층은 이방성 도전 접착제를 포함하는, 칩 온 글라스 본딩 구조체.
  11. 제1항에 있어서,
    상기 도전성 입자층의 면적은 상기 캡핑층의 면적보다 작지 않은, 칩 온 글라스 본딩 구조체.
  12. 제1항에 있어서,
    상기 도전성 입자층과 상기 캡핑층이 정렬되는, 칩 온 글라스 본딩 구조체.
  13. 제1항에 있어서,
    각각의 상기 금속 범프 상에 3개 이상의 도전성 입자층 중의 도전성 입자가 있는, 칩 온 글라스 본딩 구조체.
  14. 제1항에 있어서,
    상기 도전성 입자층은 상기 캡핑층에 직접적으로 접촉하는, 칩 온 글라스 본딩 구조체.
  15. 제1항에 있어서,
    상기 보호층과 상기 유리층 사이에 위치하는 수지층을 더 포함하여, 상기 리드층과 상기 금속 범프를 고정 밀봉하는, 칩 온 글라스 본딩 구조체.
  16. 제15항에 있어서,
    상기 수지층은 상기 리드층과 상기 캡핑층에 직접적으로 접촉하는, 칩 온 글라스 본딩 구조체.
  17. 제15항에 있어서,
    상기 캡핑층, 상기 점착층, 및 상기 보호층 사이에 노치(notch)가 있고, 상기 수지층이 상기 노치에 채워지는, 칩 온 글라스 본딩 구조체.
  18. 제1항에 있어서,
    디스플레이 내에 있는, 칩 온 글라스 본딩 구조체.
KR1020140052382A 2013-05-06 2014-04-30 칩 온 글라스 본딩 구조체 KR101611376B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201361820152P 2013-05-06 2013-05-06
US61/820,152 2013-05-06

Publications (2)

Publication Number Publication Date
KR20140131871A KR20140131871A (ko) 2014-11-14
KR101611376B1 true KR101611376B1 (ko) 2016-04-11

Family

ID=51841032

Family Applications (3)

Application Number Title Priority Date Filing Date
KR1020140052382A KR101611376B1 (ko) 2013-05-06 2014-04-30 칩 온 글라스 본딩 구조체
KR1020140053390A KR101641993B1 (ko) 2013-05-06 2014-05-02 드라이버 ic용 금속 범프 구조체 및 그의 제조 방법
KR1020140054226A KR101611846B1 (ko) 2013-05-06 2014-05-07 칩 온 플렉스 구조체 및 이를 형성하는 방법

Family Applications After (2)

Application Number Title Priority Date Filing Date
KR1020140053390A KR101641993B1 (ko) 2013-05-06 2014-05-02 드라이버 ic용 금속 범프 구조체 및 그의 제조 방법
KR1020140054226A KR101611846B1 (ko) 2013-05-06 2014-05-07 칩 온 플렉스 구조체 및 이를 형성하는 방법

Country Status (4)

Country Link
US (2) US10128348B2 (ko)
KR (3) KR101611376B1 (ko)
CN (4) CN104143538B (ko)
TW (3) TWI600129B (ko)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ES2573137T3 (es) * 2012-09-14 2016-06-06 Atotech Deutschland Gmbh Método de metalización de sustratos de célula solar
US10128175B2 (en) * 2013-01-29 2018-11-13 Taiwan Semiconductor Manufacturing Company Packaging methods and packaged semiconductor devices
DE112016001142B4 (de) * 2015-03-10 2020-01-16 Mitsubishi Electric Corporation Leistungs-Halbleitervorrichtung
US11171194B2 (en) * 2016-06-24 2021-11-09 Samsung Display Co., Ltd. Display apparatus
KR102508527B1 (ko) 2016-07-01 2023-03-09 삼성전자주식회사 필름형 반도체 패키지
KR102420586B1 (ko) 2017-07-24 2022-07-13 삼성전자주식회사 반도체 장치, 반도체 패키지 및 반도체 패키지의 제조 방법
IT201700087318A1 (it) 2017-07-28 2019-01-28 St Microelectronics Srl Dispositivo elettronico integrato con regione di redistribuzione e elevata resistenza agli stress meccanici e suo metodo di preparazione
IT201700087309A1 (it) * 2017-07-28 2019-01-28 St Microelectronics Srl Dispositivo elettronico integrato con regione di redistribuzione e elevata resistenza agli stress meccanici
US10522501B2 (en) * 2017-11-17 2019-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method of forming the same
US10741482B2 (en) 2017-12-29 2020-08-11 Advanced Semiconductor Engineering, Inc. Semiconductor device package
JP7122593B2 (ja) * 2018-05-08 2022-08-22 パナソニックIpマネジメント株式会社 半導体装置の製造方法、半導体装置の製造装置、及び半導体装置
US11469194B2 (en) * 2018-08-08 2022-10-11 Stmicroelectronics S.R.L. Method of manufacturing a redistribution layer, redistribution layer and integrated circuit including the redistribution layer
CN110854066A (zh) * 2019-11-28 2020-02-28 无锡微视传感科技有限公司 一种半导体电镀方法
WO2021184188A1 (zh) * 2020-03-17 2021-09-23 元锦生物科技股份有限公司 可拆式接合结构
CN111640722B (zh) * 2020-06-11 2022-07-05 厦门通富微电子有限公司 一种芯片封装方法和芯片封装器件
CN111554582B (zh) * 2020-06-11 2022-07-15 厦门通富微电子有限公司 一种芯片封装方法和芯片封装器件

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007103953A (ja) 2005-10-06 2007-04-19 Samsung Electronics Co Ltd 導電性粒子を含むバンプを備える半導体チップ及びこれを製造する方法
KR100850212B1 (ko) * 2007-04-20 2008-08-04 삼성전자주식회사 균일한 무전해 도금 두께를 얻을 수 있는 반도체 소자의제조방법
KR101140481B1 (ko) 2004-08-11 2012-04-30 로무 가부시키가이샤 전자 장치 및 이를 이용한 반도체 장치, 및 반도체 장치의제조 방법

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4205099A (en) * 1978-04-14 1980-05-27 Sprague Electric Company Method for making terminal bumps on semiconductor wafers
US5508228A (en) * 1994-02-14 1996-04-16 Microelectronics And Computer Technology Corporation Compliant electrically connective bumps for an adhesive flip chip integrated circuit device and methods for forming same
US5707902A (en) * 1995-02-13 1998-01-13 Industrial Technology Research Institute Composite bump structure and methods of fabrication
JP3968554B2 (ja) * 2000-05-01 2007-08-29 セイコーエプソン株式会社 バンプの形成方法及び半導体装置の製造方法
CN1679154A (zh) * 2002-05-16 2005-10-05 新加坡国立大学 晶片级无电镀铜法和凸块制备方法,以及用于半导体晶片和微芯片的渡液
US7008867B2 (en) * 2003-02-21 2006-03-07 Aptos Corporation Method for forming copper bump antioxidation surface
WO2005008767A2 (en) * 2003-07-16 2005-01-27 Koninklijke Philips Electronics N.V. Metal bump with an insulation for the side walls and method of fabricating a chip with such a metal bump
TWI222198B (en) 2003-09-04 2004-10-11 Fupo Electronics Corp Fine pitch gold bump fabrication process and its package article
KR100642765B1 (ko) 2004-09-15 2006-11-10 삼성전자주식회사 하이브리드 범프를 포함하는 미세전자소자칩, 이의패키지, 이를 포함하는 액정디스플레이장치 및 이러한미세전자소자칩의 제조방법
TWI286454B (en) * 2005-03-09 2007-09-01 Phoenix Prec Technology Corp Electrical connector structure of circuit board and method for fabricating the same
US7601566B2 (en) 2005-10-18 2009-10-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US20070267745A1 (en) * 2006-05-22 2007-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device including electrically conductive bump and method of manufacturing the same
JP2007317979A (ja) * 2006-05-29 2007-12-06 Toshiba Corp 半導体装置の製造方法
KR20080102545A (ko) 2007-05-21 2008-11-26 주식회사 엘지화학 Cof 실장용 2층 동박 적층판 및 그 제조 방법
US7713861B2 (en) * 2007-10-13 2010-05-11 Wan-Ling Yu Method of forming metallic bump and seal for semiconductor device
TW201019440A (en) * 2008-11-03 2010-05-16 Int Semiconductor Tech Ltd Bumped chip and semiconductor flip-chip device applied from the same
TWI469288B (zh) 2009-06-11 2015-01-11 Chipbond Technology Corp 凸塊化晶片結構及其應用之半導體覆晶裝置
TW201044527A (en) * 2009-06-11 2010-12-16 Int Semiconductor Tech Ltd Chip architecture having film-faced metal bumps and semiconductor flip-chip device applied from the same
KR20110090332A (ko) 2010-02-03 2011-08-10 한양대학교 산학협력단 이방성 전도 필름을 이용하여 기판이 접합된 반도체 소자 및 기판 접합방법
TWM397591U (en) * 2010-04-22 2011-02-01 Mao Bang Electronic Co Ltd Bumping structure
US8298930B2 (en) * 2010-12-03 2012-10-30 International Business Machines Corporation Undercut-repair of barrier layer metallurgy for solder bumps and methods thereof
CN102800599B (zh) * 2011-05-25 2015-03-25 颀邦科技股份有限公司 凸块工艺及其结构
KR20120139115A (ko) * 2011-06-16 2012-12-27 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법
US8643196B2 (en) * 2011-07-27 2014-02-04 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for bump to landing trace ratio
JP6035714B2 (ja) 2011-08-17 2016-11-30 ソニー株式会社 半導体装置、半導体装置の製造方法、及び、電子機器
US20130193570A1 (en) * 2012-02-01 2013-08-01 Chipbond Technology Corporation Bumping process and structure thereof
US8501614B1 (en) * 2012-03-22 2013-08-06 Chipbond Technology Corporation Method for manufacturing fine-pitch bumps and structure thereof
US9646951B2 (en) * 2013-12-10 2017-05-09 Semiconductor Components Industries, Llc Method of forming a semiconductor device and structure therefor

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101140481B1 (ko) 2004-08-11 2012-04-30 로무 가부시키가이샤 전자 장치 및 이를 이용한 반도체 장치, 및 반도체 장치의제조 방법
JP2007103953A (ja) 2005-10-06 2007-04-19 Samsung Electronics Co Ltd 導電性粒子を含むバンプを備える半導体チップ及びこれを製造する方法
KR100850212B1 (ko) * 2007-04-20 2008-08-04 삼성전자주식회사 균일한 무전해 도금 두께를 얻을 수 있는 반도체 소자의제조방법

Also Published As

Publication number Publication date
TW201444006A (zh) 2014-11-16
TW201444037A (zh) 2014-11-16
CN104143543A (zh) 2014-11-12
US20140327134A1 (en) 2014-11-06
KR101611846B1 (ko) 2016-04-12
CN104143538B (zh) 2018-01-02
TWI573205B (zh) 2017-03-01
US20140327133A1 (en) 2014-11-06
CN104143540B (zh) 2017-05-03
TWI600130B (zh) 2017-09-21
CN104143540A (zh) 2014-11-12
CN104143543B (zh) 2017-10-03
KR20140131884A (ko) 2014-11-14
TWI600129B (zh) 2017-09-21
US10128348B2 (en) 2018-11-13
CN104143539A (zh) 2014-11-12
TW201444042A (zh) 2014-11-16
US9450061B2 (en) 2016-09-20
KR20140131876A (ko) 2014-11-14
KR20140131871A (ko) 2014-11-14
CN104143539B (zh) 2018-04-10
KR101641993B1 (ko) 2016-07-22
CN104143538A (zh) 2014-11-12

Similar Documents

Publication Publication Date Title
KR101611376B1 (ko) 칩 온 글라스 본딩 구조체
CN103811437B (zh) 有直接接触散热片的微电子封装及其制造方法
JP2008218926A (ja) 半導体装置及びその製造方法
TW517360B (en) Enhanced type wafer level package structure and its manufacture method
US20060225918A1 (en) Electronic device substrate and its fabrication method, and electronic device and its fabrication method
JP2015038962A5 (ko)
TWI690045B (zh) 構裝結構、其接合方法及用於其的線路板
US20170012142A1 (en) Printed circuit board assembly forming enhanced fingerprint module
KR20120000803A (ko) 반도체 패키지 및 그 반도체 패키지 제조방법
JP2006294701A (ja) 半導体装置及びその製造方法
US20210111112A1 (en) Integrated circuit module with a structurally balanced package using a bottom side interposer
CN101154606A (zh) 半导体器件的制造方法
CN101154638B (zh) 半导体模块、便携式设备及半导体模块的制造方法
JP2008042104A (ja) 電子装置及びその製造方法
CN106887420A (zh) 凸块构造与其构成的内连结构
US10057995B2 (en) Electronic device
US20110298124A1 (en) Semiconductor Structure
TW200837918A (en) Surface structure of package substrate and method for manufacturing the same
US8426303B2 (en) Manufacturing method of semiconductor device, and mounting structure thereof
KR101643333B1 (ko) 범프 구조체의 제조방법
US8058109B2 (en) Method for manufacturing a semiconductor structure
JP2021501459A (ja) 半導体パッケージングのための構造及び方法
JP7423907B2 (ja) 配線基板の製造方法
JP2016213372A (ja) 半導体装置及び半導体装置の製造方法
JP6569288B2 (ja) 半導体装置及び半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant