KR102508527B1 - 필름형 반도체 패키지 - Google Patents

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KR102508527B1
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양경숙
정영훈
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Abstract

본 발명의 필름형 반도체 패키지는 필름 기판; 상기 필름 기판 상에 제1 방향으로 제1 길이를 가지고 연장되고 상기 제1 방향과 수직인 제2 방향으로 제1 폭을 가지며, 상기 제1 방향으로 이격된 복수개의 관통홀들을 갖는 금속 패턴을 포함하되, 상기 제1 길이는 상기 제1 폭보다 크게 구성되고; 및 상기 필름 기판 및 금속 패턴 상에 실장되고, 복수개의 패드들 및 상기 제1 방향으로 이격되어 있는 복수개의 범프들을 갖는 반도체 칩을 포함하고, 상기 범프들은 상기 관통홀들과 오버랩되고, 상기 금속 패턴과 접합되고, 및 상기 패드들과 연결되어 있다.

Description

필름형 반도체 패키지{Flim type semiconductor package}
본 발명의 기술적 사상은 반도체 패키지에 관한 것으로서, 보다 상세하게는 필름 기판을 이용하는 필름형 반도체 패키지에 관한 것이다.
필름형 반도체 패키지, 예컨대 칩-온-필름(chip on film; COF) 반도체 패키지는 필름 기판 상에 반도체 칩을 플립 칩 방식으로 실장하고, 반도체 칩의 패드들을 범프(bump)를 이용하여 필름 기판 상의 금속 패턴(또는 리드(lead))과 접합하여 구성한다. 필름형 반도체 패키지는 필름 기판 상에서 금속 패턴과 연결된 입출력 핀(in/out pin)을 통하여 외부 회로와 접속될 수 있다.
전자 제품의 소형화, 박형화, 경량화 및 고성능화가 더욱더 진행됨에 따라 필름형 반도체 패키지는 필름 기판 상의 금속 패턴의 전기적 특성, 예컨대 저항 특성의 향상이 필요하다. 또한, 필름형 반도체 패키지는 반도체 칩 상에 형성되는 범프와 필름 기판 상의 금속 패턴과의 접합 특성을 향상시킬 필요가 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 반도체 칩 상에 형성되는 범프와 필름 기판 상의 금속 패턴과의 접합 특성을 향상시킴과 아울러 범프와 접합되는 금속 패턴의 전기적 특성, 예컨대 저항 특성도 향상된 필름형 반도체 패키지를 제공하는 데 있다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상의 일 실시예에 의한 필름형 반도체 패키지는 필름 기판; 상기 필름 기판 상에 제1 방향으로 제1 길이를 가지고 연장되고 상기 제1 방향과 수직인 제2 방향으로 제1 폭을 가지며, 상기 제1 방향으로 이격된 복수개의 관통홀들을 갖는 금속 패턴을 포함하되, 상기 제1 길이는 상기 제1 폭보다 크게 구성되고; 및 상기 필름 기판 및 금속 패턴 상에 실장되고, 복수개의 패드들 및 상기 제1 방향으로 이격되어 있는 복수개의 범프들을 갖는 반도체 칩을 포함하고, 상기 범프들은 상기 관통홀들과 오버랩되고, 상기 금속 패턴과 접합되고, 및 상기 패드들과 연결되어 있다.
또한, 본 발명의 기술적 사상의 일 실시예에 의한 필름형 반도체 패키지는 필름 기판; 상기 필름 기판 상에 제1 방향으로 제1 길이를 가지고 연장되고 상기 제1 방향과 수직인 제2 방향으로 제1 폭을 가지며, 상기 제1 방향으로 이격된 복수개의 관통홀들을 갖는 금속 패턴을 포함하되, 상기 제1 길이는 상기 제1 폭보다 크게 구성되고; 및 상기 필름 기판 및 금속 패턴 상에 실장되고, 복수개의 패드들 및 상기 제1 방향으로 이격되어 있는 복수개의 범프들을 갖는 반도체 칩을 포함하고, 상기 범프들은 상기 관통홀들과 오버랩되고, 상기 금속 패턴과 접합되고, 및 상기 패드들과 연결되어 있고, 상기 범프들 각각은 상기 반도체 칩의 중앙 영역에 형성된 복수개의 센터 패드들 각각 상에 위치하고, 상기 센터 패드는 전원 패드 또는 접지 패드이다.
또한, 본 발명의 기술적 사상의 일 실시예에 의한 필름형 반도체 패키지는 필름 기판; 상기 필름 기판 상에 제1 방향으로 연장되어 형성되고, 상기 제1 방향과 수직한 제2 방향으로 이격된 복수개의 금속 패턴들을 구비하되, 상기 금속 패턴들중 일부에는 상기 제1 방향으로 이격된 복수개의 관통홀들을 구비하고; 및 상기 필름 기판 및 금속 패턴들 상에 실장된 반도체 칩을 포함하되, 상기 반도체 칩은 상기 금속 패턴들과 직접적으로 접합되고 상기 관통홀들과 오버랩된 복수개의 범프들을 포함하고, 상기 관통홀들은 상기 제1 방향으로 이격됨과 아울러 대응되는 금속 패턴에 배열되고, 상기 관통홀들 각각은 상기 대응되는 금속 패턴을 관통한다.
본 발명의 기술적 사상의 필름형 반도체 패키지는 관통홀들을 갖는 금속 패턴과 관통홀들과 전체적으로 또는 부분적으로 오버랩되게 범프들을 갖는 반도체 칩을 위치시킴으로써 범프와 금속 패턴과의 접합 특성을 향상시킬 수 있다.
본 발명의 기술적 사상의 필름형 반도체 패키지는 금속 패턴의 폭을 넓게 구성함으로써 범프와 접합되는 금속 패턴의 전기적 특성, 예컨대 저항 특성을 향상시킬 수 있다.
결과적으로, 본 발명의 기술적 사상의 필름형 반도체 패키지는 범프들과 금속 패턴과의 접합 특성을 향상시키고 아울러서 전기적 특성, 예컨대 저항 특성도 향상시킬 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 의한 필름형 반도체 패키지를 이용하는 디스플레이 장치를 개략적으로 나타내는 블럭도이다.
도 2는 도 1의 필름형 반도체 패키지의 일부분을 개략적으로 나타낸 측면도이다.
도 3은 도 1 및 도 2의 필름형 반도체 패키지를 개략적으로 나타내는 도면이다.
도 4는 본 발명의 기술적 사상의 일 실시예에 의한 필름형 반도체 패키지를 설명하기 위하여 도시한 도면이다.
도 5a 내지 도 5c는 도 4의 금속 패턴과 범프들과의 접합 부분(R1)을 설명하기 위한 도면들이다.
도 6a 내지 도 6c는 도 4의 금속 패턴과 범프들과의 접합 부분(R2)을 설명하기 위한 도면들이다.
도 7은 도 4의 금속 패턴과 범프들과의 접합 부분(R3)을 설명하기 위한 도면이다.
도 8은 본 발명의 기술적 사상의 일 실시예에 의한 필름형 반도체 패키지를 설명하기 위하여 도시한 도면이다.
도 9a 내지 도 9c는 도 8의 금속 패턴과 범프들과의 접합 부분(R4)을 설명하기 위한 도면들이다.
도 10a 내지 도 10c는 도 8의 금속 패턴과 범프들과의 접합 부분(R5-1)을 설명하기 위한 도면들이다.
도 11은 본 발명의 기술적 사상의 일 실시예에 의한 필름형 반도체 패키지를 설명하기 위하여 도시한 도면이다.
도 12a 내지 도 12c는 도 11의 금속 패턴과 범프들과의 접합 부분(R6)을 설명하기 위한 도면들이다.
도 13은 본 발명의 기술적 사상에 따른 필름형 반도체 패키지를 포함하는 디스플레이 장치의 요부 구성을 도시한 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 기술적 사상의 필름형 반도체 패키지, 예컨대 칩-온-필름 반도체 패키지는 휴대용 단말 장치, 랩탑 컴퓨터 또는 디스플레이 장치, 예컨대 평판 디스플레이 장치에 적용될 수 있다. 디스플레이 장치는 다양한 기능을 수행하는 많은 입출력 단자들을 가지는 반도체 칩에 의해 구동될 뿐만 아니라, 동시에 상기 화상 표시 패널 자체가 더욱 박형화되고 있기 때문에 필름형 반도체 패키지가 적용될 수 있다.
이하에서는 편의상 필름형 반도체 패키지가 디스플레이 장치에 이용되는 반도체 칩, 예컨대 디스플레이 드라이브 IC(DDI: Display Drive IC(integrated Circuit))에 적용된 것을 예로 들어 설명한다. 디스플레이 드라이브 IC는 디스플레이 드라이버 IC(DDI, Display Driver IC)로도 명명될 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 의한 필름형 반도체 패키지를 이용하는 디스플레이 장치를 개략적으로 나타내는 블럭도이다.
구체적으로, 디스플레이 장치(500)는 필름형 반도체 패키지(100), 소스 드라이브 PCB(printed circuit Board, 인쇄 회로 기판, 300), 게이트 드라이브 PCB(400), 및 화상 표시 패널(550)을 포함할 수 있다. 필름형 반도체 패키지(100)는 칩-온-필름 반도체 패키지가 적용될 수 있다. 필름형 반도체 패키지(100)는 소스 드라이브 PCB(300), 게이트 드라이브 PCB(400)에서 출력되는 신호를 입력받아 화상 표시 패널(550)로 전송할 수 있다.
도 2는 도 1의 필름형 반도체 패키지의 일부분을 개략적으로 나타낸 측면도이다.
구체적으로, 필름형 반도체 패키지(100)는 필름 기판(110) 및 필름 기판(110) 상에 형성된 금속 패턴(130, 또는 리드(lead))을 포함할 수 있다. 필름 기판(110)은 폴리이미드 기판일 수 있다. 금속 패턴(130)은 구리 패턴일 수 있다. 필름 기판(110) 및 금속 패턴(130)은 필름 부재로 명명될 수 있다.
필름형 반도체 패키지(100)는 일 표면에 형성된 패드(220)를 갖는 반도체 칩(210)과, 반도체 칩(210)의 패드(220) 상에 형성된 범프(230)를 포함할 수 있다. 패드(220)는 구리 패드나 알루미늄 패드일 수 있다. 범프(230)는 금(Au) 범프일 수 있다.
필름형 반도체 패키지(100)는 반도체 칩(210)의 일면의 패드(220) 상에 형성된 범프(230)와 필름 기판(110) 상의 금속 패턴(130)을 접합하여 구성할 수 있다. 범프(230)는 반도체 칩(210)의 활성면, 즉 회로가 형성되는 면에 배치되고 소정의 높이로 돌출될 수 있다. 범프(230)는 반도체 칩(210)의 둘레 부분이나 중앙 부분에 형성될 수 있다. 범프(230)의 형성 위치는 후에 자세하게 설명된다.
이에 따라, 필름형 반도체 패키지(100)는 반도체 칩(210)의 일면 상에 형성된 범프(230)를 통하여 반도체 칩(210)과 금속 패턴(130)이 전기적으로 연결되고, 금속 패턴(130)은 필름 기판(110) 상의 입/출력 핀들(미도시)과 전기적으로 연결될 수 있다.
도 2에서, 반도체 칩(210)의 패드(220) 및 범프(230)는 편의상 하나만 도시하나, 반도체 칩(210)의 패드(220) 및 범프(230)는 복수개 형성될 수 있다. 전자 제품의 전자 제품의 소형화, 박형화, 경량화 및 고성능화가 더욱더 진행됨에 따라 패드(220) 및 범프(230)의 수는 계속적으로 증가되고 있다.
이에 따라, 필름형 반도체 패키지(100)는 반도체 칩(210)의 일면 상에 형성되는 범프(230)와 필름 기판(110) 상의 금속 패턴(130)과의 접합 특성이 좋아야 한다. 다시 말해, 필름형 반도체 패키지(100)는 범프(230)와 금속 패턴(130)이 떨어지지(분리되지) 않아야 한다. 아울러서, 필름형 반도체 패키지(100)는 금속 패턴(130)의 길이가 증가함에 따라 금속 패턴(130)의 전기적 특성, 예컨대 저항 특성도 좋아야 한다.
도 3은 도 1 및 도 2의 필름형 반도체 패키지를 개략적으로 나타내는 도면이다.
구체적으로, 도 3에서, 도 1 및 도 2와 동일한 참조 번호는 동일한 부재를 나타낼 수 있다. 도 3에서, 패드(220) 설명을 위해 편의상 패드(220) 상에 형성되는 범프(도 2의 230)를 도시하지 않는다.
아울러서, 도 3에서 패드(220)는 반도체 칩(210)의 활성면에 배치되는 것이며, 패드(220)는 칩 바디(210b)의 아래면에 형성된 것을 도시한 것이다. 도 3에서, 반도체 칩(210)의 칩 바디(210b) 내에 위치하는 금속 패턴(130)은 설계에 따라 다양할 수 있으며 일 예를 도시한 것이다.
필름형 반도체 패키지(100)는 필름 기판(110), 금속 패턴(130), 반도체 칩(210) 및 패드(220)를 포함할 수 있다. 필름 기판(110)의 일단에 출력 핀(OPIN)이 형성되고 타단에 입력 핀(IPIN)이 형성될 수 있다.
반도체 칩(210)은 필름 기판(110)에 실장될 수 있다. 반도체 칩(210)의 패드(220)는 칩 바디(210b)의 둘레 부분에 형성된 에지 패드(edge pad, 242, 244)와 칩 바디(210b)의 내측의 중앙 영역에 형성되는 센터 패드(center pad, 246)를 포함할 수 있다.
에지 패드(242, 244)와 센터 패드(246)는 필름 기판(110) 상에 형성되고 칩 바디(210b) 내에 형성되는 금속 패턴(130)에 의하여 연결될 수 있다. 에지 패드(242, 244)와 센터 패드(246)는 범프(도 2의 230) 및 금속 패턴(130)을 통하여 입출력 핀들(IPIN, OPIN)과 전기적으로 연결될 수 있다.
에지 패드(242, 244) 및 센터 패드(246)의 개수나 배치 형태는 설계에 따라 다양하게 할 수 있다. 칩 바디(210b)의 내측의 중앙 영역에 형성된 센터 패드(246)는 반도체 칩(210)의 전기적 특성을 향상시키기 위하여 전원 패드(power pad)나 접지 패드(ground pad)로 이용할 수 있다.
칩 바디(210b)의 둘레 부분에 형성된 에지 패드(244)는 신호 입출력 패드(220s1, 220s2), 입력 및 출력측 전원 패드(2020p1, 220p2), 입력 및 출력측 접지 패드(220g1, 220g2)를 포함할 수 있다.
도 4는 본 발명의 기술적 사상의 일 실시예에 의한 필름형 반도체 패키지를 설명하기 위하여 도시한 도면이다.
구체적으로, 도 4의 필름형 반도체 패키지(100-1)는 도 1 내지 도 3의 필름형 반도체 패키지(100)에 해당할 수 있다. 도 4의 필름형 반도체 패키지(100-1)는 복수개의 범프들(230)을 갖는 반도체 칩(210-1)과, 반도체 칩(210-1)과 범프들(230)을 통하여 접합되는 복수개의 금속 패턴들(130a-130d)을 설명하기 위하여 제공된 것이다. 도 4에서 범프(230)는 정사각형 형태를 가질 수 있다.
도 4의 필름형 반도체 패키지(100-1)는 전체 도면중에서 일부만을 도시한 것이다. 반도체 칩(210-1)은 도 2 및 도 3의 반도체 칩(210)에 해당할 수 있다. 금속 패턴들(130a-130d)은 도 2 및 도 3의 금속 패턴(130)에 해당할 수 있다. 도 4에서, 도 2 및 도 3과 동일한 참조 번호는 동일한 부재를 나타낼 수 있다.
반도체 칩(210-1)은 칩 바디(210b)의 둘레 영역(ER)에 형성되는 복수개의 에지 패드들(242, 244, 248)과, 중앙 영역(CR)에 형성되는 복수개의 센터 패드들(미도시) 및 복수개의 범프들(230)을 포함할 수 있다.
도 4에서는 범프들(230)과 오버랩되어 센터 패드들이 형성되므로, 센터 패드들은 도시되지 않는다. 센터 패드들은 앞서 설명한 바와 같이 반도체 칩(210-1)의 전기적 특성을 향상시키기 위하여 전원 패드나 접지 패드로 이용할 수 있다. 에지 패드들(242, 244)은 신호 입출력 패드로 구성될 수 있고, 일부는 전원 패드나 접지 패드로 이용될 수 있다. 에지 패드들(248)은 필요에 따라서 더미 패드로 이용될 수 있다.
금속 패턴들(130a-130d)은 필름 기판(도 2의 110) 상에 형성될 수 있다. 도 4에서는 금속 패턴들(130a-130d)과 범프들(230)과의 접합을 설명하기 위하여 필름 기판(도 2의 110)은 편의상 도시하지 않는다. 금속 패턴들(130a-130d)은 필름 기판(도 2의 110) 상에 제1 방향(길이 방향), 예컨대 X 방향으로 일정 길이로 연장되어 형성되고, 제1 방향과 수직한 제2 방향(폭 방향), 예컨대 Y 방향으로 일정 폭을 가지게 형성될 수 있다. 금속 패턴들(130a-130d)의 폭은 서로 다르게 구성할 수 있다.
금속 패턴들(130a-130d)중 일부의 금속 패턴(130a-130c)에는 금속 패턴들(130a-130c)을 관통하는 관통홀들(132-1, 132-2, 132-3)이 위치할 수 있다. 관통홀들(132-1, 132-2, 132-3)은 제1 방향(길이 방향), 즉 X 방향으로 이격되어 복수개 형성될 수 있다.
앞서 설명한 바와 같이 필름 기판(도 2의 110) 및 금속 패턴들(130a-130d) 상에는 반도체 칩(210-1)이 실장될 수 있다.
좀더 자세하게 설명하면, 반도체 칩(210-1)의 일면 상에 형성된 범프들(230)은 관통홀들(132-1, 132-2, 132-3)과 오버랩되어 금속 패턴들(130a-130c)과 접합될 수 있다. 범프들(230)이 관통홀들(132-1, 132-2, 132-3)과 오버랩되어 금속 패턴들(130a-130c)과 접합될 경우, 전기적 특성, 예컨대 저항 특성을 낮추지 않으면서도 범프들(230)과 금속 패턴들(130a-130c)간의 접합 특성을 향상시킬 수 있다.
다시 말해, 범프들(230)이 비교적 넓은 폭을 갖는 금속 패턴들(130a-130c)과 접합되어 전기적 특성, 예컨대 저항 특성을 저하시키지 않을 수 있다. 그리고, 범프들(230)이 관통홀들(132-1, 132-2, 132-3)과 오버랩되어 금속 패턴들(130a-130c)과 접합될 경우, 범프들(230)이 금속 패턴들(130a-130c)로부터 분리되지 않아 접합 특성이 향상될 수 있다.
필요에 따라서, 반도체 칩(210-1)의 일면 상에 형성된 범프들(230)은 금속 패턴(130d)과 직접적으로 접합될 수 있다. 금속 패턴(130d)은 금속 패턴들(130a-130c)에 비하여 폭이 작을 수 있다. 이에 따라, 금속 패턴(130d)은 범프들(230)과 관통홀 없이 직접적으로 접합되더라도 금속 패턴(130d)과 범프들(230)은 서로 떨어지지 않고 접합될 수 있다.
금속 패턴들(130a-130c)에는 범프들(230)과의 접합 특성 향상을 위한 다양한 형태의 관통홀들(132-1, 132-2, 132-3)이 형성될 수 있다. 그리고, 도 4의 필름형 반도체 패키지(100-1)는 대표적으로 금속 패턴들(130a-130d)과 범프들(230)의 접합 부분(R1, R2, R3 및 R5)을 포함할 수 있다.
이중에서 관통홀들(132-1, 132-2, 132-3)을 이용하여 금속 패턴들(130a-130c)과 범프들(230)은 접합하는 접합 부분(R1, R2, R3)은 후의 도 5 내지 도 7에서 자세하게 설명한다.
도 5a 내지 도 5c는 도 4의 금속 패턴과 범프들과의 접합 부분(R1)을 설명하기 위한 도면들이다.
구체적으로, 도 5a는 금속 패턴(130a)과 범프들(230)과의 접합 부분(R1)을 설명하기 위한 평면도이고, 도 5b 및 도 5c는 각각 도 5a의 Vb-Vb 및 Vc-Vc에 따른 단면도이다. 금속 패턴(130a)은 제1 방향(길이 방향), 즉 X 방향으로 연장되어 있고, 제2 방향(폭 방향), 즉 Y 방향으로 폭(Pw1)을 가지 수 있다. 금속 패턴(130a) 내에는 제1 방향으로 이격된 관통홀들(132-1)을 포함할 수 있다. 관통홀들(132-1)은 제1 방향(길이 방향), 즉 X 방향으로 길고, 제2 방향(폭 방향), 즉 Y 방향으로 작은 폭을 작을 수 있다.
관통홀(132-1)은 제2 방향(폭 방향), 즉 Y 방향으로 복수개의 서브 관통홀들(132a-1, 132b-1)을 포함할 수 있다. 개개의 서브 관통홀들(132a-1, 132b-1)은 제2 방향, 즉 Y 방향으로 폭(Hw1)을 가질 수 있고, 서브 관통홀들(132a-1, 132b-1) 사이의 금속 패턴(130a)은 폭(Pw2)을 가질 수 있다. 도 5a에서, 관통홀(132-1)은 두개의 서브 관통홀들(132a-1, 132b-1)을 포함하나, 필요에 따라서 두개 이상을 포함할 수 있다.
도 5b 및 도 5c에 도시한 바와 같이 필름 기판(110) 상에 형성된 금속 패턴(130a) 상에 범프들(230)을 포함하는 반도체 칩(210-1)이 열 압착 방식으로 접합될 수 있다. 관통홀들(132-1)은 금속 패턴(130a) 내에 위치하므로, 금속 패턴(130a)은 관통홀들(132-1)과 전체적으로 오버랩될 수 있다. 관통홀들(132-1) 및 범프들(230)은 제1 방향, 즉 X 방향을 따라서 동일한 레벨(또는 동일한 라인)에 위치하면서 금속 패턴(130a)과 접합될 수 있다.
범프들(230)은 도 5c에 도시한 바와 같이 관통홀(132-1) 상에 위치할 수 있다. 그리고, 범프들(230)은 도 5b에 도시한 바와 같이 서브 관통홀들(132a-1, 132b-1) 사이의 금속 패턴(130a)과 접합될 수 있다. 범프들(230)은 도 5b에 도시한 바와 같이 관통홀(132-1)로 인하여 금속 패턴(130a)과 부분적으로 오버랩될 수 있다. 전체적으로, 금속 패턴(130a)과 접합되는 범프들(230)은 관통홀(132-1)과 부분적으로 오버랩될 수 있다.
범프들(230)과 접합되는 금속 패턴(130a)은 제1 방향, 즉 X 방향으로 좁은 폭(Pw2) 및 넓은 폭(Pw1)을 가질 수 있다. 이에 따라, 접합 부분(R1)은 넓은 폭(Pw1)을 가지므로 저항 특성이 낮아지지 않고, 좁은 폭(Pw2) 상에 범프들(230)이 위치하여 접합 특성도 낮아지지 않을 수 있다.
도 6a 내지 도 6c는 도 4의 금속 패턴과 범프들과의 접합 부분(R2)을 설명하기 위한 도면들이다.
구체적으로, 도 6a는 금속 패턴(130b)과 범프들(230)과의 접합 부분(R2)을 설명하기 위한 평면도이고, 도 6b 및 도 6c는 각각 도 6a의 VIb-VIb 및 VIc-VIc에 따른 단면도이다. 금속 패턴(130b)은 제1 방향(길이 방향), 즉 X 방향으로 연장되어 있고, 제2 방향(폭 방향), 즉 Y 방향으로 폭(Pw3)을 가지 수 있다. 금속 패턴(130b) 내에는 제1 방향, 즉 X 방향으로 이격된 관통홀들(132-2)을 포함할 수 있다. 관통홀(132-2)은 제2 방향, 즉 Y 방향으로 폭(Hw2)을 가질 수 있고, 관통홀(132-2)과 접한 금속 패턴(130b)의 일측은 좁은 폭(Pw4) 및 넓은 폭(PW15)을 가질 수 있다.
필름 기판(110) 상에 형성된 금속 패턴(130b) 상에 범프들(230)을 포함하는 반도체 칩(210-1)이 열 압착 방식으로 접합될 수 있다. 금속 패턴(130b)은 관통홀들(132-2)과 전체적으로 오버랩될 수 있다. 관통홀들(132-2) 및 범프들(230)은 제1 방향을 따라서 동일한 레벨에 위치하여 금속 패턴(130b)과 접합될 수 있다.
범프들(230)은 도 6c에 도시한 바와 같이 관통홀(132-2) 상에 위치함과 아울러 금속 패턴(130b)의 바깥에 위치하여 필름 기판(110)과 부분적으로 오버랩될 수 있다. 그리고, 범프들(230)은 도 6b에 도시한 바와 같이 관통홀(132-2)로 인하여 금속 패턴(130b)과 부분적으로 오버랩될 수 있다. 전체적으로, 금속 패턴(130b)과 접합되는 범프들(230)은 관통홀(132-2)과 부분적으로 오버랩될 수 있다.
범프들(230)과 접합되는 금속 패턴(130b)은 제1 방향, 즉 X 방향으로 좁은 폭(Pw4) 및 넓은 폭(Pw3)을 가질 수 있다. 이에 따라, 접합 부분(R2)은 넓은 폭(Pw4)을 가지므로 저항 특성이 낮아지지 않고, 좁은 폭(Pw4) 상에 범프들(230)이 위치하여 접합 특성도 낮아지지 않을 수 있다.
도 7은 도 4의 금속 패턴과 범프들과의 접합 부분(R3)을 설명하기 위한 도면이다.
구체적으로, 도 7은 금속 패턴(130c)과 범프들(230)과의 접합 부분(R3)을 설명하기 위한 평면도이다. 도 7은 도 6a와 비교할 때 관통홀들(132-3) 및 범프들(230)은 제1 방향(길이 방향), 즉 X 방향을 따라서 다른 레벨에 위치하여 금속 패턴(130c)과 접합되는 것을 제외하고는 거의 동일할 수 있다.
금속 패턴(130c)은 제1 방향(길이 방향), 즉 X 방향으로 연장되어 있고, 제2 방향(폭 방향), 즉 Y 방향으로 폭(Pw5, Pw6)을 가질 수 있다. 폭(Pw5) 및 폭(Pw6)은 다르게 구성될 수 도 있고, 동일하게 구성될 수 도 있다. 금속 패턴(130c) 내에는 제1 방향. 즉 X 방향으로 이격된 관통홀들(132-3)을 포함할 수 있다. 관통홀(132-3)은 제2 방향으로 폭(Hw3)을 가질 수 있고, 관통홀(132-2)과 접한 일측의 금속 패턴(130c)은 좁은 폭(Pw7) 및 넓은 폭(Pw8)을 가질 수 있다.
앞서 설명한 바와 같이 금속 패턴(130c) 상에 범프들(230)을 열 압착 방식으로 접합될 수 있다. 금속 패턴(130c)은 관통홀들(132-3)과 전체적으로 오버랩될 수 있다. 관통홀들(132-3) 및 범프들(230)은 제1 방향, 즉 X방향을 따라서 다른 레벨에 위치하여 금속 패턴(130c)과 접합될 수 있다.
범프들(230)과 접합되는 금속 패턴(130c)은 제1 방향, 즉 X 방향으로 좁은 폭(Pw7) 및 넓은 폭(Pw5, Pw6)을 가질 수 있다. 이에 따라, 접합 부분(R3)은 넓은 폭(Pw5, Pw6)을 가지므로 저항 특성이 낮아지지 않고, 좁은 폭(Pw7) 상에 범프들(230)이 위치하여 접합 특성도 낮아지지 않을 수 있다.
도 8은 본 발명의 기술적 사상의 일 실시예에 의한 필름형 반도체 패키지를 설명하기 위하여 도시한 도면이다.
구체적으로, 도 8의 필름형 반도체 패키지(100-2)는 도 1 내지 도 3의 필름형 반도체 패키지(100)에 해당할 수 있다. 도 8의 필름형 반도체 패키지(100-2)는 복수개의 범프들(230a)을 갖는 반도체 칩(210-2)과, 반도체 칩(210-2)과 범프들(230a)을 통하여 접합되는 복수개의 금속 패턴들(130e-130f)을 설명하기 위하여 제공된 것이다.
도 8의 필름형 반도체 패키지(100-2)는 전체 도면중에서 일부만을 도시한 것이다. 반도체 칩(210-2)은 도 2 및 도 3의 반도체 칩(210)에 해당할 수 있다. 금속 패턴들(130e-130f)은 도 2 및 도 3의 금속 패턴(130)에 해당할 수 있다. 도 8은 도 4와 비교할 때 금속 패턴들(130e-130f) 및 범프들(230a)의 모양이나 배치 관계가 다른 것을 제외하고는 도 4와 동일할 수 있다. 예컨대, 도 8에서 범프(230a)는 직사각형 형태를 가질 수 있다. 도 8에서, 도 2 내지 도 4와 동일한 참조 번호는 동일한 부재를 나타낼 수 있다.
반도체 칩(210-2)은 칩 바디(210b)의 둘레 영역(ER)에 형성되는 복수개의 에지 패드들(242, 244, 248)과, 중앙 영역(CR)에 형성되는 복수개의 센터 패드들(미도시) 및 복수개의 범프들(230a)을 포함할 수 있다. 도 8에서는 범프들(230a)과 오버랩되어 센터 패드들이 형성되므로, 센터 패드들은 도시되지 않는다.
금속 패턴들(130e-130f)은 필름 기판(도 2의 110) 상에 형성될 수 있다. 도 8에서는 금속 패턴들(130e-130f)과 범프들(230a)과의 접합을 설명하기 위하여 필름 기판(도 2의 110)은 편의상 도시하지 않는다. 금속 패턴들(130e-130f)은 필름 기판(도 2의 110) 상에 제1 방향(길이 방향), 예컨대 X 방향으로 일정 길이로 연장되어 형성되고, 제1 방향과 수직한 제2 방향(폭 방향), 예컨대 Y 방향으로 일정 폭을 가지게 형성될 수 있다. 금속 패턴들(130e-130f)의 폭은 서로 다르게 구성할 수 있다.
금속 패턴들(130e-130f)중 일부의 금속 패턴(130e)에는 금속 패턴들(130e)을 관통하는 관통홀들(132-4)이 위치할 수 있다. 관통홀들(132-4)은 제1 방향, 즉 길이 방향으로 이격되어 복수개 형성될 수 있다. 앞서 설명한 바와 같이 필름 기판(도 2의 110) 및 금속 패턴들(130e-130e) 상에는 반도체 칩(210-2)이 실장될 수 있다.
좀더 자세하게 설명하면, 반도체 칩(210-2)의 일면 상에 형성된 범프들(230a)은 관통홀들(132-4)과 오버랩되어 금속 패턴들(130e-130f)과 열 압착 방식으로 접합될 수 있다. 범프들(230a)이 관통홀들(132-4)과 오버랩되어 금속 패턴들(130e-130f)과 접합될 경우, 전기적 특성, 예컨대 저항 특성을 낮추지 않으면서도 범프들(230a)과 금속 패턴들(130e-130f)간의 접합 특성을 향상시킬 수 있다.
다시 말해, 범프들(230a)이 비교적 넓은 폭을 갖는 금속 패턴들(130e)과 접합되어 전기적 특성, 예컨대 저항 특성을 저하시키지 않을 수 있다. 그리고, 범프들(230a)이 관통홀들(132-4)과 오버랩되어 금속 패턴들(130e)과 접합될 경우, 범프들(230a)이 금속 패턴들(130e)로부터 분리되지 않아 접합 특성이 향상될 수 있다.
필요에 따라서, 반도체 칩(210-2)의 일면 상에 형성된 범프들(230a)은 금속 패턴(130f)과 직접적으로 접합될 수 있다. 금속 패턴(130f)은 금속 패턴(130e)에 비하여 폭이 작을 수 있다. 이에 따라, 금속 패턴(130f)은 범프들(230a)과 관통홀 없이 직접적으로 접합되더라도 금속 패턴(130f)과 범프들(230a)은 서로 떨어지지 않고 접합될 수 있다.
금속 패턴(130e)에는 범프들(230a)과의 접합 특성 향상을 위한 다양한 형태의 관통홀들(132-4)이 형성될 수 있다. 그리고, 도 8의 필름형 반도체 패키지(100-2)는 대표적으로 금속 패턴들(130e-130f)과 범프들(230a)의 접합 부분(R4 및 R5-1)을 포함할 수 있다.
관통홀들(132-4)을 이용하여 금속 패턴(130e)과 범프들(230a)을 접합하는 접합 부분(R4) 및 금속 패턴(130f)과 범프들(230a)을 직접 접합하는 접합 부분(R5-1)은 도 9 및 도 10에서 자세하게 설명한다.
앞서 도시된 금속 패턴(130d)과 범프들(230)을 직접 접합하는 접합 부분(R5)은 금속 패턴(130f)과 범프들(230a)을 직접 접합하는 접합 부분(R5-1)과 비교할 때 금속 패턴(130d, 130f)과 범프들(230, 230a)의 크기나 폭을 제외하고는 동일할 수 있다.
도 9a 내지 도 9c는 도 8의 금속 패턴과 범프들과의 접합 부분(R4)을 설명하기 위한 도면들이다.
구체적으로, 도 9a는 금속 패턴(130e)과 범프들(230a)과의 접합 부분(R4)을 설명하기 위한 평면도이고, 도 9b 및 도 9c는 각각 도 9a의 IXb-IXb 및 IXc-IXVc에 따른 단면도이다. 금속 패턴(130e)은 제1 방향(길이 방향), 즉 X 방향으로 연장되어 있고, 제2 방향(폭 방향), 즉 Y 방향으로 폭(Pw9)을 가지 수 있다. 금속 패턴(130e) 내에는 제1 방향으로 이격된 관통홀들(132-4)을 포함할 수 있다. 관통홀들(132-4)은 제1 방향(길이 방향)으로 길고, 제2 방향(폭 방향), 즉 Y 방향으로 작은 폭이 작을 수 있다. 관통홀들(132-4)은 제1 방향으로 길이(Hl1)를 가질 수 있고, 제2 방향으로 폭(Hw4)을 가질 수 있다. 관통홀(132-4)과 접한 금속 패턴(130e)은 좁은 폭(Pw10, Pw11)을 가질 수 있다. 폭(Pw10)은 폭(Pw11)과 동일할 수 도 있고, 크거나 작을 수 있다.
필름 기판(110) 상에 형성된 금속 패턴(130e) 상에 범프들(230a)을 포함하는 반도체 칩(210-2)이 열 압착 방식으로 접합될 수 있다. 범프(230a)는 제1 방향(길이 방향)으로 짧고, 제2 방향(폭 방향), 즉 Y 방향으로 폭이 길 수 있다. 범프(230a)는 제1 방향, X 방향으로 길이(Bl1)를 가질 수 있고, 제2 방향, 즉 Y 방향으로 폭(Bw1)을 가질 수 있다. 금속 패턴(130e)은 관통홀들(132-4)과 부분적으로 오버랩될 수 있다. 관통홀들(132-4) 및 범프들(230a)은 제1 방향을 따라서 동일한 레벨(또는 동일한 라인)에 위치하여 금속 패턴(130e)과 접합될 수 있다.
범프들(230a)은 도 9c에 도시한 바와 같이 관통홀(132-4) 상에 위치할 수 있다. 그리고, 범프들(230a)은 도 9b에 도시한 바와 같이 관통홀(132-4)로 인하여 금속 패턴(130e)과 부분적으로 오버랩될 수 있다. 전체적으로, 금속 패턴(130e)과 접합되는 범프들(230a)은 관통홀(132-4)과 부분적으로 오버랩될 수 있다.
범프들(230a)과 접합되는 금속 패턴(130e)은 제1 방향, 즉 X 방향으로 좁은 폭(Pw11) 및 넓은 폭(Pw9)을 가질 수 있다. 이에 따라, 접합 부분(R4)은 넓은 폭(Pw9)을 가지므로 저항 특성이 낮아지지 않고, 좁은 폭(Pw10, Pw11) 상에 범프들(230a)이 위치하여 접합 특성도 낮아지지 않을 수 있다.
도 10a 내지 도 10c는 도 8의 금속 패턴과 범프들과의 접합 부분(R5-1)을 설명하기 위한 도면들이다.
구체적으로, 도 10a는 금속 패턴(130f)과 범프들(230a)과의 접합 부분(R5-1)을 설명하기 위한 평면도이고, 도 10b 및 도 10c는 각각 도 10a의 Xb-Xb 및 Xc-Xc에 따른 단면도이다. 금속 패턴(130f)은 제1 방향(길이 방향), 즉 X 방향으로 연장되어 있고, 제2 방향(폭 방향), 즉 Y 방향으로 폭(Pw12)을 가지 수 있다.
필름 기판(110) 상에 형성된 금속 패턴(130f) 상에 범프들(230a)을 포함하는 반도체 칩(210-2)이 열 압착 방식으로 접합될 수 있다. 범프(230a)는 제1 방향, 즉 X 방향으로 길이(Bl1)를 가질 수 있고, 제2 방향, Y 방향으로 폭(Bw1)을 가질 수 있다. 금속 패턴(130f)은 도 10a에 도시한 바와 같이 범프들(230a)과 부분적으로 오버랩될 수 있다. 범프들(230a)은 제1 방향을 따라서 동일한 레벨(또는 동일한 라인)에 위치하여 금속 패턴(130f)과 접합될 수 있다.
범프들(230a)은 도 10b 및 도 10c에 도시한 바와 같이 금속 패턴(130f)과 접합될 수 있다. 범프들(230a)과 접합되는 금속 패턴(130)은 제1 방향, 즉 X 방향으로 좁은 폭(Pw12)을 가질 수 있다.
도 11은 본 발명의 기술적 사상의 일 실시예에 의한 필름형 반도체 패키지를 설명하기 위하여 도시한 도면이다.
구체적으로, 도 11의 필름형 반도체 패키지(100-3)는 도 1 내지 도 3의 필름형 반도체 패키지(100)에 해당할 수 있다. 도 11의 필름형 반도체 패키지(100-3)는 복수개의 범프들(230a)을 갖는 반도체 칩(210-3)과, 반도체 칩(210-3)과 범프들(230a)을 통하여 접합되는 복수개의 금속 패턴들(130g-130h)을 설명하기 위하여 제공된 것이다.
도 11의 필름형 반도체 패키지(100-3)는 전체 도면중에서 일부만을 도시한 것이다. 반도체 칩(210-3)은 도 2 및 도 3의 반도체 칩(210)에 해당할 수 있다. 금속 패턴들(130g-130h)은 도 2 및 도 3의 금속 패턴(130)에 해당할 수 있다. 도 11은 도 4 및 도 8과 비교할 때 금속 패턴들(130g-130h) 및 범프들(230a)의 모양이나 배치 관계가 다른 것을 제외하고는 도 4 및 도 8과 동일할 수 있다. 예컨대, 도 11에서 범프(230a)는 직사각형 형태를 가질 수 있다. 도 11에서, 도 4 및 도 8과 동일한 참조 번호는 동일한 부재를 나타낼 수 있다.
반도체 칩(210-3)은 칩 바디(210b)의 둘레 영역(ER)에 형성되는 복수개의 에지 패드들(242, 244, 248)과, 중앙 영역(CR)에 형성되는 복수개의 센터 패드들(미도시) 및 복수개의 범프들(230a)을 포함할 수 있다. 도 11에서는 범프들(230a)과 오버랩되어 센터 패드들이 형성되므로, 센터 패드들은 도시되지 않는다.
금속 패턴들(130g-130h)은 필름 기판(도 2의 110) 상에 형성될 수 있다. 도 11에서는 금속 패턴들(130g-130h)과 범프들(230a)과의 접합을 설명하기 위하여 필름 기판(도 2의 110)은 편의상 도시하지 않는다. 금속 패턴들(130g-130h)은 필름 기판(도 2의 110) 상에 제1 방향(길이 방향), 예컨대 X 방향으로 일정 길이로 연장되어 형성되고, 제1 방향과 수직한 제2 방향(폭 방향), 예컨대 Y 방향으로 일정 폭을 가지게 형성될 수 있다. 금속 패턴들(130g-130h)의 폭은 서로 다르게 구성할 수 있다.
금속 패턴들(130g-130h)중 일부의 금속 패턴(130g)에는 금속 패턴들(130g)을 관통하는 관통홀들(132-6)이 위치할 수 있다. 관통홀들(132-6)은 제1 방향, 즉 길이 방향으로 이격되어 복수개 형성될 수 있다. 앞서 설명한 바와 같이 필름 기판(도 2의 110) 및 금속 패턴들(130g-130h) 상에는 반도체 칩(210-3)이 실장될 수 있다.
좀더 자세하게 설명하면, 반도체 칩(210-3)의 일면 상에 형성된 범프들(230a)은 관통홀들(132-6)과 전체적으로 오버랩되어 금속 패턴들(130g)과 열 압착 방식으로 접합될 수 있다. 범프들(230a)이 관통홀들(132-6)과 오버랩되어 금속 패턴들(130g)과 접합될 경우, 전기적 특성, 예컨대 저항 특성을 낮추지 않으면서도 범프들(230a)과 금속 패턴(130g)간의 접합 특성을 향상시킬 수 있다.
다시 말해, 범프들(230a)이 비교적 넓은 폭을 갖는 금속 패턴들(130g)과 접합되어 전기적 특성, 예컨대 저항 특성을 저하시키지 않을 수 있다. 그리고, 범프들(230a)이 관통홀들(132-6)과 오버랩되어 금속 패턴들(130g)과 접합될 경우, 범프들(230a)이 금속 패턴들(130f)로부터 분리되지 않아 접합 특성이 향상될 수 있다.
필요에 따라서, 반도체 칩(210-3)의 일면 상에 형성된 범프들(230a)은 금속 패턴(130h)과 직접적으로 접합될 수 있다. 금속 패턴(130h)은 금속 패턴(130g)에 비하여 폭이 작을 수 있다. 이에 따라, 금속 패턴(130h)은 범프들(230a)과 관통홀 없이 직접적으로 접합되더라도 금속 패턴(130h)과 범프들(230a)은 서로 떨어지지 않고 접합될 수 있다.
도 11의 필름형 반도체 패키지(100-3)는 대표적으로 금속 패턴들(130g-130h)과 범프들(230a)의 접합 부분(R6 및 R5-2)을 포함할 수 있다. 관통홀들(132-6)을 이용하여 금속 패턴(130f)과 범프들(230a)을 접합하는 접합 부분(R6)은 도 12에서 자세하게 설명한다. 금속 패턴(130h)과 범프들(230a)을 직접 접합하는 접합 부분(R5-2)은 앞의 도 10a 내지 도 10c에서 설명한 바와 같을 수 있어 생략한다.
도 12a 내지 도 12c는 도 11의 금속 패턴과 범프들과의 접합 부분(R6)을 설명하기 위한 도면들이다.
구체적으로, 도 12a는 금속 패턴(130g)과 범프들(230a)과의 접합 부분(R6)을 설명하기 위한 평면도이고, 도 12b 및 도 12c는 각각 도 11a의 XIIb-XIIb 및 XIIc-XIIc에 따른 단면도이다. 금속 패턴(130g)은 제1 방향(길이 방향), 즉 X 방향으로 연장되어 있고, 제2 방향(폭 방향), 즉 Y 방향으로 폭(Pw13)을 가지 수 있다. 금속 패턴(130g) 내에는 제1 방향으로 이격된 관통홀들(132-6)을 포함할 수 있다. 관통홀들(132-6)은 제1 방향(길이 방향), X 방향으로 짧고, 제2 방향(폭 방향), 즉 Y 방향으로 폭이 클 수 있다. 관통홀들(132-6)은 제1 방향으로 길이(Hl2)를 가질 수 있고, 제2 방향으로 폭(Hw5)을 가질 수 있다. 관통홀(132-6)과 접한 금속 패턴(130g)의 일측은 폭(Pw14)을 가질 수 있다.
필름 기판(110) 상에 형성된 금속 패턴(130g) 상에 범프들(230a)을 포함하는 반도체 칩(210-3)이 열 압착 방식으로 접합될 수 있다. 범프(230a)는 제1 방향(길이 방향)으로 짧고, 제2 방향(폭 방향), 즉 Y 방향으로 폭이 길 수 있다. 범프(230a)는 제1 방향으로 길이(Bl1)를 가질 수 있고, 제2 방향으로 폭(Bw1)을 가질 수 있다. 금속 패턴(130g)은 관통홀들(132-6)과 전체적으로 오버랩될 수 있다. 관통홀들(132-6) 및 범프들(230a)은 제1 방향을 따라서 동일한 레벨에 위치하여 금속 패턴(130g)과 접합될 수 있다.
범프들(230a)은 도 12c에 도시한 바와 같이 관통홀(132-6) 상에 위치할 수 있다. 그리고, 범프들(230a)은 도 12b에 도시한 바와 같이 관통홀(132-6)로 인하여 금속 패턴(130g)과 전체적으로 오버랩될 수 있다.
범프들(230a)과 접합되는 금속 패턴(130g)은 제1 방향, 즉 X 방향으로 좁은 폭(Pw14) 및 넓은 폭(Pw13)을 가질 수 있다. 이에 따라, 접합 부분(R6)은 넓은 폭(Pw13)을 가지므로 저항 특성이 낮아지지 않고, 좁은 폭(Pw12) 상에 범프들(230a)이 위치하여 접합 특성도 낮아지지 않을 수 있다.
도 13은 본 발명의 기술적 사상에 따른 필름형 반도체 패키지를 포함하는 디스플레이 장치의 요부 구성을 도시한 블록도이다.
구체적으로, 디스플레이 평판 표시 장치(500)는 화상 표시 패널(550)과, 필름형 반도체 패키지(100)를 통해 화상 표시 패널(550)에 구동 신호를 공급하기 위한 소스 드라이브 PCB(300)을 포함할 수 있다. 화상 표시 패널(550)은 예를 들면 액정 표시 패널로 이루어질 수 있다.
도시하지는 않았으나, 소스 드라이브 PCB(300)에는 전원부, 메모리부, 프로그램부, 버퍼부 등이 내장되어 있을 수 있다. 외부의 전원 공급원으로부터 소스 드라이브 PCB(300)의 전원부로 공급되는 전원은 소스 드라이브 PCB(300)의 메모리부, 프로그램부, 버퍼부 등의 회로부들로 전달된다. 소스 드라이브 PCB(300)의 전원부는 필름형 반도체 패키지(100)를 통해 화상 표시 패널(550)에 전원 전압을 인가하여 디스플레이될 수 있도록 한다.
필름형 반도체 패키지(100)에는 소스 드라이브 PCB(300)로부터 화상 표시 패널(550)에 구동 신호를 공급하기 위하여 소스 드라이브 IC (integrated circuit)와 같은 반도체 칩(210)이 실장되어 있다. 앞서 설명한 바와 같이 필름 기판(도 2의 110) 및 그 위에 실장되어 있는 소스 드라이브 IC와 같은 반도체 칩(210)을 통해 화상 표시 패널(550)에 전원 전압 및 디스플레이 동작 신호들이 전달될 수 있다.
필름형 반도체 패키지(100) 상에서 소스 드라이브 PCB(300)와 반도체 패키지 (210)와의 사이에는 신호 라인(152)이 연결되어 있다. 신호 라인(152)은 입력 회로를 구성할 수 있다. 필름형 반도체 패키지(100) 상에서 반도체 칩(210)과 화상 표시 패널(550)과의 사이에는 신호 라인(154)이 형성되어 있다. 신호 라인(154)은 출력 회로를 구성할 수 있다.
필름형 반도체 패키지(100) 상에서 소스 드라이브 PCB(300)와 반도체 패키지 (210)와의 사이에는 전원 라인(182) 및 접지 라인(184)이 연결되어 있다. 필름형 반도체 패키지(100) 상에서 반도체 칩(210)과 화상 표시 패널(550)과의 사이에는 전원 라인(162) 및 접지 라인(164)이 형성되어 있다. 신호 라인(154)은 출력 회로를 구성할 수 있다.
전원 라인(162. 182) 및 접지 라인(164. 184)은 평판 표시 패널(550)에 소정 신호를 인가하기 위하여 마련되는 것이다. 전원 라인(162. 182) 및 접지 라인(164. 184)은 앞서 설명한 바와 같이 반도체 칩(210)의 금속 패턴(130)과 전기적으로 연결될 수 있다. 필름형 반도체 패키지(100)상에서 소스 드라이브 PCB(300)와 화상표시 패널(550)과의 사이에는 전원 라인(172)과 접지 라인(174)이 형성되어 있을 수 있다.
이상 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형, 치환 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 앞서 실시예들은 어느 하나로만 구현될 수도 있고, 또한, 앞서 실시예들은 하나 이상을 조합하여 구현될 수도 있다.
따라서, 본 발명의 기술적 사상을 하나의 실시예에 국한하여 해석되지는 않는다. 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다. 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 필름형 반도체 패키지, 300: 소스 드라이브 PCB, 400: 게이트 드라이브 PCB: 550: 화상 표시 패널, 110: 필름 기판, 130: 금속 패턴, 210: 반도체 칩, 220: 패드, 230: 범프

Claims (10)

  1. 필름 기판;
    상기 필름 기판 상에 제1 방향으로 제1 길이를 가지고 연장되고 상기 제1 방향과 수직인 제2 방향으로 제1 폭을 가지며, 상기 제1 방향으로 이격된 복수개의 관통홀들을 갖는 금속 패턴을 포함하되, 상기 제1 길이는 상기 제1 폭보다 크게 구성되고; 및
    상기 필름 기판 및 금속 패턴 상에 실장되고, 복수개의 패드들 및 상기 제1 방향으로 이격되어 있는 복수개의 범프들을 갖는 반도체 칩을 포함하고, 상기 범프들은 상기 관통홀들과 오버랩되고, 상기 금속 패턴과 접합되고, 및 상기 패드들과 연결되어 있는 것을 특징으로 하는 필름형 반도체 패키지.
  2. 제1항에 있어서, 상기 범프들은 상기 관통홀들과 부분적 또는 전체적으로 오버랩되어 상기 금속 패턴과 접합되는 것을 특징으로 하는 필름형 반도체 패키지,
  3. 제1항에 있어서, 상기 관통홀들 각각은 상기 제2 방향으로 이격된 복수개의 서브 관통홀들을 구비하는 것을 특징으로 하는 필름형 반도체 패키지.
  4. 필름 기판;
    상기 필름 기판 상에 제1 방향으로 제1 길이를 가지고 연장되고 상기 제1 방향과 수직인 제2 방향으로 제1 폭을 가지며, 상기 제1 방향으로 이격된 복수개의 관통홀들을 갖는 금속 패턴을 포함하되, 상기 제1 길이는 상기 제1 폭보다 크게 구성되고; 및
    상기 필름 기판 및 금속 패턴 상에 실장되고, 복수개의 패드들 및 상기 제1 방향으로 이격되어 있는 복수개의 범프들을 갖는 반도체 칩을 포함하고, 상기 범프들은 상기 관통홀들과 오버랩되고, 상기 금속 패턴과 접합되고, 및 상기 패드들과 연결되어 있고,
    상기 범프들 각각은 상기 반도체 칩의 중앙 영역에 형성된 복수개의 센터 패드들 각각 상에 위치하고, 상기 센터 패드는 전원 패드 또는 접지 패드인 것을 특징으로 하는 필름형 반도체 패키지.
  5. 제4항에 있어서, 상기 관통홀들 및 범프들은 상기 제1 방향을 따라서 동일한 레벨 또는 다른 레벨에 위치하여 상기 금속 패턴과 접합되는 것을 특징으로 하는 필름형 반도체 패키지.
  6. 제4항에 있어서, 상기 관통홀들 각각은 상기 제1 방향으로 길이가 크고 상기 제2 방향으로 폭이 작으며,
    상기 금속 패턴은 상기 범프들과 부분적으로 오버랩되고,
    상기 범프들은 상기 필름 기판 또는 관통홀들과 부분적으로 오버랩되는 것을 특징으로 하는 필름형 반도체 패키지.
  7. 제4항에 있어서, 상기 관통홀들 각각은 상기 제1 방향으로 길이가 짧고 상기 제2 방향으로 폭이 크며,
    상기 금속 패턴은 상기 범프들과 전체적으로 오버랩되고,
    상기 범프들은 상기 관통홀들과 전체적으로 오버랩되는 것을 특징으로 하는 필름형 반도체 패키지.
  8. 필름 기판;
    상기 필름 기판 상에 제1 방향으로 연장되어 형성되고, 상기 제1 방향과 수직한 제2 방향으로 이격된 복수개의 금속 패턴들을 구비하되, 상기 금속 패턴들중 일부에는 상기 제1 방향으로 이격된 복수개의 관통홀들을 구비하고; 및
    상기 필름 기판 및 금속 패턴들 상에 실장된 반도체 칩을 포함하되,
    상기 반도체 칩은 상기 금속 패턴들과 직접적으로 접합되고 상기 관통홀들과 오버랩된 복수개의 범프들을 포함하고,
    상기 관통홀들은 상기 제1 방향으로 이격됨과 아울러 대응되는 금속 패턴에 배열되고, 상기 관통홀들 각각은 상기 대응되는 금속 패턴을 관통하는 것을 특징으로 하는 필름형 반도체 패키지.
  9. 제8항에 있어서, 상기 금속 패턴들중 일부의 금속 패턴들에 형성된 상기 관통홀들은 상기 제2 방향으로 이격된 복수개의 서브 관통홀들을 구비하는 것을 특징으로 하는 필름형 반도체 패키지.
  10. 제8항에 있어서, 상기 금속 패턴들중 일부의 금속 패턴들에 형성된 관통홀들은 상기 범프들과 부분적으로 오버랩되고, 상기 금속 패턴들중 일부의 금속 패턴들에 형성된 관통홀들은 상기 범프들과 전체적으로 오버랩되는 것을 특징으로 하는 필름형 반도체 패키지.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102322539B1 (ko) * 2018-02-07 2021-11-04 삼성전자주식회사 반도체 패키지 및 이를 포함하는 디스플레이 장치
TWI712136B (zh) 2020-02-26 2020-12-01 頎邦科技股份有限公司 覆晶接合結構及其線路基板

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070013063A1 (en) 2005-06-23 2007-01-18 Intel Corporation Self alignment features for an electronic assembly
US20070210442A1 (en) 2005-01-11 2007-09-13 Freescale Semiconductor, Inc. Method and apparatus for providing structural support for interconnect pad while allowing signal conductance
JP2009147167A (ja) * 2007-12-14 2009-07-02 Sharp Corp 半導体装置

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3042613B2 (ja) 1997-11-27 2000-05-15 日本電気株式会社 半導体装置およびその製造方法
TW570203U (en) 1998-08-03 2004-01-01 Rohm Co Ltd Liquid crystal display element
JP3494940B2 (ja) 1999-12-20 2004-02-09 シャープ株式会社 テープキャリア型半導体装置、その製造方法及びそれを用いた液晶モジュール
JP2002083845A (ja) 2000-07-05 2002-03-22 Sharp Corp フレキシブル配線基板、ｉｃチップ実装フレキシブル配線基板およびこれを用いた表示装置並びにｉｃチップ実装構造、ｉｃチップ実装フレキシブル配線基板のボンディング方法
KR100715943B1 (ko) 2001-01-29 2007-05-08 삼성전자주식회사 액정표시장치 및 그 제조방법
KR20040000934A (ko) 2002-06-26 2004-01-07 삼성전자주식회사 티씨피 리드의 범프 접합부 구조
KR100541677B1 (ko) 2003-05-24 2006-01-10 주식회사 하이닉스반도체 반도체 패키지장치 및 그 제조 방법
KR20050019233A (ko) 2003-08-18 2005-03-03 삼성전자주식회사 지그재그 패드 배치형 집적회로 칩의 필름형 패키지 및배선 필름
KR100568496B1 (ko) 2004-10-21 2006-04-07 삼성전자주식회사 주석-인듐 합금층을 갖는 필름 회로 기판
KR100632807B1 (ko) 2004-11-26 2006-10-16 삼성전자주식회사 반도체 칩 및 그를 포함하는 탭 패키지
KR100723492B1 (ko) 2005-07-18 2007-06-04 삼성전자주식회사 디스플레이 드라이버 집적회로 장치와 필름 및 이들을포함하는 모듈
KR20070038234A (ko) 2005-10-05 2007-04-10 삼성전자주식회사 리드의 형상에 변형을 주는 필름형 반도체 패키지 및 상기리드의 범프 접합 구조
KR100704980B1 (ko) 2005-11-28 2007-04-09 삼성전기주식회사 카메라 모듈 패키지
KR100788415B1 (ko) 2006-03-31 2007-12-24 삼성전자주식회사 이엠아이 노이즈 특성을 개선한 테이프 배선기판 및 그를이용한 테이프 패키지
JP4283292B2 (ja) 2006-09-08 2009-06-24 シャープ株式会社 半導体装置用テープキャリア、および半導体装置の製造方法
KR100881183B1 (ko) 2006-11-21 2009-02-05 삼성전자주식회사 높이가 다른 범프를 갖는 반도체 칩 및 이를 포함하는반도체 패키지
JP4588748B2 (ja) 2007-09-25 2010-12-01 Ｏｋｉセミコンダクタ株式会社 Ｃｏｆパッケージ
US7906374B2 (en) 2008-02-18 2011-03-15 Himax Technologies Limited COF packaging structure, method of manufacturing the COF packaging structure, and method for assembling a driver IC and the COF packaging structure thereof
KR101030990B1 (ko) 2008-12-31 2011-04-22 삼성에스디아이 주식회사 반도체 패키지 및 이를 구비하는 플라즈마 디스플레이 장치
KR20100086851A (ko) 2009-01-23 2010-08-02 삼성전자주식회사 반도체 패키지
JP2013026291A (ja) 2011-07-15 2013-02-04 Sharp Corp 半導体装置
KR101633373B1 (ko) 2012-01-09 2016-06-24 삼성전자 주식회사 Ｃｏｆ 패키지 및 이를 포함하는 반도체 장치
US8529997B2 (en) 2012-01-17 2013-09-10 Xerox Corporation Methods for preparing structured organic film micro-features by inkjet printing
JP6055275B2 (ja) 2012-11-05 2016-12-27 ローム株式会社 半導体集積回路装置および電子機器
TWI600129B (zh) 2013-05-06 2017-09-21 奇景光電股份有限公司 玻璃覆晶接合結構
KR102051122B1 (ko) 2013-06-18 2019-12-02 삼성전자주식회사 표시 장치
KR101563911B1 (ko) 2013-10-24 2015-10-28 앰코 테크놀로지 코리아 주식회사 반도체 패키지
US9437551B2 (en) * 2014-02-13 2016-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Concentric bump design for the alignment in die stacking

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070210442A1 (en) 2005-01-11 2007-09-13 Freescale Semiconductor, Inc. Method and apparatus for providing structural support for interconnect pad while allowing signal conductance
US20070013063A1 (en) 2005-06-23 2007-01-18 Intel Corporation Self alignment features for an electronic assembly
JP2009147167A (ja) * 2007-12-14 2009-07-02 Sharp Corp 半導体装置

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