KR20240008178A - 반도체 패키지 및 이를 포함하는 패키지 모듈 - Google Patents

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Abstract

본 발명의 실시예들에 따른 반도체 패키지는 서로 대향하는 제1 면 및 제2 면을 갖는 필름, 상기 필름은 제1 방향을 따라 서로 이격하는 제1 연결영역 및 제2 연결영역을 포함하고; 상기 필름의 상기 제1 연결영역 상에 상기 제1 방향과 교차하는 제2 방향을 따라 서로 이격하여 배치되는 제1 연결 패드들; 상기 필름의 상기 제2 연결영역 상에 상기 제2 방향을 따라 서로 이격하여 배치되는 제2 연결 패드들; 및 상기 필름의 상기 제1 면 상에서 제1 연결영역 및 제2 연결영역 사이에 배치되는 반도체 칩을 포함하되, 상기 반도체 칩은: 상기 제1 연결영역에 인접하는 제1 패드 영역 상에 배치되는 입력 패드들; 상기 제1 패드 영역 상에 배치되는 제1 출력 패드들; 및 상기 제2 연결영역에 인접하는 제2 패드 영역 상에 배치되는 제2 출력 패드들을 포함하고, 상기 제1 출력 패드들 중 적어도 하나는 상기 필름을 관통하는 제1 비아 및 제2 비아를 통해 상기 제2 연결 패드들 중 대응하는 제2 연결 패드와 전기적으로 연결될 수 있다.

Description

반도체 패키지 및 이를 포함하는 패키지 모듈{Semiconductor package and Package module including the same}
본 발명은 반도체 패키지에 관한 것으로서, 더욱 상세하게는 칩 온 필름 패키지 및 이를 포함하는 패키지 모듈에 관한 것이다.
최근 전자 제품의 소형화, 박형화 및 경량화 추세에 대응하기 위하여, 플렉서블(flexible) 필름 기판을 이용한 칩 온 필름(chip on film; 이하 COF) 패키지 기술이 제안된 바 있다. 상기 COF 패키지 기술은 반도체 칩이 플립 칩 본딩 방식으로 상기 기판에 직접 실장되고, 짧은 리드 배선에 의해 외부 회로에 접속될 수 있다. 이러한, COF 패키지는 셀룰러 폰 및 피디에이와 같은 휴대용 단말 장치, 랩탑 컴퓨터 또는 디스플레이 장치에 패널에 적용될 수 있다.
본 발명이 해결하고자 하는 과제는 소형화된 반도체 패키지 및 이를 포함하는 패키지 모듈을 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 집적도가 향상된 반도체 패키지 및 이를 포함하는 패키지 모듈을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예들에 따른 반도체 패키지는 서로 대향하는 제1 면 및 제2 면을 갖는 필름, 상기 필름은 제1 방향을 따라 서로 이격하는 제1 연결영역 및 제2 연결영역을 포함하고; 상기 필름의 상기 제1 연결영역 상에 상기 제1 방향과 교차하는 제2 방향을 따라 서로 이격하여 배치되는 제1 연결 패드들; 상기 필름의 상기 제2 연결영역 상에 상기 제2 방향을 따라 서로 이격하여 배치되는 제2 연결 패드들; 및 상기 필름의 상기 제1 면 상에서 제1 연결영역 및 제2 연결영역 사이에 배치되는 반도체 칩을 포함하되, 상기 반도체 칩은: 상기 제1 연결영역에 인접하는 제1 패드 영역 상에 배치되는 입력 패드들; 상기 제1 패드 영역 상에 배치되는 제1 출력 패드들; 및 상기 제2 연결영역에 인접하는 제2 패드 영역 상에 배치되는 제2 출력 패드들을 포함하고, 상기 제1 출력 패드들 중 적어도 하나는 상기 필름을 관통하는 제1 비아 및 제2 비아를 통해 상기 제2 연결 패드들 중 대응하는 제2 연결 패드와 전기적으로 연결될 수 있다.
본 발명의 실시예에 따른 반도체 패키지는 서로 대향하는 제1 면 및 제2 면을 갖는 필름 기판; 상기 필름 기판은: 상기 제1 면 상에서 제1 방향으로 서로 이격하는 제1 연결 패드들; 및 상기 제1 연결 패드들과 상기 제1 방향과 교차하는 제2 방향으로 이격하는 제2 연결 패드들을 포함하고, 상기 제1 면 상에서 상기 제1 연결 패드들 및 상기 제2 연결 패드들 사이에 제공되는 반도체 칩; 상기 반도체 칩과 상기 제1 연결 패드들 및 상기 제2 연결 패드들을 연결하는 배선들; 상기 반도체 칩과 상기 제1 연결 패드들 사이에 제공되고 상기 필름 기판을 관통하는 제1 비아들; 및 상기 반도체 칩과 상기 제2 연결 패드들 사이에 제공되고 상기 필름 기판을 관통하는 제2 비아들을 포함하되, 상기 반도체 칩과 상기 제2 연결 패드들은 상기 제1 비아들 및 상기 제2 비아들을 통해 전기적으로 서로 연결될 수 있다.
본 발명의 실시예에 따른 반도체 모듈은 회로 기판; 상기 회로 기판과 제1 방향으로 이격하는 표시 소자; 및 상기 회로 기판 및 상기 표시 소자 사이에 제공되고 상기 회로 기판 및 상기 표시 소자와 전기적으로 연결되는 필름 패키지를 포함하되, 상기 필름 패키지는: 서로 대향하는 제1 면 및 제2 면을 갖는 필름 기판; 상기 필름 기판의 제1 면 상에 실장되는 반도체 칩, 상기 반도체 칩은 상기 회로 기판과 인접한 제1 패드 영역 및 상기 표시 소자와 인접한 제2 패드 영역을 포함하고; 상기 필름 기판의 제1 면 상에서 상기 반도체 칩과 상기 회로 기판 사이에 제공되는 제1 연결 패드들; 상기 필름 기판의 제1 면 상에서 상기 반도체 칩과 상기 표시 소자 사이에 제공되는 제2 연결 패드들; 상기 반도체 칩과 상기 제1 연결 패드들 및 상기 반도체 칩과 상기 제2 연결 패드들을 연결하는 배선들; 상기 반도체 칩과 상기 제1 연결 패드들 사이에 제공되고 상기 필름 기판을 관통하는 제1 비아들; 상기 반도체 칩과 상기 제2 연결 패드들 사이에 제공되고 상기 필름 기판을 관통하는 제2 비아들; 상기 제1 패드 영역에 제공되는 제1 출력 패드들; 상기 제2 패드 영역에 제공되는 제2 출력 패드들; 및 상기 필름 기판의 상기 제2 면 상에서 상기 제1 비아들 및 상기 제2 비아들을 연결하는 하부 배선들을 포함하고, 상기 제1 출력 패드들 중 적어도 하나는 상기 하부 배선들 중 대응하는 하부 배선을 통해 상기 제2 연결 패드들 중 대응하는 제2 연결 패드와 전기적으로 연결될 수 있다.
본 발명의 실시예들에 따른 반도체 패키지는 반도체 칩의 출력 패드들을 표시 장치와 연결되는 연결 패드들과 연결할 때, 배선들을 필름 기판의 상면뿐만 아니라 하면에도 배치할 수 있다. 따라서 반도체 칩의 출력 패드들의 개수가 늘어도 필름 기판의 크기를 유지하거나 축소할 수 있다. 따라서 소형화되고 집적도가 향상된 반도체 패키지가 제공될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 레이아웃이다.
도 2는 본 발명의 실시예에 따른 반도체 패키지를 설명하기 위한 배면도로, 도 1의 반도체 패키지의 하면을 나타낸 레이아웃이다.
도 3은 도 1의 Ⅰ영역을 확대 도시한 도면이다.
도 4는 본 발명의 실시예에 따른 반도체 패키지를 설명하기 위한 단면도로, 도 1의 A-A'선을 따라 자른 단면에 해당한다.
도 5는 본 발명의 실시예에 따른 반도체 패키지를 설명하기 위한 단면도로, 도 1의 B-B'선을 따라 자른 단면에 해당한다.
도 6은 본 발명의 실시예에 따른 반도체 패키지를 설명하기 위한 단면도로, 도 1의 C-C'선을 따라 자른 단면에 해당한다.
도 7은 본 발명의 실시예에 따른 반도체 패키지의 칩 패드들의 배치를 설명하기 위한 평면도이다.
도 8은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 레이아웃이다.
도 9는 본 발명의 실시예에 따른 반도체 패키지를 설명하기 위한 배면도로, 도 8의 반도체 패키지의 하면을 나타낸 레이아웃이다.
도 10은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 레이아웃이다.
도 11는 본 발명의 실시예에 따른 반도체 패키지를 설명하기 위한 배면도로, 도 10의 반도체 패키지의 하면을 나타낸 레이아웃이다.
도 12은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 레이아웃이다.
도 13은 본 발명의 실시예에 따른 반도체 패키지를 설명하기 위한 배면도로, 도 12의 반도체 패키지의 하면을 나타낸 레이아웃이다.
도 14는 본 발명의 실시예들에 따른 패키지 모듈을 도시한 평면도이다.
도 15는 본 발명의 실시예에 따른 패키지 모듈을 설명하기 위한 단면도로, 도 14의 D-D'을 따라 자른 단면에 해당한다.
본 명세서에서, 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 본 명세서에서, 어떤 구성 요소가 다른 구성 요소의 상에 있다는 것은 상기 어떤 구성 요소가 상기 다른 구성 요소의 상면, 하면, 및 측면 중에서 적어도 하나의 면 상에 있다는 것을 의미할 수 있다. 본 발명의 개념에 따른 반도체 패키지 및 이를 포함하는 패키지 모듈을 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 레이아웃이다. 도 2는 본 발명의 실시예에 따른 반도체 패키지를 설명하기 위한 배면도로, 도 1의 반도체 패키지의 하면을 나타낸 레이아웃이다. 도 3은 도 1의 Ⅰ영역을 확대 도시한 도면이다. 도 4는 본 발명의 실시예에 따른 반도체 패키지를 설명하기 위한 단면도로, 도 1의 A-A'선을 따라 자른 단면에 해당한다. 도 5는 본 발명의 실시예에 따른 반도체 패키지를 설명하기 위한 단면도로, 도 1의 B-B'선을 따라 자른 단면에 해당한다. 도 6은 본 발명의 실시예에 따른 반도체 패키지를 설명하기 위한 단면도로, 도 1의 C-C'선을 따라 자른 단면에 해당한다. 도 7은 본 발명의 실시예에 따른 반도체 패키지의 칩 패드들의 배치를 설명하기 위한 평면도이다.
도 1 및 도 2를 참조하면, 반도체 패키지(1)는 필름 기판(100), 반도체 칩(200), 제1 연결 패드들(310), 제2 연결 패드들(320), 배선들(410, 420, 450) 및 비아들(412, 414)을 포함할 수 있다.
필름 기판(100)이 제공될 수 있다. 필름 기판(100)은 반도체 칩(200), 제1 연결 패드들(310), 제2 연결 패드들(320), 배선들(410, 420, 430) 및 비아들(412, 414)이 제공되는 베이스 필름일 수 있다. 필름 기판(100)은 필름 기판(100)의 상면과 평행한 제1 방향(D1)으로 연장될 수 있다. 필름 기판(100)은 고분자 물질, 예를 들면, 폴리이미드(polyimide)를 포함할 수 있다. 필름 기판(100)은 플렉서블(flexible)할 수 있다.
필름 기판(100)은 서로 대향하는 제1 면(100U) 및 제2 면(100D)을 가질 수 있다. 필름 기판(100)의 제1 면(100U)은 상면일 수 있고, 제2 면(100D)은 하면일 수 있다. 필름 기판(100)의 제1 단부(100a)는 필름 기판(100)의 제1 방향(D1)의 단부일 수 있고, 필름 기판(100)의 제2 단부(100b)는 필름 기판(100)의 제1 방향(D1)의 반대 방향의 단부일 수 있다. 필름 기판(100)은 제1 연결 영역(CR1), 제2 연결 영역(CR2), 및 실장 영역(MR)을 가질 수 있다. 평면적 관점에서 제1 연결 영역(CR1), 실장 영역(MR) 및 제2 연결 영역(CR2)은 제1 방향(D1)을 따라 정렬될 수 있다. 제1 연결 영역(CR1), 실장 영역(MR) 및 제2 연결 영역(CR2)은 서로 중첩되지 않을 수 있다. 실장 영역(MR)은 제1 연결 영역(CR1) 및 제2 연결 영역(CR2) 사이에 배치될 수 있다. 제1 연결 영역(CR1) 및 제2 연결 영역(CR2)은 필름 기판(100)의 양단, 즉, 엣지(edge)에 연결될 수 있다. 제1 연결 영역(CR1)은 필름 기판(100)의 제1 단부(100a)에 연결될 수 있다. 제2 연결 영역(CR2)은 필름 기판(100)의 제2 단부(100b)에 연결될 수 있다. 제1 연결 영역(CR1)과 제2 연결 영역(CR2)은 실장 영역(MR)을 사이에 두고 제1 방향(D1)을 따라 이격될 수 있다. 제1 방향(D1)에 따른 실장 영역(MR)의 폭은 제1 방향(D1)에 따른 제1 연결 영역(CR1) 및 제2 연결 영역(CR2)의 폭들보다 클 수 있다.
반도체 칩(200)이 필름 기판(100)의 제1 면(100U) 상에 제공될 수 있다. 반도체 칩(200)은 실장 영역(MR) 내에 제공될 수 있다. 반도체 칩(200)은 필름 기판(100)의 제1 면(100U)에 페이스 다운(face down) 방식으로 배치될 수 있다. 일 예로, 반도체 칩(200)의 활성면(active surface)이 필름 기판(100)의 제1 면(100U)을 향할 수 있다. 반도체 칩은 디스플레이 구동칩(DDI, Display Driver IC)일 수 있다.
도 7을 참조하면, 반도체 칩(200)은 하면(200D) 상에 제1 패드 영역(PR1) 및 제2 패드 영역(PR2)을 포함할 수 있다. 제1 패드 영역(PR1) 및 제2 패드 영역(PR2)은 제1 방향(D1)을 따라 서로 이격될 수 있다. 제1 패드 영역(PR1) 및 제2 패드 영역(PR2)은 반도체 칩(200)의 하면(200D)의 양단, 즉 엣지(edge)에 제공될 수 있다. 제1 패드 영역(PR1)은 제2 패드 영역(PR2)보다 제1 연결 영역(CR1)에 인접할 수 있다. 제2 패드 영역(PR2)은 제1 패드 영역(PR1)보다 제2 연결 영역(CR2)에 인접할 수 있다.
제1 패드 영역(PR1)은 출력 패드 영역들(OP) 및 입력 패드 영역(IP)을 포함할 수 있다. 출력 패드 영역들(OP)은 입력 패드 영역(IP)의 양 측에 배치되어 연결될 수 있다. 출력 패드 영역들(OP) 및 입력 패드 영역(IP)은 제2 방향(D2)을 따라 정렬될 수 있다. 출력 패드 영역들(OP) 및 입력 패드 영역(IP)은 평면적 관점에서 서로 중첩되지 않을 수 있다. 출력 패드 영역들(OP)은 입력 패드 영역(IP)을 사이에 두고 제2 방향(D2)을 따라 서로 이격될 수 있다.
입력 패드들(250)이 입력 패드 영역(IP) 내에 제공될 수 있다. 입력 패드들(250)은 제2 방향(D2)으로 서로 이격될 수 있다. 제1 출력 패드들(210)이 출력 패드 영역들(OP) 내에 제공될 수 있다. 제1 출력 패드들(210)은 제2 방향(D2)으로 서로 이격될 수 있다. 제2 출력 패드들(220)이 제2 패드 영역(PR2) 내에 제공될 수 있다. 제2 출력 패드들(220)은 제2 방향(D2)으로 서로 이격될 수 있다. 입력 패드들(250), 제1 출력 패드들(210) 및 제2 출력 패드들(220)은 도전성 물질을 포함할 수 있다. 입력 패드들(250)은 반도체 칩(200)의 집적회로와 연결되어 입력 신호를 전달할 수 있다. 제1 출력 패드들(210 및 제2 출력 패드들(220)은 반도체 칩(200)의 집적회로와 연결되어 출력 신호를 전달할 수 있다.
도 1 및 도 2를 다시 참조하면, 필름 기판(100)의 제1 면(100U) 상에 제1 연결 패드들(310) 및 제2 연결 패드들(320)이 제공될 수 있다. 제1 연결 패드들(310)은 제1 연결 영역(CR1)내에 배치될 수 있다. 제1 연결 패드들(310)은 제2 방향(D2)으로 서로 이격될 수 있다. 제2 연결 패드들(320)은 제2 연결 영역(CR2) 내에 배치될 수 있다. 제2 연결 패드들(320)은 제2 방향(D2)으로 서로 이격될 수 있다. 제1 연결 패드들(310)과 제2 연결 패드들(320)은 반도체 칩(200)을 사이에 두고 제1 방향(D1)을 따라 서로 이격될 수 있다. 제1 연결 패드들(310) 및 제2 연결 패드들(320)은 도전성 물질을 포함할 수 있다.
도 1 및 도 6을 참조하면, 필름 기판(100)을 관통하는 비아들(412, 414)이 실장 영역(MR)내에 제공될 수 있다. 비아들(412, 414)은 제1 비아들(412) 및 제2 비아들(414)을 포함할 수 있다. 제1 비아들(412)은 제1 출력 패드들(210)로부터 제1 방향(D1)으로 이격되어 배치될 수 있다. 제1 비아들(412)은 제2 방향(D2)을 따라 서로 이격될 수 있다. 제1 비아들(412) 사이의 간격은 각각 85μm 이상일 수 있다. 제2 비아들(414)은 제2 연결 패드들(320)로부터 제1 방향으로 이격되어 배치될 수 있다. 제2 비아들(414)은 제2 방향(D2)을 따라 서로 이격될 수 있다. 제1 비아들(412) 및 제2 비아들(414)의 일부들은 필름 기판(100)을 관통하여 노출될 수 있다. 제2 비아들(414) 사이의 간격은 각각 85μm 이상일 수 있다. 일 예로, 비아들(412, 414)의 지름은 23 μm일 수 있다. 비아들(412, 414)은 도전성 물질을 포함할 수 있다. 일 예로, 비아들(412, 414)은 구리를 포함할 수 있다.
필름 기판(100) 상에 배선들(410, 420, 450)이 제공될 수 있다. 배선들(410, 420, 450)은 필름 기판(100)의 제1 면(100U) 및/또는 제2 면(100D) 상에 배치될 수 있다. 배선들(410, 420, 450)은 도전성 물질을 포함할 수 있다.
배선들(410, 420, 450)은 제1 배선들(450), 제2 배선들(410) 및 제3 배선들(420)을 포함할 수 있다. 제1 배선들(450)은 필름 기판(100)의 제 1면(100U) 상에 제공될 수 있다. 제1 배선들(450)은 반도체 칩(200)과 제1 연결 패드들(310)을 연결할 수 있다. 제1 배선들(450)은 입력 패드들(250)과 제1 연결 패드들(310)을 연결할 수 있다. 제1 배선들(450)은 입력 패드들(250)로부터 제1 방향(D1)을 따라 제1 연결 영역(CR1)으로 연장될 수 있다. 제1 배선들(450)은 제2 방향(D2)을 따라 서로 이격될 수 있다. 제1 배선들(450)은 제1 연결 영역(CR1)으로 연장되어 제1 연결 패드들(310)과 연결될 수 있다. 제1 배선들(450) 간의 간격은 반도체 칩(200)으로부터 제1 연결 영역(CR1)을 향할수록 커질 수 있다. 제1 배선들(450) 각각은 입력 패드들(250) 중 하나와 제1 연결 패드들(310) 중 대응하는 제1 연결 패드(310b)를 연결할 수 있다. 제1 연결 패드(310b)는 대응하는 입력 패드(250)와 대응하는 제1 배선(450)을 통해 반도체 칩(200)과 전기적으로 연결될 수 있다.
도 1, 도 2 및 도 5를 참조하면, 제2 배선들(410)은 반도체 칩(200)과 제2 연결 패드들(320)을 연결할 수 있다. 제2 배선들(410)은 제1 출력 패드들(210)과 제2 연결 패드들(320)을 연결할 수 있다. 제2 배선들(410)은 제1 서브 배선들(411), 제2 서브 배선들(413) 및 제3 서브 배선들(415)을 포함할 수 있다. 제1 서브 배선들(411)은 필름 기판(100)의 제1 면(100U) 상에 배치될 수 있다. 제1 서브 배선들(411)은 제1 출력 패드들(210)로부터 제1 방향(D1)을 따라 제1 비아들(412)까지 연장될 수 있다. 제1 서브 배선들(411)은 제2 방향(D2)을 따라 서로 이격될 수 있다. 일 예로, 제1 서브 배선들(411) 간의 간격은 균일하게 제공될 수 있다.
제2 서브 배선들(413)은 필름 기판(100)의 제2 면(100D) 상에 배치될 수 있다. 제2 서브 배선들(413)은 제1 비아들(412)로부터 제2 비아들(414)까지 연장될 수 있다. 제2 서브 배선들(413)은 제1 비아들(412)과 제2 비아들(414)을 연결할 수 있다. 제2 서브 배선들(414)들은 서로 이격될 수 있다. 일 예로, 제2 서브 배선들(414) 간의 간격은 균일하게 제공될 수 있다. 제2 서브 배선들(413) 각각의 적어도 일부는 평면적 관점에서 반도체 칩(200)과 중첩될 수 있다. 즉, 제2 서브 배선들(413) 각각의 적어도 일부는 반도체 칩(200)이 실장된 필름 기판(100)의 제 1면(100U)에 대응하는 제2면(100D) 상에 배치될 수 있다. 제2 서브 배선들(413)은 하부 배선들로 지칭될 수 있다.
제3 서브 배선들(415)은 필름 기판(100)의 제1 면 (100U) 상에 배치될 수 있다. 제3 서브 배선들(410)은 제2 비아들(414)로부터 제2 연결 패드들(320)까지 제1 방향(D1)의 반대 방향을 따라 연장될 수 있다. 제3 서브 배선들(415)은 제2 방향(D2)을 따라 서로 이격될 수 있다. 일 예로, 제3 서브 배선들(415)의 간격은 균일하게 제공될 수 있다. 제2 배선들(410) 각각은 제1 출력 패드들(210) 중 하나와 제2 연결 패드들(320) 중 대응하는 제1 연결 패드(320b)를 연결할 수 있다. 제2 연결 패드(320b)는 대응하는 제1 출력 패드(210)와 대응하는 제2 배선(410)을 통해 반도체 칩(200)과 전기적으로 연결될 수 있다. 즉, 제2 연결 패드(320b)는 대응하는 제1 출력 패드(210)와 제1 서브 배선들(411) 중 대응하는 제1 서브 배선(411), 제1 비아들(412) 중 대응하는 제1 비아(412), 제2 서브 배선들(413) 중 대응하는 제2 서브 배선(413), 제2 비아들(414) 중 대응하는 제2 비아(414) 및 제3 서브 배선들(415) 중 대응하는 제3 서브 배선(415)을 통해 반도체 칩(200)과 전기적으로 연결될 수 있다.
제3 배선들(420)은 필름 기판(100)의 제1 면(100U) 상에 제공될 수 있다. 제1 배선들(450)은 반도체 칩(200)과 제2 연결 패드들(320)을 연결할 수 있다. 제3 배선들(420)은 제2 출력 패드들(220)과 제2 연결 패드들(320)을 연결할 수 있다. 제3 배선들(420)은 제2 출력 패드들(220)로부터 제1 방향(D1)의 반대 방향을 따라 제2 연결 영역(CR2)으로 연장될 수 있다. 제3 배선들(420)은 서로 이격될 수 있다. 제3 배선들(420) 간의 간격은 반도체 칩(200)으로부터 제2 연결 영역(CR2)로 향할수록 커질 수 있다. 제3 배선들(420) 각각은 제2 출력 패드들(220) 중 하나와 제2 연결 패드들(320) 중 대응하는 제2 연결 패드(320c)를 연결할 수 있다. 제2 연결 패드(320c)는 대응하는 제2 출력패드와 대응하는 제3 배선(420)을 통해 반도체 칩(200)과 전기적으로 연결될 수 있다.
도 1에 도시된 바와 같이, 배선들(410, 420, 450)은 굴곡질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 제1 연결 패드들(310) 및 제2 연결 패드들(320)의 배치, 반도체 칩(200)의 크기 및 반도체 칩(200)의 입력 패드들(250) 및 제1, 제2 출력 패드들(210, 220)의 배치에 따라 다양한 형태로 제공될 수 있다. 도시하지 않았으나, 보호막이 배선들(410, 420, 450) 상에 제공될 수 있다. 상기 보호막은 배선들(410, 420, 450)을 덮어 배선들(410, 420, 450)을 보호할 수 있다. 상기 보호막은 절연 물질을 포함할 수 있다. 예를 들어, 상기 보호막은 솔더 레지스트(solder resist) 물질을 포함할 수 있다.
반도체 패키지(1)는 제4 배선들(430)을 더 포함할 수 있다. 제4 배선들(430)은 필름 기판(100)의 제1 면(100U) 상에 제공될 수 있다. 제4 배선들(430)은 제1 연결 패드들(310)과 제2 연결 패드들(320)을 각각 연결할 수 있다. 제4 배선들(430)은 제2 연결 패드들(320)로부터 제1 방향(D1)을 따라 제1 연결 영역(CR1)으로 연장될 수 있다. 제4 배선들(430)은 서로 이격될 수 있다. 제4 배선들(430)은 제1 연결 영역(CR1)으로 연장되어 제1 연결 패드들(310)에 연결될 수 있다. 제4 배선들(430) 각각은 제1 연결 패드들(310) 중 하나(310a)와 제2 연결 패드들(320) 중 대응하는 제2 연결 패드(320a)를 직접 연결할 수 있다.
도 3 내지 도 5를 참조하면, 반도체 칩(200)은 필름 기판(100) 상에, 그리고 제1 배선들(450), 제2 배선들(410), 및 제3 배선들(420) 상에 실장될 수 있다. 예를 들어, 평면적 관점에서 제1 배선들(450)의 일부, 제2 배선들(410)의 일부, 및 제3 배선들(420)의 일부는 반도체 칩(200)과 중첩될 수 있다. 제1 배선들(450)의 상기 일부, 제2 배선들(410)의 상기 일부, 및 제3 배선들(420)의 상기 일부는 반도체 칩(200)의 아래로 연장될 수 있다. 보다 상세하게는, 제1 배선들(450)의 상기 일부는 입력 패드들(250)과 수직으로 중첩될 수 있고, 제2 배선들(410)의 상기 일부는 제1 출력 패드들(210)과 수직으로 중첩될 수 있으며, 제3 배선들(420)의 상기 일부는 제2 출력 패드들(220)과 수직으로 중첩될 수 있다. 칩 단자들(230)이 제1 배선들(450)의 상기 일부와 입력 패드들(250) 사이, 제2 배선들(410)의 상기 일부와 제1 출력 패드들(210) 사이, 및 제3 배선들(420)의 상기 일부와 제2 출력 패드들(220) 사이에 제공될 수 있다. 반도체 칩(200)은 칩 단자들(230)을 통해 제1 배선들(450), 제2 배선들(410), 및 제3 배선들(420)과 전기적으로 연결될 수 있다. 칩 단자들(230)은 솔더(solder), 필라(pillar) 및 범프(bump) 중에서 적어도 하나일 수 있다. 칩 단자들(230)은 금속을 포함할 수 있다.
언더필 막(240)이 필름 기판(100)과 반도체 칩(200) 사이의 갭에 형성되어, 상기 갭을 채울 수 있다. 언더필 막(240)은 칩 단자들(230)을 밀봉할 수 있다. 언더필 막(240)은 제1 배선들(450), 제2 배선들(410), 및 제3 배선들(420)의 일부를 덮을 수 있다. 언더필 막(240)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다.
도 1을 다시 참조하면, 제1 연결 패드들(310)과 제1 출력 패드들(210)은 제1 방향(D1)을 따라 제1 폭(W1)만큼 이격할 수 있다. 출력 패드 영역들(OP)은 각각 제2 방향(D2)을 따른 제2 폭(W2)을 가질 수 있다. 일 예로, 제1 폭(W1)은 제2 폭(W2)보다 같거나 작을 수 있다. 제1 출력 패드들(210) 및 제2 연결 패드들(320)이 제1 비아들(412), 제2 비아들(414), 및 필름 기판(100)의 제2 면(100D) 상의 제2 서브 배선들(413)을 통해 서로 연결됨에 따라, 제1 출력 패드들(210) 및 제2 연결 패드들(320)이 제1 면(100U)상의 배선들을 통해 연결될 때보다, 제1 폭(W1)이 감소될 수 있다. 즉, 비아들(412, 414)을 이용하면, 제1 연결 패드들(310) 쪽에 배치된 제1 출력 패드들(210)을 제2 연결 패드들(320)과 연결할 때 제2 배선들(410)이 필름 기판(100)의 제1 면(100U)상에서 배치되는 면적이 줄어들 수 있어 필름 기판(100)의 면적을 축소할 수 있다. 이에 따라, 반도체 패키지의 소형화가 이루어져 집적도가 향상될 수 있다.
도 8은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 레이아웃이다. 도 9는 본 발명의 실시예에 따른 반도체 패키지를 설명하기 위한 배면도로, 도 8의 반도체 패키지의 하면을 나타낸 레이아웃이다. 설명의 편의를 위하여 앞서 도 1 내지 도 7을 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다. 위에서 설명한 본 발명의 실시예들에 따른 반도체 패키지와 동일 또는 유사한 구성에 대하여는 동일한 참조번호가 제공될 수 있다.
도 8 및 도 9를 참조하면, 반도체 칩(200)은 제3 출력 패드들(215)을 더 포함할 수 있다. 제3 출력 패드들(215)은 출력 패드 영역들(PR) 내에 제공될 수 있다. 제3 출력 패드들(215)은 제1 출력 패드들(210)과 제2 방향(D2)을 따라 이격될 수 있다. 제3 출력 패드들(215)은 제2 방향(D2)을 따라 서로 이격될 수 있다. 제3 출력 패드들(215)은 도전성 물질을 포함할 수 있다. 제3 출력 패드들(215)은 반도체 칩(200)의 집적회로와 연결되어 출력 신호를 전달할 수 있다.
필름 기판(100)은 필름 기판(100)의 제1 면(100U) 상에 제5 배선들(425)을 더 포함할 수 있다. 제5 배선들(425)은 반도체 칩(200)과 제2 연결 패드들(320)을 연결할 수 있다. 제5 배선들(425)은 제3 출력 패드들(215)과 제2 연결 패드들(320)을 연결할 수 있다. 제5 배선들(425)은 제2 연결 패드들(320)로부터 제1 방향(D1)을 따라 연장되어 제3 출력 패드들(215)과 연결될 수 있다. 제5 배선들(425) 각각은 제3 출력 패드들(215) 중 하나와 제 2 연결 패드들(320) 중 대응하는 제2 연결 패드(320d)를 연결할 수 있다. 제2 연결 패드(320d)는 대응하는 제3 출력 패드(320)와 제5 배선(425)을 통해 반도체 칩(200)과 전기적으로 연결될 수 있다.
도 10은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 레이아웃이다. 도 11는 본 발명의 실시예에 따른 반도체 패키지를 설명하기 위한 배면도로, 도 10의 반도체 패키지의 하면을 나타낸 레이아웃이다. 설명의 편의를 위하여 앞서 도 1 내지 도 7을 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다. 위에서 설명한 본 발명의 실시예들에 따른 반도체 패키지와 동일 또는 유사한 구성에 대하여는 동일한 참조번호가 제공될 수 있다.
도 10 및 도 11을 참고하면, 반도체 칩(200)은 복수 개로 제공될 수 있다. 복수의 반도체 칩(200)은 제1 반도체 칩(200A)과 제2 반도체 칩(200B)을 포함할 수 있다. 제1 반도체 칩(200A)과 제2 반도체 칩(200B)은 필름 기판(100)의 제1 면(100U)상에서 제1 방향(D1)을 따라 서로 이격될 수 있다. 제2 반도체 칩(200B)은 제1 반도체 칩(200A)에서 제1 방향(D1)의 반대방향을 따라 이격될 수 있다. 일 예로, 제2 반도체 칩(200B)은 제1 반도체 칩(200A)과 제2 연결 영역(CR2) 사이에 배치될 수 있다. 제2 반도체 칩(200B)은 제2 입력 패드들(255)을 포함할 수 있다. 제2 입력 패드들(255)은 입력 패드들(250)과 실질적으로 동일할 수 있다.
필름 기판(100)은 필름 기판(100) 상에 입력 배선들(460)을 더 포함할 수 있다. 입력 배선들(460)은 반도체 칩(200)과 제1 연결 패드들(310)을 연결할 수 있다. 입력 배선들(460)은 제2 입력 패드들(255)과 제1 연결 패드들(310)을 연결할 수 있다. 입력 배선들(460) 각각은 제2 입력 패드들(255) 중 하나와 제1 연결 패드들(310) 중 대응하는 제1 연결 패드(310c)를 연결할 수 있다. 필름 기판(100)은 필름 기판(100)을 관통하는 제3 비아들(462) 및 제4 비아들(464)을 더 포함할 수 있다. 제3 비아들(462)은 제1 연결 패드들(310c)과 제1 방향(D1)의 반대 방향으로 이격하여 배치될 수 있다. 일 예로, 제3 비아들(462)은 제1 연결 패드들(310c)과 제1 반도체 칩(200A) 사이에 배치될 수 있다. 제4 비아들(464)은 제2 입력 패드들(255)로부터 제1 방향(D1)을 따라 이격하여 배치될 수 있다. 제4 비아들(464)은 일 예로, 제1 반도체 칩(200A)과 제2 반도체 칩(200B) 사이에 배치될 수 있다. 제3 비아들(462) 및 제4 비아들(464)은 비아들(412, 414)과 실질적으로 동일할 수 있다.
입력 배선들(460)은 제1 입력 배선들(461), 제2 입력 배선들(463), 및 제3 입력 배선들(465)을 포함할 수 있다. 제1 입력 배선들(461)은 필름 기판(100)의 제1 면(100U) 상에 제공될 수 있다. 제1 입력 배선들(461)은 제1 연결 패드들(310c)로부터 제1 방향(D1)의 반대 방향에 따라 연장되어 제3 비아들(462)에 연결될 수 있다. 제1 입력 배선들(461)은 제2 방향(D2)을 따라 서로 이격될 수 있다.
제2 입력 배선들(463)은 필름 기판(100)의 제2 면(100D) 상에 제공될 수 있다. 제2 입력 배선들(463)은 제3 비아들(462)로부터 제4 비아들(464)까지 연장될 수 있다. 제2 입력 배선들(463)은 제3 비아들(462)과 제4 비아들(464)을 연결할 수 있다. 제2 입력 배선들(463)은 서로 이격될 수 있다. 제2 입력 배선들(463) 각각의 적어도 일부는 평면적 관점에서 제1 반도체 칩(200A)과 중첩될 수 있다. 제2 입력 배선들(463)은 서로 이격될 수 있다.
제3 입력 배선들(465)은 필름 기판(100)의 제1 면(100U) 상에 배치될 수 있다. 제3 입력 배선들(465)은 제4 비아들(464)로부터 제1 방향(D1)의 반대 방향으로 연장되어 제2 입력 패드들(255)에 연결될 수 있다. 제3 입력 배선들(465)은 서로 이격될 수 있다.
제1 연결 패드들 중 하나(310c)는 제1 입력 배선들(461) 중 대응하는 제1 입력 배선(461), 제3 비아들(462) 중 대응 하는 제3 비아(462), 제2 입력 배선들(463) 중 대응하는 제2 입력 배선(463), 제4 비아들(464) 중 대응하는 제4 비아(464), 및 제3 입력 배선들(465) 중 대응하는 제3 입력 배선(4650을 통해 반도체 칩(200B)과 전기적으로 연결될 수 있다.
도시되지 않았으나, 반도체 칩들(200)은 필름 기판(100)의 제1 면(100U) 상에 제공되는 배선에 의해 제2 연결 패드들(320)과 연결되는 제3 출력 패드들을 더 포함할 수 있다.
도 12은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 레이아웃이다. 도 13은 본 발명의 실시예에 따른 반도체 패키지를 설명하기 위한 배면도로, 도 12의 반도체 패키지의 하면을 나타낸 레이아웃이다. 설명의 편의를 위하여 앞서 도 1 내지 도 7을 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다. 위에서 설명한 본 발명의 실시예들에 따른 반도체 패키지와 동일 또는 유사한 구성에 대하여는 동일한 참조번호가 제공될 수 있다.
도 12 및 도 13을 참고하면, 반도체 칩(200)은 복수 개로 제공될 수 있다. 복수의 반도체 칩(200)은 제1 반도체 칩(200A)과 제2 반도체 칩(200B)을 포함할 수 있다. 제1 반도체 칩(200A)과 제2 반도체 칩(200B)은 필름 기판(100)의 제1 면(100U)상에서 제2 방향(D1)을 따라 서로 이격될 수 있다. 제2 반도체 칩(200B)은 제1 반도체 칩(200A)에서 제2 방향(D1)을 따라 이격될 수 있다. 제1 반도체 칩(200A)과 제2 반도체 칩(200B)은 도 1 내지 도 7을 참조하여 설명한 반도체 칩(200)과 실질적으로 동일 할 수 있다.
도 14는 본 발명의 실시예들에 따른 패키지 모듈을 도시한 평면도이다. 도 15는 본 발명의 실시예에 따른 패키지 모듈을 설명하기 위한 단면도로, 도 14의 D-D'을 따라 자른 단면에 해당한다.
도 14 및 도 15를 참조하면, 패키지 모듈(1000)은 반도체 패키지(1), 회로 기판(20) 및 표시 소자(30)를 포함할 수 있다. 패키지 모듈(1000)은 표시 장치 어셈블리 일 수 있다. 이 때, 도 1 내지 도 7을 참조하여 설명한 반도체 패키지(10)를 사용하여, 패키지 모듈(1000)이 제조될 수 있다. 반도체 패키지(1)는 필름 패키지로 지칭될 수 있다. 도 1을 다시 참조하면, 회로 기판(20)이 반도체 패키지(1)의 필름 기판(100)의 제1 단부(100a)에 실장될 수 있다. 도 15와 같이, 필름 기판(100)은 플렉서블(flexible)하여 휘어질 수 있다. 예를 들어 반도체 칩(200)이 제공되는 필름 기판(100)의 제1 면(100U)의 일부는 제1 면(100U)의 다른 일부와 마주볼 수 있다.
회로 기판(20)이 필름 기판(100)의 제1 면(100U) 상에 배치될 수 있다. 회로 기판(20)은 필름 기판(100)의 제1 단부(100a)에 인접할 수 있다. 일 예로, 인쇄회로기판(PCB) 또는 연성 인쇄회로기판(Flexible Printed Circuit Board; FPCB)이 회로 기판(20)으로 사용될 수 있다. 도 1을 참조하여 설명한 보호막은 제1 연결 패드들(310)을 노출시킬 수 있다. 입력 연결부들(710)이 제1 연결 패드들(310)과 회로 기판(20)의 패드들(21) 사이에 제공될 수 있다. 입력 연결부들(710)은 이방성 도전 필름(ACF)을 포함할 수 있다. 또는, 입력 연결부들(710)은 솔더 볼(solder ball) 또는 솔더 범프(solder bump)을 포함할 수 있다. 도 15와 같이, 회로 기판(20)은 입력 연결부들(710)에 의해 제1 연결 패드들(310)과 전기적으로 연결될 수 있다. 회로 기판(20)은 제1 연결 패드들(310) 및 제1 배선들(450)을 통해 반도체 칩(200)과 전기적으로 연결될 수 있다.
표시 소자(30)는 필름 기판(100)의 상부면(100u) 상에 배치될 수 있다. 표시 소자(30)는 필름 기판(100)의 제2 단부(100b)에 인접할 수 있다. 표시 소자(30)는 적층된 표시 기판(31), 표시 패널(32), 및 보호부(33)를 포함할 수 있다. 출력 연결부들(720)이 표시 기판(31)과 제2 연결 패드들(320) 사이에 제공될 수 있다. 출력 연결부들(720)은 이방성 도전 필름일 수 있다. 또는, 출력 연결부들(720)은 솔더 볼(solder ball) 또는 솔더 범프(solder bump)을 포함할 수 있다. 도 15와 같이, 표시 기판(31)은 출력 연결부들(720)에 의해 반도체 칩(200)과 전기적으로 연결될 수 있다. 표시 소자(30)는 제2 연결 패드들(320), 제2 배선들(410) 및 제3 배선들(420)을 통해 반도체 칩(200)과 전기적으로 연결될 수 있다.
반도체 칩(200)은 제1 배선들(450)을 통해 회로 기판(20)으로부터 신호를 공급받을 수 있다. 반도체 칩(200)은 구동 집적 회로들(예를 들어, 게이트 구동 집적 회로 및/또는 데이터 구동 집적 회로)을 포함하며, 구동 신호(예를 들어, 게이트 구동신호 및/또는 데이터 구동신호)를 발생시킬 수 있다. 반도체 칩(200)에서 발생한 상기 구동 신호는 제2 배선들(410) 및 제3 배선들(420)을 통해 표시 기판(31)의 게이트 라인 및/또는 데이터 라인에 공급될 수 있다. 이에 따라, 표시 패널(32)이 구동할 수 있다. 실시예들에 따르면, 반도체 칩(200)은 복수로 제공될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 서로 대향하는 제1 면 및 제2 면을 갖는 필름, 상기 필름은 제1 방향을 따라 서로 이격하는 제1 연결영역 및 제2 연결영역을 포함하고;
    상기 필름의 상기 제1 연결영역 상에 상기 제1 방향과 교차하는 제2 방향을 따라 서로 이격하여 배치되는 제1 연결 패드들;
    상기 필름의 상기 제2 연결영역 상에 상기 제2 방향을 따라 서로 이격하여 배치되는 제2 연결 패드들; 및
    상기 필름의 상기 제1 면 상에서 제1 연결영역 및 제2 연결영역 사이에 배치되는 반도체 칩을 포함하되,
    상기 반도체 칩은:
    상기 제1 연결영역에 인접하는 제1 패드 영역 상에 배치되는 입력 패드들;
    상기 제1 패드 영역 상에 배치되는 제1 출력 패드들; 및
    상기 제2 연결영역에 인접하는 제2 패드 영역 상에 배치되는 제2 출력 패드들을 포함하고,
    상기 제1 출력 패드들 중 적어도 하나는 상기 필름을 관통하는 제1 비아 및 제2 비아를 통해 상기 제2 연결 패드들 중 대응하는 제2 연결 패드와 전기적으로 연결되는 반도체 패키지.
  2. 제 1항에 있어서,
    배선들을 더 포함하되,
    상기 배선들은:
    상기 입력 패드들과 상기 제1 연결 패드들을 연결하는 제1 배선들;
    상기 제1 출력 패드들과 상기 제2 연결 패드들을 연결하는 제2 배선들; 및
    상기 제2 출력 패드들과 상기 제2 연결 패드들을 연결하는 제3 배선들을 포함하고,
    상기 제2 배선들 중 적어도 하나는 상기 필름의 상기 제2면 상에서 상기 제1 비아 및 상기 제2 비아를 전기적으로 연결하는 반도체 패키지.
  3. 제 2항에 있어서,
    상기 제2 배선들 중 상기 적어도 하나는:
    상기 제1 출력 패드들 중 상기 적어도 하나와 상기 제1 비아를 연결하는 제1 서브 배선;
    상기 제1 비아와 상기 제2 비아를 연결하는 제2 서브 배선; 및
    상기 제2 비아와 상기 대응하는 제2 연결 패드를 연결하는 제3 서브 배선을 포함하되,
    상기 제1 서브 배선 및 상기 제3 서브 배선은 상기 필름의 상기 제1 면 상에 배치되고,
    상기 제2 서브 배선은 상기 필름의 상기 제2 면 상에 배치되는 반도체 패키지.
  4. 제 1항에 있어서,
    상기 제1 패드 영역은 출력 패드 영역들 및 입력 패드 영역을 포함하되,
    상기 출력 패드 영역들은 상기 입력 패드 영역의 양 측에 배치되고,
    상기 제1 출력 패드들은 상기 출력 패드 영역 상에 배치되고,
    상기 입력 패드들은 상기 입력 패드 영역 상에 배치되는 반도체 패키지.
  5. 제 4항에 있어서,
    상기 제1 연결 패드들과 상기 제1 출력 패드들은 상기 제1 방향을 따라 제1 폭 만큼 이격되고,
    상기 출력 패드 영역들은 각각은 상기 제2 방향에 따른 제2 폭을 가지되,
    상기 제1 폭은 상기 제2 폭보다 작거나 같은 반도체 패키지.
  6. 제 2항에 있어서,
    상기 제1 배선들 및 상기 제3 배선들은 상기 필름의 상기 제1 면 상에 배치되는 반도체 패키지.
  7. 제 2항에 있어서,
    상기 배선들은 상기 반도체 칩과 상기 제1 연결 패드들 및 상기 반도체 칩과 상기 제2 연결 패드들을 전기적으로 연결하는 반도체 패키지.
  8. 회로 기판;
    상기 회로 기판과 제1 방향으로 이격하는 표시 소자; 및
    상기 회로 기판 및 상기 표시 소자 사이에 제공되고 상기 회로 기판 및 상기 표시 소자와 전기적으로 연결되는 필름 패키지를 포함하되,
    상기 필름 패키지는:
    서로 대향하는 제1 면 및 제2 면을 갖는 필름 기판;
    상기 필름 기판의 제1 면 상에 실장되는 반도체 칩, 상기 반도체 칩은 상기 회로 기판과 인접한 제1 패드 영역 및 상기 표시 소자와 인접한 제2 패드 영역을 포함하고;
    상기 필름 기판의 제1 면 상에서 상기 반도체 칩과 상기 회로 기판 사이에 제공되는 제1 연결 패드들;
    상기 필름 기판의 제1 면 상에서 상기 반도체 칩과 상기 표시 소자 사이에 제공되는 제2 연결 패드들;
    상기 반도체 칩과 상기 제1 연결 패드들 및 상기 반도체 칩과 상기 제2 연결 패드들을 연결하는 배선들;
    상기 반도체 칩과 상기 제1 연결 패드들 사이에 제공되고 상기 필름 기판을 관통하는 제1 비아들;
    상기 반도체 칩과 상기 제2 연결 패드들 사이에 제공되고 상기 필름 기판을 관통하는 제2 비아들;
    상기 제1 패드 영역에 제공되는 제1 출력 패드들;
    상기 제2 패드 영역에 제공되는 제2 출력 패드들; 및
    상기 필름 기판의 상기 제2 면 상에서 상기 제1 비아들 및 상기 제2 비아들을 연결하는 하부 배선들을 포함하고,
    상기 제1 출력 패드들 중 적어도 하나는 상기 하부 배선들 중 대응하는 하부 배선을 통해 상기 제2 연결 패드들 중 대응하는 제2 연결 패드와 전기적으로 연결되는 반도체 모듈
  9. 제 8항에 있어서,
    상기 제1 연결 패드들을 통해 상기 반도체 칩과 상기 회로 기판이 전기적으로 연결되고,
    상기 제2 연결 패드들을 통해 상기 반도체 칩과 상기 표시 소자가 전기적으로 연결되는 반도체 모듈.
  10. 제 8항에 있어서,
    상기 제1 패드 영역은 출력 패드 영역들 및 입력 패드 영역을 포함하되,
    상기 출력 패드 영역들은 상기 입력 패드 영역의 양 측에 배치되고,
    상기 제1 출력 패드들은 상기 출력 패드 영역 상에 배치되고,
    상기 제1 연결 패드들과 상기 제1 출력 패드들은 상기 제1 방향을 따라 제1 폭 만큼 이격되고,
    상기 출력 패드 영역들은 각각은 상기 제1 방향과 교차하는 제2 방향에 따른 제2 폭을 가지되,
    상기 제1 폭은 상기 제2 폭보다 작거나 같은 반도체 패키지.
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