KR100881183B1 - 높이가 다른 범프를 갖는 반도체 칩 및 이를 포함하는반도체 패키지 - Google Patents

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Abstract

회로기판과 반도체 칩의 연결을 3차원적으로 배열하여 파인피치(fine pitch)를 갖는 회로기판과 반도체 칩의 연결을 용이하게 만들 수 있는 반도체 칩 및 이를 포함하는 반도체 패키지에 관해 개시한다. 이를 위해 본 발명에 의한 반도체 칩은 복수개의 열에 형성된 범프가 각각 높이를 서로 달리한다. 또한, 상기 반도체 칩이 연결되는 회로기판은, 상기 범프가 연결되는 지점에 높이를 달리하는 다른 범프가 형성되어 있다. 따라서 파일피치를 갖는 반도체 칩을 회로기판에 연결시 조립 마진을 극대화시킬 수 있다.
테이프 캐리어 패키지, 범프, 3차원 배열, 파인피치.

Description

높이가 다른 범프를 갖는 반도체 칩 및 이를 포함하는 반도체 패키지{Semiconductor chip having a different height bump and semiconductor package including the same}
도 1은 종래 기술에 의한 반도체 칩이 회로기판에 콘택되는 것을 설명하기 위한 평면도이다.
도 2는 종래 기술에 의한 반도체 칩이 회로기판에 콘택되는 것을 설명하기 위한 단면도이다.
도 3은 종래 기술에 의한 반도체 칩 및 회로기판에서 범프 및 인쇄회로패턴의 모양을 설명하기 위한 평면도이다.
도 4는 종래 기술에 의한 반도체 칩이 회로기판에 콘택되는 것을 설명하기 위한 다른 평면도이다.
도 5는 종래 기술에 의한 반도체 칩이 회로기판에 콘택되는 것을 설명하기 위한 다른 단면도이다.
도 6은 종래 기술에 의한 반도체 칩 및 회로기판에서 범프 및 인쇄회로패턴의 모양을 설명하기 위한 다른 평면도이다.
도 7은 일반적인 칩 온 필름(COF) 패키지에 사용되는 필름을 설명하기 위한 평면도이다.
도 8은 본 발명의 바람직한 실시예에 의한 COF 패키지 및 플립칩 패키지에서 반도체 칩이 회로기판에 접합되는 것을 설명하기 위한 단면도이다.
도 9는 본 발명의 바람직한 실시예에 따라 반도체 칩 및 회로기판의 범프 위치를 설명하기 위한 평면도이다.
도 10은 본 발명의 바람직한 실시예에 따라 반도체 칩이 회로기판에 콘택되는 것을 설명하기 위한 평면도이다.
도 11은 본 발명의 변형예를 설명하기 위한 단면도이다.
도 12 및 도 13은 본 발명의 다른 변형예를 설명하기 위한 단면도이다.
본 발명은 반도체 칩 및 이를 포함하는 반도체 패키지에 관한 것으로, 더욱 상세하게는 범프를 통하여 회로기판과 연결되는 반도체 칩 및 이를 포함하는 반도체 패키지에 관한 것이다.
반도체 칩이 점차 소형화됨에 따라 본드 패드(bond pad)의 형태가 파인피치(fine pitch) 형태로 변화하고 있다. 이에 따라 파인피치형 본드패드를 갖는 반도체 칩을 회로기판에 연결할 때 많은 문제점들이 발생하고 있다. 이러한 문제점은 반도체 칩은 집적도가 높아 파인피치형 본드 패드 형성이 가능한 반면, 상기 본드패드와 연결되는 회로기판의 인쇄회로패턴은 반도체 칩과 동일한 간격으로 파인피치 형태로 만드는 것이 어렵기 때문이다. 이에 따라 파인피치형 본드패드를 갖 는 반도체 칩을 회로기판에 연결할 때, 정렬 불량(misalignment defect) 혹은 합선 불량(short defect)과 같은 조립공정 상의 불량이 발생할 수 있다.
도 1은 종래 기술에 의한 반도체 칩이 회로기판에 콘택(contact)되는 것을 설명하기 위한 평면도이고, 도 2는 도 1의 II-II' 영역의 절단면도이고, 도 3은 반도체 칩 및 회로기판에서 범프(bump) 및 인쇄회로패턴의 모양을 설명하기 위한 평면도이다.
도 1 내지 도 3을 참조하면, 회로기판(10)은 내부에 반도체 칩(20)이 탑재(mount)될 수 있는 칩 접착부(14)가 형성되어 있다. 상기 칩 접착부(14) 내부 가장자리에는 반도체 칩(10)의 본드패드(24) 위에 형성된 범프(22A)가 연결될 수 있는 인쇄회로패턴(12A)이 복수개 형성되어 있다. 이때, 반도체 패키지(40)에서 상기 반도체 칩(20)의 본드패드(24) 위에 형성된 범프(22A)와 회로기판(10)의 인쇄회로패턴(12A)을 연결하는 구조는 도 3과 같이 직선형으로 배치된다.
그러나 본드패드(24)의 형태가 파인피치 형태로 바뀌어 본드 패드(24)간의 간격(P1)이 더욱 좁아짐에 따라, 회로기판(10)에서 더 이상 미세화 된 인쇄회로패턴(12A)을 만드는 것에 한계를 갖는다.
도 4는 종래 기술에 의한 반도체 칩이 회로기판에 콘택되는 것을 설명하기 위한 다른 평면도이고, 도 5는 도 4의 V-V' 영역의 단면도이고, 도 6은 반도체 칩 및 회로기판에서 범프 및 인쇄회로패턴의 모양을 설명하기 위한 다른 평면도이다.
도 4 내지 도 6을 참조하면, 상술한 미세화된 인쇄회로패턴(12B)의 구현을 용이하게 하기 위하여, 반도체 패키지(60)의 회로기판(10) 위에서 본드패드(24) 위 에 형성된 범프(22B)와 인쇄회로패턴(12B)의 연결구조가 엇갈림 형태(staggered type)로 전환 것을 보여준다. 따라서 도 5와 같이 좀 더 미세화된 본드패드(24)를 갖는 반도체 칩(20)을 회로기판(10)에 있는 엇갈림 형태의 인쇄회로패턴(12B)에 연결할 수 있게 되었다.
그러나 상술한 종래 기술과 같이 범프(22B)와 인쇄회로패턴(12B)의 연결을 직선형 연결 형태에서 평면을 좀 더 넓게 이용하는 2차원적 연결 방식으로 전환하여도, COF(Chip On Film) 패키지에 있어서 20㎛ 이하의 파인피치를 갖는 반도체 칩을 회로기판에 연결하는 데에는 아직까지 그 기술적 한계가 존재한다.
본 발명이 이루고자 하는 기술적 과제는 상술한 문제점들을 해결할 수 있도록 반도체 칩에 있는 본드 패드 및 범프의 형태를 3차원적으로 변환시켜 회로기판과 좀 더 미세화된 연결을 구현할 수 있는 높이가 다른 범프를 갖는 반도체 칩을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상술한 문제점들을 해결할 수 있도록 상기 반도체 칩을 포함하는 반도체 패키지를 제공하는데 있다.
상기 기술적 과제를 달성하기 위해 본 발명에 의한 높이가 다른 범프를 갖는 반도체 칩은, 반도체 칩과, 상기 반도체 칩의 표면에 형성된 본드 패드와, 상기 본드 패드 위에 형성된 높이를 달리하는 범프를 갖는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 의하면, 상기 본드 패드는, 복수개 열(row)인 것이 적합하며, 상기 복수개 열로 배치된 본드 패드는, 지그재그(zigzag) 형태로 배치된 것이 적합하다.
또한 본 발명의 바람직한 실시예에 의하면, 상기 범프는, 금(Au) 재질인 것이 적합하며, 상기 높이를 달리하는 범프는, 각 열(row)마다 그 높이가 각각 다른 것으로서, 상기 범프가 형성되지 않은 제1 높이와, 상기 범프 높이의 최대값인 제2 높이와, 상기 제1 높이와 제2 높이의 사이값인 제3 높이를 포함하는 것이 적합하다.
바람직하게는, 전기적 연결을 위한 콘택시 자동 정렬을 수행할 수 있는 끝단 구조를 포함하는 것이 적합하며, 상기 끝단구조는, 요철 구조인 것이 적합하다.
상기 다른 기술적 과제를 달성하기 위하여 본 발명은, 높이가 다른 범프가 본드패드에 형성된 반도체 칩과, 상기 반도체 칩이 연결되고 상기 범프가 연결되는 지점에 높이를 달리하는 다른 범프가 형성된 회로기판을 구비하는 것을 특징으로 하는 반도체 패키지를 제공한다.
본 발명의 바람직한 실시예에 의하면, 상기 반도체 패키지는, COF(Chip On Film) 및 TCP(Tape Carrier Package) 중에서 선택된 하나이거나 혹은 플립칩(flip chip) 패키지 인 것이 적합하다.
상기 반도체 칩 및 회로기판에 형성된 범프는 끝단이 넓어지거나 혹은 좁아질 수 있다. 또한 상기 회로기판에 형성된 범프는, 구리 재질의 회로패턴 위에 형성된 니켈(Ni)층과, 상기 니켈층 위에 형성된 금 재질의 범프를 포함하는 것이 적합하다.
또한 본 발명의 바람직한 실시예에 의하면, 상기 반도체 칩 및 회로기판에 형성된 높이가 다른 범프는, 상기 범프가 형성되지 않은 제1 높이와, 상기 범프 높이의 최대값인 제2 높이와, 상기 제1 및 제2 높이의 사이값인 제3 높이를 갖는 것이 적합하다.
바람직하게는 상기 반도체 칩 및 상기 회로기판에서 상기 제2 높이를 갖는 범프는, 끝단에 전기적 연결을 위한 콘택시 자동 정렬을 수행할 수 있는 구조를 포함하는 것이 적합하며, 상기 자동 정렬을 수행할 수 있는 구조는, 콘택시 서로 대응하는 요철구조인 것이 적합하다.
본 발명에 따르면, 반도체 칩의 본드패드 위에 형성된 범프와 회로기판의 인쇄회로패턴의 연결을 3열 이상 복수열로 하고, 이를 범프의 높이차를 이용하여 3차원적으로 연결시켜 파인피치를 갖는 본드패드의 연결시, 정렬 불량(misalignment defect) 혹은 합선 불량(short defect)과 같은 조립공정 상의 불량을 줄일 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 아래의 상세한 설명에서 개시되는 실시예는 본 발명을 한정하려는 의미가 아니라, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게, 본 발명의 개시가 실시 가능한 형태로 완전해지도록 발명의 범주를 알려주기 위해 제공되는 것이다.
도 7은 일반적인 칩 온 필름(COF: Chip On Film)) 패키지에 사용되는 필름을 설명하기 위한 평면도이다.
도 7을 참조하면, COF 패키지의 필름(10) 위에 반도체 칩을 탑재하지 않은 상태의 평면도로서, 필름(10)은 열팽창 계수나 내구성이 우수한 폴리이미드를 기본 재질로 사용한다. 상기 필름(10) 위에는 반도체 칩이 탑재되는 칩 접착부(14)가 형성되고, 상기 칩 접착부(14) 내부의 가장자리를 따라 반도체 칩에 있는 범프와 연결되는 인너리드(inner lead) 기능의 인쇄회로패턴(12C)이 조밀하게 형성된다.
또한 상기 필름(10) 내에는 폴리이미드 재질의 필름(10)에 대한 휘어짐을 원활하게 할 수 있는 슬릿(slit, 30)이 별도로 형성될 수 있다. 도면에서 참조부호 16은 상기 인너리드 기능의 인쇄회로패턴(12C)과 연결된 아우터리드(outer lead)를 가리키고, A1은 인쇄회로패턴이 손상을 받거나 외부의 도전성 물질에 의하여 합선(short)이 발생되는 것을 방지하기 위하여 솔더 레지스트(solder resist)가 코팅되는 영역을 가리킨다. 또한 A2는 전기적 검사가 완료된 후, 개별적인 COF 패키지로 만들기 위해 절단이 이루어지는 선(line)을 가리킨다.
도 8은 본 발명의 바람직한 실시예에 의한 COF 패키지 및 플립칩 패키지에서 반도체 칩이 회로기판에 접합되는 것을 설명하기 위한 단면도이다.
도 8을 참조하면, 도 10의 VIII-VIII' 절단면에 대하여 반도체 칩(200)이 부착된 상태의 단면도로서, 반도체 칩(200) 위에 통상적인 본드 패드(202A, 202B, 202C)가 3열로 형성되어 있다. 이때 상기 본드 패드(202A, 202B, 202C) 위에는 높이가 다른 범프(204B, 204C)가 각각 형성되어 있다.
본 발명에서 본드패드(202A, 202B, 202C) 위에 형성된 범프(204)의 높이라 함은, 첫 번째 본드 패드(202A)와 같이 범프가 형성되지 않은 제1 높이와, 세 번째 본드 패드(202C)와 같이 범프 높이의 최대값인 제2 높이와, 두 번째 본드 패드(202B)와 같이 상기 제1 높이와 제2 높이의 사이값인 제3 높이를 의미한다. 따라서 본 발명의 바람직한 실시예에서는 반도체 칩(200)의 본드 패드(202) 위에 형성된 범프(204)의 높이는 각 열(row)마다 그 높이를 각각 달리한다. 이에 따라 반도체 칩(200)과 회로기판(102)의 연결을 평면뿐만 아니라 공간까지 이용하는 3차원적으로 실시하는 것이 가능하게 된다. 이러한 범프(204)는 금(Au)을 재질로 형성하는 것이 바람직하다.
한편, 회로기판(102) 위에는 서로 분리된 형태의 인너리드인 인쇄회로패턴(104A, 104B, 104C)이 각각 형성되고 있고, 상기 인쇄회로패턴(104A, 104B, 104C) 위에는 반도체 칩(200)과 마찬가지로 높이를 달리하는 다른 범프(106B, 106C)가 각각 형성되어 있다. 상기 인쇄회로패턴(104A, 104B, 104C)에 형성된 범프(106) 역시 상기 반도체 칩(200)에 형성된 범프와 동일하게 범프가 형성되지 않은 제1 높이, 범프가 형성된 높이의 최대값인 제2 높이 및 상기 제1 및 제2 높이의 사이값인 제3 높이를 갖는 것이 적합하다.
상기 회로기판(102)은 재질이 FR4나 BT와 같은 수지를 이용한 고형(rigid type) 기판이거나 폴리이미드와 같은 재질을 이용한 휘어질 수 있는 기판(flexible type substrate)일 수 있다. 따라서 회로기판에 형성된 범프(106B, 106C)와 반도체 칩(200)의 본드패드(202) 위에 형성된 범프(204B, 204C)가 각각 서로 연결되어 공간을 활용한 3차원적인 연결이 이루어진다. 이러한 3차원적 연결은 평면과 공간을 동시에 활용한 콘택 방식이기 때문에 반도체 칩(200)의 본드패드(202)의 간격이 20㎛ 이하로 조밀해지더라도 콘택을 가능하게 할 수 있다.
도 9는 본 발명의 바람직한 실시예에 따라 반도체 칩 및 회로기판의 범프 위치를 설명하기 위한 평면도이고, 도 10은 본 발명의 바람직한 실시예에 따라 반도체 칩이 회로기판에 콘택되는 것을 설명하기 위한 평면도이다.
도 9 및 도 10을 참조하면, 본 발명에 의한 반도체 칩의 본드패드는 그 배열이 지그재그형인 특징이 있어서 평면 공간을 보다 효율적으로 활용할 수 있는 구조로 되어 있다. 도 9에서 본드패드 202C와 202A는 원래 하나밖에 본드패드를 배치할 수 없는 것이 일반적인 본드패드 설계의 원칙이다. 그러나 본드패드 202A, 202B, 202C를 지그재그 형태로 배치하면서 202C 및 202A는 상하로 연결되는 직선을 중심으로 서로 중복되는 영역에 배치되어 있다. 따라서 본 발명에 의한 본드패드(202A, 202B, 202C)는 각 열의 수직 방향을 따라 직선상으로 일부 본드패드(202A, 202C)의 배치가 서로 중복되는 구조이다. 도 10에서는 양쪽 측면에는 비록 3차원적인 인쇄회로패턴의 배열을 하지 않았지만, 이는 상부 및 하부에 있는 것과 같이 3차원적인 인쇄회로패턴(104A, 104B, 104C)으로 만들 수 있다.
도면과 같이 본드패드(202) 및 인쇄회로패턴(104)에 있는 높이를 달리하는 범프(106B, 106C, 202B, 204C)를 이용하여 반도체 패키지(100)는, COF 패키지, TCP 패키지 및 플립칩(flip chip) 패키지에 응용될 수 있는 구조이다.
도 11은 본 발명의 변형예를 설명하기 위한 단면도이다.
도 11을 참조하면, 상기 본드패드(202) 및 인너리드 기능의 인쇄회로패턴(104)에 형성된 제3 높이를 갖는 범프(204B1, 106B1)의 끝단에 도면과 같이 요철 구조를 만들 수 있다. 이러한 구조는 전기적 연결을 위한 콘택시에 약간의 정렬 오차가 발생하더라도 이를 자동 정렬시켜 주는 역할을 수행할 수 있다. 이러한 요철구조는 당업자의 창작 범위 내에서 여러 다른 모양으로 변형이 가능하다.
도 12 및 도 13은 본 발명의 다른 변형예를 설명하기 위한 단면도이다.
도 12 및 도 13을 참조하면, 도 12에서는 범프(204, 106)의 형태가 일정한 폭을 갖도록 형성되었으나, 도 12에 나타난 범프(204B2, 108B2)와 같이 끝단이 가늘어지도록 만들어 더욱 미세화된 연결을 실현할 수 있고, 도 13에 나타난 범프(204B3, 106B3)와 같이 끝단이 넓어지도록 만들어 공간 활용 효과를 높일 수 있다. 한편 상기 인쇄회로패턴(104)은 구리 재질인 것이 적합하고, 상기 인쇄회로패턴(104) 위에 형성된 범프(106B3)는 금 재질인 것이 적합하며, 상기 인쇄회로패턴(104)과 범프(106B3) 사이에 니켈층(108)을 만들 수도 있다.
본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함이 명백하다.
따라서, 상술한 본 발명에 따르면, 반도체 칩의 본드패드 위에 형성된 범프와 회로기판의 인쇄회로패턴의 연결을, 3열 이상 복수열로 하고, 이를 범프의 높이차를 이용하여 3차원적으로 연결시켜, 파인피치를 갖는 본드패드를 회로기판의 인쇄회로패턴에 연결시, 정렬 불량(misalignment defect) 혹은 합선 불량(short defect)과 같은 조립공정 상의 불량을 줄일 수 있다.

Claims (20)

  1. 반도체 칩;
    상기 반도체 칩의 표면에 가장자리를 따라 형성된 3열 이상의 본드 패드; 및
    상기 3열 이상의 본드 패드 위에 형성된 각 열마다 높이를 달리하는 범프를 갖는 것을 특징으로 하는 높이가 다른 범프를 갖는 반도체 칩.
  2. 삭제
  3. 제1항에 있어서,
    상기 3열 이상으로 배치된 본드 패드는,
    지그재그(zigzag) 형태로 배치된 것을 특징으로 하는 높이가 다른 범프를 갖는 반도체 칩.
  4. 제3항에 있어서,
    상기 지그재그 형태로 배치된 본드패드는,
    직선상으로 서로 중복되는 영역에 배치되는 것을 특징으로 하는 높이가 다른 범프를 갖는 반도체 칩.
  5. 삭제
  6. 제1항에 있어서,
    상기 범프는, 금(Au) 재질인 것을 특징으로 하는 높이가 다른 범프를 갖는 반도체 칩.
  7. 제1항에 있어서,
    상기 범프의 높이는,
    상기 범프가 형성되지 않은 제1 높이와,
    상기 범프 높이의 최대값인 제2 높이와,
    상기 제1 높이와 제2 높이의 사이값인 제3 높이인 것을 특징으로 하는 높이가 다른 범프를 갖는 반도체 칩.
  8. 제7항에 있어서,
    상기 제3 높이를 갖는 범프는,
    전기적 연결을 위한 콘택시 자동 정렬을 수행할 수 있는 끝단 구조를 포함하 는 것을 특징으로 하는 높이가 다른 범프를 갖는 반도체 칩.
  9. 제8항에 있어서,
    상기 끝단구조는, 요철 구조인 것을 특징으로 하는 높이가 다른 범프를 갖는 반도체 칩.
  10. 본드패드에 높이가 다른 범프가 가장자리를 따라 3열 이상 형성된 반도체 칩; 및
    상기 반도체 칩이 연결되고 상기 범프가 연결되는 지점에 각 열마다 높이를 달리하는 다른 범프가 3열 이상 형성된 회로기판을 구비하는 것을 특징으로 하는 반도체 패키지.
  11. 제10항에 있어서,
    상기 반도체 패키지는,
    COF(Chip On Film) 및 TCP(Tape Carrier Package) 중에서 선택된 하나인 것을 특징으로 하는 반도체 패키지.
  12. 제10항에 있어서,
    상기 반도체 패키지는, 플립칩(flip chip) 패키지 인 것을 특징으로 하는 반도체 패키지.
  13. 삭제
  14. 삭제
  15. 제10항에 있어서,
    상기 반도체 칩 및 회로기판에 형성된 범프는 끝단이 넓어지는 것을 특징으로 하는 반도체 패키지.
  16. 제10항에 있어서,
    상기 반도체 칩 및 회로기판에 형성된 범프는 끝단이 좁아지는 것을 특징으로 하는 반도체 패키지.
  17. 제10항에 있어서,
    상기 회로기판에 형성된 범프는,
    구리 재질의 회로패턴 위에 형성된 니켈(Ni)층; 및
    상기 니켈층 위에 형성된 금 재질의 범프를 포함하는 것을 특징으로 하는 반도체 패키지.
  18. 제10항에 있어서,
    상기 반도체 칩 및 회로기판에 형성된 높이가 다른 범프는,
    상기 범프가 형성되지 않은 제1 높이와,
    상기 범프 높이의 최대값인 제2 높이와,
    상기 제1 및 제2 높이의 사이값인 제3 높이를 갖는 것을 특징으로 하는 반도체 패키지.
  19. 제18항에 있어서,
    상기 반도체 칩 및 상기 회로기판에서 상기 제3 높이를 갖는 범프는,
    끝단에 전기적 연결을 위한 콘택시 자동 정렬을 수행할 수 있는 구조를 포함하는 것을 특징으로 하는 반도체 패키지.
  20. 제19항에 있어서,
    상기 자동 정렬을 수행할 수 있는 구조는, 콘택시 서로 대응하는 요철구조인 것을 특징으로 하는 반도체 패키지.
KR1020060115430A 2006-11-21 2006-11-21 높이가 다른 범프를 갖는 반도체 칩 및 이를 포함하는반도체 패키지 KR100881183B1 (ko)

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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10886643B2 (en) 2018-02-08 2021-01-05 Samsung Display Co., Ltd. Display device
US11262811B2 (en) 2020-02-10 2022-03-01 Samsung Display Co., Ltd. Display apparatus
US11393891B2 (en) 2019-02-08 2022-07-19 Samsung Display Co., Ltd. Display device having reduced non-display area
US11627660B2 (en) 2020-03-31 2023-04-11 Samsung Display Co., Ltd. Flexible circuit board and display apparatus including ihe same

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5395407B2 (ja) * 2008-11-12 2014-01-22 ルネサスエレクトロニクス株式会社 表示装置駆動用半導体集積回路装置および表示装置駆動用半導体集積回路装置の製造方法
US20120098120A1 (en) * 2010-10-21 2012-04-26 Taiwan Semiconductor Manufacturing Company, Ltd. Centripetal layout for low stress chip package
JP5919641B2 (ja) * 2011-04-27 2016-05-18 富士通株式会社 半導体装置およびその製造方法並びに電子装置
KR20120126366A (ko) * 2011-05-11 2012-11-21 에스케이하이닉스 주식회사 반도체 장치
CN102917553B (zh) * 2012-10-22 2016-04-20 友达光电（苏州）有限公司 焊接定位结构
TWI567887B (zh) * 2014-06-11 2017-01-21 矽品精密工業股份有限公司 封裝結構及其製法
JP6769721B2 (ja) * 2016-03-25 2020-10-14 デクセリアルズ株式会社 電子部品、異方性接続構造体、電子部品の設計方法
KR102508527B1 (ko) 2016-07-01 2023-03-09 삼성전자주식회사 필름형 반도체 패키지
KR20180027692A (ko) 2016-09-06 2018-03-15 삼성디스플레이 주식회사 표시 장치
TWI749268B (zh) * 2017-10-16 2021-12-11 矽創電子股份有限公司 晶片封裝結構及其電路引腳結構
JP6826088B2 (ja) * 2017-11-28 2021-02-03 旭化成エレクトロニクス株式会社 半導体パッケージ及びカメラモジュール
TW202042359A (zh) * 2019-05-02 2020-11-16 南茂科技股份有限公司 薄膜覆晶封裝結構
KR102430750B1 (ko) * 2019-08-22 2022-08-08 스템코 주식회사 회로 기판 및 그 제조 방법
KR20210052741A (ko) 2019-10-31 2021-05-11 삼성디스플레이 주식회사 표시장치
KR20210152628A (ko) 2020-06-08 2021-12-16 삼성디스플레이 주식회사 칩 온 필름, 표시 장치, 칩 온 필름의 제조 방법, 및 칩 온 필름의 제조 장치

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10209207A (ja) * 1997-01-28 1998-08-07 Matsushita Electric Ind Co Ltd チップの実装方法
JP2005117036A (ja) * 2003-10-04 2005-04-28 Samsung Electronics Co Ltd テープ配線基板とそれを利用した半導体チップパッケージ
KR20060000576A (ko) * 2004-06-29 2006-01-06 매그나칩 반도체 유한회사 테이프 케리어 패키지의 범프 구조

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW586199B (en) * 2002-12-30 2004-05-01 Advanced Semiconductor Eng Flip-chip package
TW200520123A (en) * 2003-10-07 2005-06-16 Matsushita Electric Ind Co Ltd Method for mounting semiconductor chip and semiconductor chip-mounted board

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10209207A (ja) * 1997-01-28 1998-08-07 Matsushita Electric Ind Co Ltd チップの実装方法
JP2005117036A (ja) * 2003-10-04 2005-04-28 Samsung Electronics Co Ltd テープ配線基板とそれを利用した半導体チップパッケージ
KR20060000576A (ko) * 2004-06-29 2006-01-06 매그나칩 반도체 유한회사 테이프 케리어 패키지의 범프 구조

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10886643B2 (en) 2018-02-08 2021-01-05 Samsung Display Co., Ltd. Display device
US11393891B2 (en) 2019-02-08 2022-07-19 Samsung Display Co., Ltd. Display device having reduced non-display area
US11262811B2 (en) 2020-02-10 2022-03-01 Samsung Display Co., Ltd. Display apparatus
US11693458B2 (en) 2020-02-10 2023-07-04 Samsung Display Co., Ltd. Display apparatus
US11627660B2 (en) 2020-03-31 2023-04-11 Samsung Display Co., Ltd. Flexible circuit board and display apparatus including ihe same

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CN101188218A (zh) 2008-05-28
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TW200824080A (en) 2008-06-01

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