JP2008131035A - バンプ付き半導体チップ及びそれを備える半導体パッケージ - Google Patents

バンプ付き半導体チップ及びそれを備える半導体パッケージ Download PDF

Info

Publication number
JP2008131035A
JP2008131035A JP2007273064A JP2007273064A JP2008131035A JP 2008131035 A JP2008131035 A JP 2008131035A JP 2007273064 A JP2007273064 A JP 2007273064A JP 2007273064 A JP2007273064 A JP 2007273064A JP 2008131035 A JP2008131035 A JP 2008131035A
Authority
JP
Japan
Prior art keywords
bump
chip
height
circuit board
bumps
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2007273064A
Other languages
English (en)
Inventor
Ji-Hwan Hwang
智 煥 黄
Dong Han Kim
東 漢 金
Chul-Woo Kim
▲てつ▼ 禹 金
Sang-Hee Lee
相 ▲き▼ 李
光 ▲しん▼ ▲はい▼
Kwang-Jin Bae
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2008131035A publication Critical patent/JP2008131035A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49572—Lead-frames or other flat leads consisting of thin flexible metallic tape with or without a film carrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3431—Leadless components
    • H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05567—Disposition the external layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1301—Shape
    • H01L2224/13016—Shape in side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1301—Shape
    • H01L2224/13016—Shape in side view
    • H01L2224/13017—Shape in side view being non uniform along the bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1301—Shape
    • H01L2224/13016—Shape in side view
    • H01L2224/13018—Shape in side view comprising protrusions or indentations
    • H01L2224/13019—Shape in side view comprising protrusions or indentations at the bonding interface of the bump connector, i.e. on the surface of the bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8112—Aligning
    • H01L2224/81136—Aligning involving guiding structures, e.g. spacers or supporting members
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/189—Printed circuits structurally associated with non-printed electric components characterised by the use of a flexible or folded printed circuit
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0364—Conductor shape
    • H05K2201/0367—Metallic bump or raised conductor not used as solder bump
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09372—Pads and lands
    • H05K2201/094—Array of pads or lands differing from one another, e.g. in size, pitch or thickness; Using different connections on the pads
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09709—Staggered pads, lands or terminals; Parallel conductors in different planes
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10674—Flip chip
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10681—Tape Carrier Package [TCP]; Flexible sheet connector
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/16—Inspection; Monitoring; Aligning
    • H05K2203/167—Using mechanical means for positioning, alignment or registration, e.g. using rod-in-hole alignment
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/303—Surface mounted components, e.g. affixing before soldering, aligning means, spacing means
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)

Abstract

【課題】互いに高さの異なる複数のバンプを有する半導体チップ及びそれを備える半導体パッケージを提供する。
【解決手段】半導体チップ上に複数の列に配置され互いに高さが異なるチップバンプと、半導体チップが連結される回路基板上にチップバンプが連結される地点に高さの異なる基板バンプが形成される半導体チップ及び半導体パッケージである。
【選択図】図８

Description

本発明は、半導体チップ及びそれを備える半導体パッケージに係り、特にバンプを通じて回路基板と連結される半導体チップ及びそれを備える半導体パッケージに関する。
半導体チップを回路基板に連結するための電極部であるボンドパッド（ボンディングパッド）を当該半導体チップに形成し、このボンドバッド上に形成された導電性の突起状電極であるバンプを介して半導体チップと回路基板とを連結する技術が知られている。このような技術において、半導体チップが次第に小型化されるにつれて、ボンドパッドの形態がファインピッチ形態に変化している。これにより、ファインピッチ型ボンドパッドを有する半導体チップを回路基板に連結する時に多くの問題点が発生している。それは、半導体チップは、集積度が高くてファインピッチ型ボンドパッドの形成が可能である一方、前記ボンドパッドと連結される回路基板の印刷回路パターンは、半導体チップと同じ間隔でファインピッチ形態にし難いためである。これにより、ファインピッチ型ボンドパッドを有する半導体チップを回路基板に連結するとき、整列不良あるいは短絡不良のような組立工程上の不良が発生しうる。
図１は、従来技術による半導体チップが回路基板に連結されているところを説明するための平面図であり、図２は、図１のＩＩ−ＩＩ´領域の断面図であり、図３は、半導体チップ及び回路基板でバンプ及び印刷回路パターンの形態を説明するための平面図である。
図１ないし図３に示すように、回路基板１０には、内部に半導体チップ２０が搭載されるチップ接着部１４が形成されている。前記チップ接着部１４の内部エッジには、半導体チップ２０のボンドパッド２４上に形成されたバンプ２２Ａが連結される印刷回路パターン１２Ａが複数個形成されている。このとき、半導体パッケージ４０において、前記半導体チップ２０のボンドパッド２４上に形成されたバンプ２２Ａと回路基板１０の印刷回路パターン１２Ａとを連結する構造は、図３のように直線形に配置される。
しかし、ボンドパッド２４の形態がファインピッチ形態に変わってボンドパッド２４間の間隔Ｐ１がさらに狭くなるにつれて、回路基板１０でそれ以上微細化された印刷回路パターン１２Ａを設けるのに限界を有する。
図４は、従来技術による半導体チップが回路基板に連結されているところを説明するための他の平面図であり、図５は、図４のＶ−Ｖ´領域の断面図であり、図６は、半導体チップ及び回路基板でバンプ及び印刷回路パターンの形態を説明するための他の平面図である。
図４ないし図６に示される従来技術では、前述した微細化された印刷回路パターン１２Ａの具現を容易にするために、半導体パッケージ６０の回路基板１０上でボンドパッド２４上に形成されたバンプ２２Ｂと印刷回路パターン１２Ｂとの連結構造をずらした形態に転換している。したがって、図５のように、さらに微細化されたボンドパッド２４を有する半導体チップ２０を回路基板１０にあるずらした形態の印刷回路パターン１２Ｂに連結することが可能となる。
しかし、この従来技術のように、バンプ２２Ｂと印刷回路パターン１２Ｂとの連結を直線形連結形態から平面をさらに広く利用する２次元的連結方式に転換しても、ＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ：チップオンフィルム）パッケージにおいて、２０μｍ以下のファインピッチを有する半導体チップを回路基板に連結するのには、まだその技術的限界が存在する。
本発明が解決しようとする課題は、前述した問題点を解決するように、半導体チップにあるボンドパッド及びバンプの形態を３次元的に変換させて、回路基板とさらに微細化された連結を具現できる、互いに高さの異なる複数のバンプを有する半導体チップを提供するところにある。
本発明が解決しようとする他の課題は、前述した問題点を解決するように、前記半導体チップを備える半導体パッケージを提供するところにある。
前記課題を解決するために、本発明によるバンプ付き半導体チップは、半導体チップと、前記半導体チップの表面に形成されたボンドパッドと、前記ボンドパッド上に形成された互いに高さの異なるバンプと、を備えることを特徴とする。
本発明の好ましい実施形態によれば、前記ボンドパッドは、複数の列に配置されることが望ましく、前記複数の列に配置されたボンドパッドは、隣り合う列が互いにオフセットをもってジグザグに配置されることが望ましい。
また、本発明の好ましい実施形態によれば、前記バンプは、金材質であることが好ましく、前記複数のバンプは、各列の間でその高さが互いに異なるものであって、最小である第１高さをもつ第１チップバンプと、最大である第２高さをもつ第２チップバンプと、前記第１高さと第２高さとの間の高さである第３高さをもつ第３チップバンプと、を有することが望ましい。ここで、前記第１高さはゼロであってもよく、前記第３高さは、第１高さと第２高さとの中間の高さであることが望ましい。
好ましくは、第３チップバンプは、回路基板上に形成された回路基板バンプと連結されるものであり、当該連結時に自己整合を行える終端構造を含むことが望ましく、前記終端構造は、凹凸構造であることが望ましい。
前記他の課題を解決するために、本発明は、互いに高さの異なる複数のチップバンプがボンドパッド上に形成された半導体チップと、前記チップバンプが連結される地点に前記チップバンプに対応する高さの回路基板バンプが形成されており、前記半導体チップと連結される回路基板と、を備えることを特徴とする半導体パッケージを提供する。
本発明の好ましい実施形態によれば、前記半導体パッケージは、ＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ：チップオンフィルム）及びＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ：テープキャリアパッケージ）のうち選択された一つであるか、あるいはフリップチップパッケージであることが望ましい。
前記チップバンプ及び回路基板バンプは、終端が広くなるか、あるいは狭くなりうる。また、前記回路基板バンプは、材質が銅の回路パターン上に形成されたニッケル層と、前記ニッケル層上に形成された金層と、を備えることが望ましい。
また、本発明の好ましい実施形態によれば、前記互いに高さの異なる複数のチップバンプは、その高さが最小である第１高さをもつ第１チップバンプと、その高さが最大である第２高さをもつ第２チップバンプと、前記第１高さと第２高さとの間の高さである第３高さをもつ第３チップバンプと、を有し、前記互いに高さの異なる複数の回路基板バンプは、その高さが最大である第１高さをもつ第１回路基板バンプと、その高さが最小である第２高さをもつ第２回路基板バンプと、前記第１高さと第２高さとの間の高さである第３高さをもつ第３回路基板バンプと、を有し、前記第１チップバンプと前記第１回路基板バンプ、前記第２チップバンプと前記第２回路基板バンプ、前記第３チップバンプと前記第３回路基板バンプが電気的に連結されることが望ましい。
好ましくは、前記第３チップバンプ及び前記第３回路基板バンプは、前記連結時に自己整合を行える終端構造を含むことが望ましく、前記終端構造は、前記連結時に互いに対応する凹凸構造であることが望ましい。
本発明によれば、半導体チップのボンドパッド上に形成されたバンプと回路基板の印刷回路パターンとの連結を３列以上の複数列にし、それを複数のバンプの高低差を利用して３次元的に連結させるので、ファインピッチを有するボンドパッドを回路基板の印刷回路パターンに連結するとき、整列不良あるいは短絡不良のような組立工程上の不良を減らすことができる。
以下、添付された図面を参照して、本発明の好ましい実施形態を詳細に説明する。しかし、下記の詳細な説明で開示される実施形態は、本発明を限定する意味ではなく、当業者に本発明の開示が実施可能な形態に完全になるように発明の範疇を知らせるために提供されるものである。
図７は、一般的なＣＯＦパッケージに使われるフィルムを説明するための平面図である。
図７は、ＣＯＦパッケージのフィルム１０上に半導体チップを搭載しない状態の平面図であって、フィルム１０は、熱膨張係数や耐久性に優れたポリイミドを基本材質として使用する。前記フィルム１０上には、半導体チップが搭載されるチップ接着部１４が形成され、前記チップ接着部１４の内部エッジに沿って半導体チップにあるバンプと連結されるインナーリード機能の印刷回路パターン１２Ｃが稠密に形成される。
また、前記フィルム１０内には、ポリイミド材質のフィルム１０に対する反りを円滑にするスリット３０が別途に形成される。参照符号１６は、前記インナーリード機能の印刷回路パターン１２Ｃと連結されたアウターリードを表し、Ａ１は、印刷回路パターンが損傷されるか、または外部の導電性物質により短絡が発生することを防止するために、ソルダレジストがコーティングされる領域を表す。また、Ａ２は、電気的検査が完了した後、個別的なＣＯＦパッケージにするために切断される線を表す。
図８は、本発明の好ましい実施形態によるＣＯＦパッケージ及びフリップチップパッケージにおいて、半導体チップが回路基板に接合されているところを説明するための断面図である。
図８は、図１０のＶＩＩＩ−ＶＩＩＩ´の切断面に対して半導体チップ２００が付着された状態の断面図であって、半導体チップ２００上に通常的なボンドパッド２０２Ａ，２０２Ｂ，２０２Ｃが３列に形成されている。たとえば、図１０に示される例では、複数のボンドバッド２０２Ａが、回路基板に対応する実装部分のエッジから最も近くに第１列として配置され、複数のボンドバッド２０２Ｂが前記第１列の隣に第２列として配置され、複数のボンドパッド２０２Ｃが、実装部分のエッジから最も遠くに第３列として配置されている。このとき、前記ボンドパッド２０２Ａ，２０２Ｂ，２０２Ｃ上には、互いに高さの異なるバンプ２０４Ａ，２０４Ｂ，２０４Ｃがそれぞれ形成されている。
本発明において、ボンドパッド２０２Ａ，２０２Ｂ，２０２Ｃ上に形成されたバンプ２０４は、第１列のボンドパッド２０２Ａ上の高さが最小である第１高さをもつ第１チップバンプ２０４Ａと、第３列のボンドパッド２０２Ｃ上の高さが最大である第２高さをもつ第２チップバンプ２０４Ｃと、第２列のボンドパッド２０２Ｂ上の前記第１高さと第２高さとの間の高さである第３高さをもつ第３チップバンプ２０４Ｂと、を有する。したがって、本発明の好ましい実施形態では、半導体チップ２００のボンドパッド２０２上に形成されたバンプ２０４は、各列の間で、その高さが異なる。これにより、半導体チップ２００と回路基板１０２との連結を平面だけでなく空間まで利用する３次元的に実施することが可能になる。かかるバンプ２０４は、金層を含むことが望ましい。
一方、回路基板１０２上には、互いに分離された形態のインナーリードである印刷回路パターン１０４Ａ，１０４Ｂ，１０４Ｃがそれぞれ形成されており、前記印刷回路パターン１０４Ａ，１０４Ｂ，１０４Ｃ上には、半導体チップ２００と同様に互いに高さの異なる複数のバンプ１０６Ａ，１０６Ｂ，１０６Ｃがそれぞれ形成されている。前記印刷回路パターン１０４Ａ，１０４Ｂ，１０４Ｃに形成されたバンプ１０６は、前記半導体チップ２００に形成されたバンプとは逆に、バンプの高さが最大である第１高さをもつ第１回路基板バンプ１０６Ａ、バンプの高さが最小である第２高さをもつ第２回路基板バンプ１０６Ｃ、及び前記第１高さと第２高さとの間の高さである第３高さをもつ第３回路基板バンプ１０６Ｂを有することが望ましい。
前記回路基板１０２は、材質がＦＲ４やＢＴのような樹脂を利用した固形基板であるか、またはポリイミドのような材質を利用したフレキシブル基板でありうる。したがって、回路基板に形成された回路基板バンプ１０６Ａ，１０６Ｂ，１０６Ｃと半導体チップ２００のボンドパッド２０２上に形成されたチップバンプ２０４Ａ，２０４Ｂ，２０４Ｃにおいて、第１回路基板バンプと第１チップバンプ、第２回路基板バンプと第２チップバンプ、第３回路基板バンプと第３チップバンプ、すなわち、回路基板バンプ１０６Ａとチップバンプ２０４Ａ，回路基板バンプ１０６Ｂとチップバンプ２０４Ｂ、回路基板バンプ１０６Ｃとチップバンプ２０４Ｃがそれぞれ互いに連結されて、空間を活用した３次元的な連結がなされる。かかる３次元的な連結は、平面と空間を同時に活用した連結方式であるため、半導体チップ２００のボンドパッド２０２の間隔が２０μｍ以下に稠密になっても連結可能にする。たとえば、回路基板バンプ１０６Ｂとチップバンプ２０４Ｂが連結される領域の第３高さにおいて何らかの理由により回路基板面に対して水平方向に突出部が生じたとすると、隣接するバンプ（２０４Ａ、２０４Ｂ、および２０４Ｃ)が同じ高さの場合は近傍を通る印刷回路パターンとのショートによる欠陥が生じ易いが、隣接するバンプが互いに異なる場合はショートによる欠陥が起こり難くなる。
図９は、本発明の好ましい実施形態によって、半導体チップ及び回路基板のバンプの位置を説明するための平面図であり、図１０は、本発明の好ましい実施形態によって、半導体チップが回路基板に連結されているところを説明するための平面図である。
図９及び図１０に示すように、本発明による半導体チップのボンドパッドは、その配列がジグザグ型、すなわち隣り合う列が互いにオフセットをもってジグザグに配置されるという特徴があるので、平面空間をさらに効率的に活用できる構造となっている。したがって、ボンドパッド２０２Ａ，２０２Ｂ，２０２Ｃの配置は各列の垂直方向を直線上に互いに重なる構造である。具体的には、図９において、各列に対して垂直方向に伸びる直線を想定すると、たとえばボンドパッド２０２Ａの右側部分、２０２Ｂの左側部分，および２０２Ｃの右側部分は、すべて直線と重なる部分を有する。図１０では、両側面には３次元的な印刷回路パターンの配列を行わなかったが、これは、上部及び下部にあるように３次元的な印刷回路パターン１０４Ａ，１０４Ｂ，１０４Ｃのような配列にすることもできる。
図面のように、ボンドパッド２０２及び印刷回路パターン１０４に形成された互いに高さの異なる複数のバンプ１０６Ｂ，１０６Ｃ，２０２Ｂ，２０４Ｃを利用して、半導体パッケージ１００は、ＣＯＦパッケージ、ＴＣＰパッケージ及びフリップチップパッケージに応用できる構造である。
図１１は、本発明の変形例を説明するための断面図である。
図１１に示すように、前記ボンドパッド２０２及びインナーリード機能の印刷回路パターン１０４に形成された第３高さを有するバンプ２０４Ｂ１，１０６Ｂ１の終端に凹凸構造を形成できる。かかる構造は、電気的連結時に若干の整列誤差が発生しても、それを自己整合させる役割を担える。かかる凹凸構造は、当業者の創作範囲内で色々な形態に変形可能である。
図１２及び図１３は、本発明の他の変形例を説明するための断面図である。
図１２及び図１３に示すように、図１２では、バンプ２０４，１０６の形態が一定な幅を有するように形成されたが、図１２に示したバンプ２０４Ｂ２，１０６Ｂ２のように終端を狭くしてさらに微細化された連結を実現でき、図１３に示したバンプ２０４Ｂ３，１０６Ｂ３のように終端を広くして空間活用効果を向上させる。一方、前記印刷回路パターン１０４は、銅であることが適しており、前記印刷回路パターン１０４上に形成されたバンプ１０６Ｂ３は、金層を含むことが適しており、前記印刷回路パターン１０４とバンプ１０６Ｂ３との間にニッケル層１０８を設けることもできる。
本発明は、前記した実施形態に限定されず、当業者により多くの変形が可能であることは明白である。
本発明は、半導体関連の技術分野に適用可能である。
従来技術による半導体チップが回路基板に連結されているところを説明するための平面図である。 従来技術による半導体チップが回路基板に連結されているところを説明するための断面図である。 従来技術による半導体チップ及び回路基板でバンプ及び印刷回路パターンの形態を説明するための平面図である。 従来技術による半導体チップが回路基板に連結されているところを説明するための他の平面図である。 従来技術による半導体チップが回路基板に連結されているところを説明するための他の断面図である。 従来技術による半導体チップ及び回路基板でバンプ及び印刷回路パターンの形態を説明するための他の平面図である。 一般的なＣＯＦパッケージに使われるフィルムを説明するための平面図である。 本発明の好ましい実施形態によるＣＯＦパッケージ及びフリップチップパッケージにおいて、半導体チップが回路基板に接合されているところを説明するための断面図である。 本発明の好ましい実施形態によって、半導体チップ及び回路基板のバンプの位置を説明するための平面図である。 本発明の好ましい実施形態によって、半導体チップが回路基板に連結されているところを説明するための平面図である。 本発明の変形例を説明するための断面図である。 本発明の他の変形例を説明するための断面図である。 本発明の他の変形例を説明するための断面図である。
符号の説明
１００ 半導体パッケージ、
１０２ 回路基板、
１０４Ａ，１０４Ｂ，１０４Ｃ 印刷回路パターン、
１０６Ａ，１０６Ｂ，１０６Ｃ，２０４Ａ，２０４Ｂ，２０４Ｃ バンプ、
２００ 半導体チップ、
２０２Ａ，２０２Ｂ，２０２Ｃ ボンドパッド。

Claims (21)

  1. 半導体チップと、
    前記半導体チップの表面に形成された複数のボンドパッドと、
    前記ボンドパッド上に形成された互いに高さの異なるバンプと、を備えることを特徴とするバンプ付き半導体チップ。
  2. 前記ボンドパッドは、複数の列に配置されることを特徴とする請求項１に記載のバンプ付き半導体チップ。
  3. 前記複数の列に配置されたボンドパッドは、
    隣り合う列が互いにオフセットをもってジグザグに配置されることを特徴とする請求項２に記載のバンプ付き半導体チップ。
  4. 前記隣り合う列のボンドパッドは、当該列の垂直方向に重なり部分を有することを特徴とする請求項３に記載のバンプ付き半導体チップ。
  5. 前記複数の列に対応して形成された複数のバンプは、
    各列の間でその高さが互いに異なることを特徴とする請求項２に記載のバンプ付き半導体チップ。
  6. 前記バンプは、金材質であることを特徴とする請求項１に記載の互いに高さの異なるバンプを有するバンプ付き半導体チップ。
  7. 前記複数のバンプは、
    その高さが最小である第１高さをもつ第１チップバンプと、
    その高さが最大である第２高さをもつ第２チップバンプと、
    前記第１高さと第２高さとの間の高さである第３高さをもつ第３チップバンプと、を有することを特徴とする請求項１に記載のバンプ付き半導体チップ。
  8. 前記第１高さはゼロである請求項７に記載のバンプ付き半導体チップ。
  9. 前記第３チップバンプは、
    回路基板上に形成された回路基板バンプと連結されるものであり、当該連結時に自己整合を行える終端構造を含むことを特徴とする請求項７に記載のバンプ付き半導体チップ。
  10. 前記終端構造は、凹凸構造であることを特徴とする請求項９に記載のバンプ付き半導体チップ。
  11. 互いに高さの異なる複数のチップバンプがボンドパッドに形成された半導体チップと、
    前記チップバンプが連結される地点に前記チップバンプに対応する高さの回路基板バンプが形成されており、前記半導体チップと連結される回路基板と、を備えることを特徴とする半導体パッケージ。
  12. 前記半導体パッケージは、
    ＣＯＦ及びＴＣＰのうち選択された一つであることを特徴とする請求項１１に記載の半導体パッケージ。
  13. 前記半導体パッケージは、フリップチップパッケージであることを特徴とする請求項１１に記載の半導体パッケージ。
  14. 前記半導体チップのボンドパッドは、複数の列に配置されることを特徴とする請求項１１に記載の半導体パッケージ。
  15. 前記複数の列に形成された複数のチップバンプは、
    各列の間でその高さが互いに異なることを特徴とする請求項１４に記載の半導体パッケージ。
  16. 前記チップバンプ及び前記回路基板バンプは、終端が広くなることを特徴とする請求項１１に記載の半導体パッケージ。
  17. 前記チップバンプ及び前記回路基板バンプは、終端が狭くなることを特徴とする請求項１１に記載の半導体パッケージ。
  18. 前記回路基板バンプは、
    材質が銅の回路パターン上に形成されたニッケル層と、
    前記ニッケル層上に形成された金層と、を含むことを特徴とする請求項１１に記載の半導体パッケージ。
  19. 前記互いに高さの異なる複数のチップバンプは、
    その高さが最小である第１高さをもつ第１チップバンプと、
    その高さが最大である第２高さをもつ第２チップバンプと、
    前記第１高さと前記第２高さとの間の高さである第３高さをもつ第３チップバンプと、を有し、
    前記互いに高さの異なる複数の回路基板バンプは、
    その高さが最大である第１高さをもつ第１回路基板バンプと、
    その高さが最小である第２高さをもつ第２回路基板バンプと、
    前記第１高さと前記第２高さとの間の高さである第３高さをもつ第３回路基板バンプと、を有し、
    前記第１チップバンプと前記第１回路基板バンプ、前記第２チップバンプと前記第２回路基板バンプ、前記第３チップバンプと前記第３回路基板バンプが電気的に連結されることを特徴とする請求項１１に記載の半導体パッケージ。
  20. 前記第３チップバンプと前記第３回路基板バンプは、
    前記連結時に自己整合を行える終端構造を含むことを特徴とする請求項１９に記載の半導体パッケージ。
  21. 前記第３チップバンプおよび前記第３回路基板バンプの各終端構造は、前記連結時に互いに対応する凹凸構造であることを特徴とする請求項２０に記載の半導体パッケージ。
JP2007273064A 2006-11-21 2007-10-19 バンプ付き半導体チップ及びそれを備える半導体パッケージ Pending JP2008131035A (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060115430A KR100881183B1 (ko) 2006-11-21 2006-11-21 높이가 다른 범프를 갖는 반도체 칩 및 이를 포함하는반도체 패키지

Publications (1)

Publication Number Publication Date
JP2008131035A true JP2008131035A (ja) 2008-06-05

Family

ID=39417454

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007273064A Pending JP2008131035A (ja) 2006-11-21 2007-10-19 バンプ付き半導体チップ及びそれを備える半導体パッケージ

Country Status (5)

Country Link
US (1) US20080119061A1 (ja)
JP (1) JP2008131035A (ja)
KR (1) KR100881183B1 (ja)
CN (1) CN101188218A (ja)
TW (1) TW200824080A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012231093A (ja) * 2011-04-27 2012-11-22 Fujitsu Ltd 半導体装置およびその製造方法並びに電子装置
JP2017175092A (ja) * 2016-03-25 2017-09-28 デクセリアルズ株式会社 電子部品、異方性接続構造体、電子部品の設計方法
JP2019102803A (ja) * 2017-11-28 2019-06-24 旭化成エレクトロニクス株式会社 半導体パッケージ及びカメラモジュール

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5395407B2 (ja) * 2008-11-12 2014-01-22 ルネサスエレクトロニクス株式会社 表示装置駆動用半導体集積回路装置および表示装置駆動用半導体集積回路装置の製造方法
US20120098120A1 (en) * 2010-10-21 2012-04-26 Taiwan Semiconductor Manufacturing Company, Ltd. Centripetal layout for low stress chip package
KR20120126366A (ko) * 2011-05-11 2012-11-21 에스케이하이닉스 주식회사 반도체 장치
CN102917553B (zh) * 2012-10-22 2016-04-20 友达光电（苏州）有限公司 焊接定位结构
TWI567887B (zh) * 2014-06-11 2017-01-21 矽品精密工業股份有限公司 封裝結構及其製法
KR102508527B1 (ko) 2016-07-01 2023-03-09 삼성전자주식회사 필름형 반도체 패키지
KR102695728B1 (ko) 2016-09-06 2024-08-16 삼성디스플레이 주식회사 표시 장치
KR20190042481A (ko) * 2017-10-16 2019-04-24 시트로닉스 테크놀로지 코퍼레이션 회로의 리드 구조
KR102536655B1 (ko) 2018-02-08 2023-05-26 삼성디스플레이 주식회사 표시 장치
KR20200097832A (ko) 2019-02-08 2020-08-20 삼성디스플레이 주식회사 표시장치
TW202042359A (zh) * 2019-05-02 2020-11-16 南茂科技股份有限公司 薄膜覆晶封裝結構
KR102430750B1 (ko) * 2019-08-22 2022-08-08 스템코 주식회사 회로 기판 및 그 제조 방법
KR20210052741A (ko) 2019-10-31 2021-05-11 삼성디스플레이 주식회사 표시장치
KR102705701B1 (ko) 2020-02-10 2024-09-12 삼성디스플레이 주식회사 표시 장치
KR20210122401A (ko) 2020-03-31 2021-10-12 삼성디스플레이 주식회사 연성 회로 기판 및 이를 포함한 표시 장치
KR20210152628A (ko) 2020-06-08 2021-12-16 삼성디스플레이 주식회사 칩 온 필름, 표시 장치, 칩 온 필름의 제조 방법, 및 칩 온 필름의 제조 장치
KR20220046040A (ko) 2020-10-06 2022-04-14 삼성디스플레이 주식회사 표시 장치 및 가요성 인쇄 회로 기판의 정렬 방법

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10209207A (ja) * 1997-01-28 1998-08-07 Matsushita Electric Ind Co Ltd チップの実装方法
TW586199B (en) * 2002-12-30 2004-05-01 Advanced Semiconductor Eng Flip-chip package
KR100654338B1 (ko) * 2003-10-04 2006-12-07 삼성전자주식회사 테이프 배선 기판과 그를 이용한 반도체 칩 패키지
US20050110161A1 (en) * 2003-10-07 2005-05-26 Hiroyuki Naito Method for mounting semiconductor chip and semiconductor chip-mounted board
KR20060000576A (ko) * 2004-06-29 2006-01-06 매그나칩 반도체 유한회사 테이프 케리어 패키지의 범프 구조

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012231093A (ja) * 2011-04-27 2012-11-22 Fujitsu Ltd 半導体装置およびその製造方法並びに電子装置
JP2017175092A (ja) * 2016-03-25 2017-09-28 デクセリアルズ株式会社 電子部品、異方性接続構造体、電子部品の設計方法
KR20170113038A (ko) * 2016-03-25 2017-10-12 데쿠세리아루즈 가부시키가이샤 전자 부품, 이방성 접속 구조체, 전자 부품의 설계 방법
KR102688696B1 (ko) * 2016-03-25 2024-07-25 데쿠세리아루즈 가부시키가이샤 전자 부품, 이방성 접속 구조체, 전자 부품의 설계 방법
JP2019102803A (ja) * 2017-11-28 2019-06-24 旭化成エレクトロニクス株式会社 半導体パッケージ及びカメラモジュール

Also Published As

Publication number Publication date
US20080119061A1 (en) 2008-05-22
CN101188218A (zh) 2008-05-28
KR20080046021A (ko) 2008-05-26
TW200824080A (en) 2008-06-01
KR100881183B1 (ko) 2009-02-05

Similar Documents

Publication Publication Date Title
JP2008131035A (ja) バンプ付き半導体チップ及びそれを備える半導体パッケージ
US10361170B2 (en) Semiconductor package
JP4068635B2 (ja) 配線基板
US9111818B2 (en) Packaging substrate
JP2011142185A (ja) 半導体装置
TWI786337B (zh) 覆晶薄膜及其製造方法
JP2008172228A (ja) 半導体素子及び半導体素子のパッケージ
KR101477818B1 (ko) 배선 회로 기판 및 그 제조 방법
KR100924552B1 (ko) 반도체 패키지용 기판 및 이를 갖는 반도체 패키지
TW201444041A (zh) 包含不同佈線圖案的覆晶薄膜、包含其之可撓性顯示裝置以及可撓性顯示裝置之製造方法
JP4083142B2 (ja) 半導体装置
CN106206519A (zh) 包括用于抑制焊桥的电气图案的电气装置
JP2005093743A (ja) プリント配線板
US11373942B2 (en) Semiconductor devices
JP4076933B2 (ja) 半導体装置およびその製造方法
TWI446499B (zh) 具方向性電性連接之半導體覆晶裝置及其使用之基板
JP2010153751A (ja) 半導体パッケージ
JP2006245187A (ja) 半導体装置の製造方法
JP2009200164A (ja) 配線基板ならびに半導体装置及びその製造方法
JP2009147019A (ja) 半導体装置及びその製造方法
KR20240110294A (ko) 반도체 패키지
JP4889667B2 (ja) 半導体装置
JP2012018988A (ja) 半導体装置
KR20100123941A (ko) 반도체 패키지 제조용 기판 및 이를 이용한 반도체 패키지
JP2007180233A (ja) 配線基板とその製造方法及び半導体装置