KR20170113038A - 전자 부품, 이방성 접속 구조체, 전자 부품의 설계 방법 - Google Patents

전자 부품, 이방성 접속 구조체, 전자 부품의 설계 방법 Download PDF

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KR20170113038A
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류스케 요시모토
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데쿠세리아루즈 가부시키가이샤
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Abstract

(과제) 전극의 저배화를 도모하면서, 입자 포착률의 향상, 쇼트의 방지 및 접착 강도의 향상이 도모된 전자 부품, 이방성 접속 구조체, 전자 부품의 설계 방법을 제공한다.
(해결 수단) 전자 부품 (1) 은, 기판 (2) 과, 기판 (2) 의 일방의 면 (2a) 에 형성된 범프 (3, 5) 를 구비하고, 범프 (3, 5) 는, 접속 대상 부품 (14) 의 전극 (16, 17) 과 접속되는 접속면 (3a, 5a) 의 면적이, 기판 (2) 측의 기부 (3b, 5b) 의 면적보다 크다.

Description

전자 부품, 이방성 접속 구조체, 전자 부품의 설계 방법 {ELECTRONIC COMPONENT, ANISOTROPIC CONNECTION STRUCTURE, METHOD FOR DESIGNING ELECTRONIC COMPONENT}
본 기술은 이방성 도전 접착제를 개재하여 회로 기판 상에 접속되는 전자 부품, 회로 기판 상에 전자 부품이 접속된 이방성 접속 구조체, 및 전자 부품의 설계 방법에 관한 것이다.
종래, IC 칩 등의 전자 부품이 각종 전자 기기의 회로 기판에 접속된 접속체나, 기판에 IC 칩이 실장된 반도체 패키지 등의 전자 부품이 각종 전자 기기의 회로 기판에 접속된 접속체가 제공되고 있다. 최근, 각종 전자 기기에 있어서는, 파인 피치화, 경량 박형화 등의 관점에서, 전자 부품으로서 실장면에 돌기상의 전극인 범프가 배열된 IC 칩이나 LSI 칩 혹은 반도체 패키지를 사용하여, 이들 IC 칩 등의 전자 부품을 직접 회로 기판 상에 실장하는 이른바 COB (chip on board) 나, COG (chip on glass) 나, COF (chip on film) 등이 채용되고 있다.
COB 접속 등이나 COG 접속, COF 접속에 있어서는, 회로 기판의 단자부 상에, 이방성 도전 필름을 개재하여 IC 칩 등의 전자 부품이 열압착되어 있다. 이방성 도전 필름은, 열 경화형의 바인더 수지에 도전성 입자를 혼합하여 필름상으로 한 것으로, 2 개의 도체 사이에서 가열 압착됨으로써 도전성 입자에 의해 도체간의 전기적 도통이 취해지고, 바인더 수지로 도체간의 기계적 접속이 유지된다. 이방성 도전 필름을 구성하는 접착제로는, 신뢰성이 높은 열 경화성의 접착제 외에, 광 경화성 수지나, 열 경화와 광 경화를 병용하는 접착제가 사용되고 있다.
예를 들어 도 16(A)(B) 에 나타내는 바와 같이, 범프 부착 IC 칩 (50) 은, 회로 기판의 실장면에, 일방의 측가장자리 (50a) 를 따라 입력 범프 (51) 가 1 열로 배열되고, 일방의 측가장자리 (50a) 와 대향하는 타방의 측가장자리 (50b) 를 따라 출력 범프 (53) 가 2 열의 지그재그상으로 배열되어 있다. 입출력 범프 (51, 53) 는, 일반적으로, 내식성이 우수하고 접속 신뢰성이 높은 Au 를 사용하고, 전해 또는 무전해 도금에 의해, 도통 방향을 길이 방향으로 하는 종단면 사각형상으로 형성되어 있다. 또한, 입출력 범프 (51, 53) 는, 납프리 땜납을 사용한 땜납 볼에 의해 형성할 수도 있다.
그리고, COG 실장에서는, 이방성 도전 필름 (55) 을 개재하여 회로 기판 (56) 의 전극 단자 (57) 상에 IC 칩 (50) 이 탑재된 후, 완충재 (60) 를 개재하여 열압착 툴 (58) 에 의해 IC 칩 (50) 상에서 가열 가압한다. 이 열압착 툴 (58) 에 의한 열가압에 의해, 이방성 도전 필름 (55) 의 바인더 수지가 용융되어 각 입출력 범프 (51, 53) 와 회로 기판 (56) 의 전극 단자 (57) 사이에서 유동됨과 함께, 각 입출력 범프 (51, 53) 와 회로 기판 (56) 의 전극 단자 (57) 사이에 도전성 입자가 협지되고, 이 상태에서 바인더 수지가 열 경화된다. 이로써, IC 칩 (50) 은, 회로 기판 (56) 상에 전기적, 기계적으로 접속된다.
일본 공개특허공보 2014-222701호
최근, 전자 부품이 실장되는 전자 부품이나 전자 부품이 실장되는 회로 기판이 소형화, 박형화, 고집적화됨과 함께, 전자 부품의 실장 영역의 협소화가 진행되어, IC 칩 등의 입출력 범프나 인접하는 범프간 스페이스도 협소화가 요구되고 있다. 이와 같은 경우에도, 입출력 범프에 의해 포착되는 도전성 입자의 포착률을 유지함과 함께, 범프간 스페이스에 도전성 입자가 응집되는 것에 의한 범프간 쇼트의 리스크를 저감시킬 것이 요구된다. 또한, 외부 응력이 가해졌을 때의 전자 부품의 도통 접속 신뢰성을 확보하기 위해서, 접착 강도의 향상도 요망되고 있다.
또한, 입출력 범프의 재료 삭감이나 도금 석출 시간의 단축, 전자 부품의 박형화, 저비용화 등의 관점에서 입출력 범프의 저배화 (低背化) 가 요구되고 있다. 그러나, 입출력 범프의 저배화를 도모하기 위해서는, 범프간 스페이스의 추가적인 협소화를 초래하여, 범프간 쇼트의 리스크가 염려된다.
본 기술은 이러한 문제점을 감안하여 이루어진 것으로, 전극의 저배화를 도모하면서, 입자 포착률의 향상, 쇼트의 방지 및 접착 강도의 향상이 도모된 전자 부품, 이방성 접속 구조체, 전자 부품의 설계 방법을 제공하는 것을 목적으로 한다.
상기 서술한 과제를 해결하기 위해서, 본 기술에 관련된 전자 부품은, 기판과, 상기 기판의 일방의 면에 형성된 범프를 구비하고, 상기 범프는, 접속 대상 부품의 전극과 접속되는 접속면의 면적이, 상기 기판측의 기부 (基部) 의 면적보다 큰 것이다.
또한, 본 기술에 관련된 이방성 접속 구조체는, 상기 전자 부품의 상기 범프와, 상기 범프에 대향한 전극을 구비한 제 2 전자 부품이, 도전성 입자를 구비한 이방성 도전 접착제에 의해 이방성 접속되어 있는 것이다.
또한, 본 기술에 관련된 전자 부품의 설계 방법은, 기판과, 상기 기판의 일방의 면에 형성된 범프를 구비하는 전자 부품의 설계 방법에 있어서, 상기 범프는, 접속 대상 부품의 전극과 접속되는 접속면의 면적이, 상기 기판측의 기부의 면적보다 크게 되어 있는 것이다.
본 기술에 의하면, 범프의 1 개당 접속 면적의 협소화를 억제하여, 도전성 입자의 포착률을 향상시킬 수 있다. 또한, 본 기술에 의하면, 기부에 걸쳐 인접하는 범프간의 스페이스가 넓어지므로, 도전성 입자의 고밀도 충전화 및 범프를 저배화시켰을 경우에도, 범프간 쇼트의 발생을 억제할 수 있다. 또한, 본 기술에 의하면, 바인더 수지가 범프의 접속면으로부터 기부에 걸쳐 구상 (鉤狀) 으로 경화되기 때문에, 범프와 바인더 수지의 접촉 면적이 증가함과 함께, 기부에 걸쳐 충전된 바인더 수지에 의해 앵커 효과가 발현됨으로써, 접착 강도를 향상시킬 수 있다.
도 1(A) 는, IC 칩을 회로 기판에 이방성 도전 접속하는 공정을 나타내는 단면도이고, 도 1(B) 는, IC 칩이 회로 기판에 이방성 도전 접속된 접속체를 나타내는 단면도이다.
도 2 는, IC 칩을 나타내는 평면도이다.
도 3(A) ∼ (I) 는, 입출력 범프의 형성예를 나타내는 사시도이다.
도 4 는, 기판 (2) 의 타면 (2b) 측으로부터 기판 (2) 을 투과하는 출력 범프 (3) 를 나타내는 도면이다.
도 5 는, 반도체 웨이퍼의 평면도이다.
도 6 은, 반도체 웨이퍼의 일부를 나타내는 단면도이다.
도 7(A) 는, 반도체 웨이퍼의 절연막 상에 형성한 레지스트층을 패터닝하는 공정을 나타내는 단면도이고, 도 7(B) 는, 레지스트층에 관통공을 형성한 공정을 나타내는 단면도이고, 도 7(C) 는, 절연막에 개구부를 형성한 공정을 나타내는 단면도이다.
도 8(A) 는, 금속층을 형성한 공정을 나타내는 단면도이고, 도 8(B) 는, 레지스트층을 제거한 공정을 나타내는 단면도이고, 도 8(C) 는, 금속층을 가공하여 본 기술이 적용된 입출력 범프를 형성한 공정을 나타내는 단면도이다.
도 9 는, 입출력 범프가 형성된 반도체 웨이퍼의 일부를 나타내는 단면도이다.
도 10(A) 는, 이방성 도전 필름의 구성을 나타내는 단면도이고, 도 10(B) 는, 도전성 입자 함유층과 절연성 접착제층이 적층된 이방성 도전 필름의 구성을 나타내는 단면도이다.
도 11 은, 서로 비접촉으로 독립되는 도전성 입자가 불규칙하게 편재된 이방성 도전 필름을 나타내는 도면이고, (A) 는 평면도, (B) 는 단면도이다.
도 12 는, 도전성 입자가 격자상으로 규칙 배열된 이방성 도전 필름을 나타내는 도면이고, (A) 는 평면도, (B) 는 단면도이다.
도 13 은, 도전성 입자가 육방 격자상으로 규칙 배열된 이방성 도전 필름을 나타내는 도면이고, (A) 는 평면도, (B) 는 단면도이다.
도 14 는, 도전성 입자가 랜덤하게 분산된 이방성 도전 필름을 나타내는 도면이고, (A) 는 평면도, (B) 는 단면도이다.
도 15 는, 본 기술을 적용한 반도체 장치를 나타내는 단면도이다.
도 16(A) 는, 범프 부착 IC 칩의 평면도이고, 도 16(B) 는, 접속 공정을 나타내는 단면도이다.
이하, 본 기술이 적용된 전자 부품, 이방성 접속 구조체, 전자 부품의 설계 방법에 대해, 도면을 참조하면서 상세하게 설명한다. 또한, 본 기술은, 이하의 실시형태에만 한정되는 것은 아니며, 본 기술의 요지를 일탈하지 않는 범위 내에 있어서 여러 가지 변경이 가능한 것은 물론이다. 또한, 도면은 모식적인 것이고, 각 치수의 비율 등은 현실의 것과는 상이한 경우가 있다. 구체적인 치수 등은 이하의 설명을 참작하여 판단해야할 것이다. 또한, 도면 상호간에 있어서도 서로의 치수 관계나 비율이 상이한 부분이 포함되어 있는 것은 물론이다.
이하에서는, 전자 부품으로서 IC 칩 (1) 을 예로 설명한다. 도 1(A)(B) 에 나타내는 바와 같이, 접속체 (20) 는, 회로 기판 (14) 상에 이방성 도전 필름 (ACF : Anisotropic Conductive Film) (30) 등의 접착제를 개재하여 IC 칩 (1) 을 탑재하고, 완충재 (15) 를 개재하여 IC 칩 (1) 을 열압착 툴 (10) 에 의해 가열 가압함으로써, IC 칩 (1) 의 실장면에 형성된 출력 범프 (3) 및 입력 범프 (5) 와 회로 기판 (14) 에 형성된 출력 단자 (16) 및 입력 단자 (17) 를 도전 접속한 것이다.
[IC 칩]
IC 칩 (1) 은, 기판 (2) 을 갖고, 기판 (2) 의 일면 (2a) 이 입출력 범프가 배열되고 이방성 도전 필름 (30) 을 개재하여 회로 기판 (14) 에 실장되는 실장면이 되고, 일면 (2a) 과 반대측의 타면 (2b) 이 열압착 툴 (10) 에 의해 가열 가압되는 가압면이 된다.
IC 칩 (1) 은, 예를 들어 실리콘 기판으로 이루어지는 기판 (2) 에 반도체 회로가 형성됨과 함께, 기판 (2) 의 일면에 입출력 범프 (3, 5) 가 형성된 소자이다. IC 칩 (1) 은, 실리콘 웨이퍼 상에 복수 형성되고, 다이싱에 의해 개편화 (個片化) 됨으로써 형성된다.
도 2 에 나타내는 바와 같이, 기판 (2) 은, 대략 사각형상을 이루고, 길이 방향이 되는 서로 대향하는 1 쌍의 측가장자리 (2c, 2d) 를 따라, 출력 범프 (3) 가 배열된 출력 범프 영역 (4) 및 입력 범프 (5) 가 배열된 입력 범프 영역 (6) 이 형성되어 있다. IC 칩 (1) 은, 출력 범프 영역 (4) 이 기판 (2) 의 일방의 측가장자리 (2c) 측에 형성되고, 입력 범프 영역 (6) 이 기판 (2) 의 타방의 측가장자리 (2d) 측에 형성되어 있다. 이로써, IC 칩 (1) 은, 실장면 (2) 의 폭방향에 걸쳐 출력 범프 영역 (4) 과 입력 범프 영역 (6) 이 이간되어 형성되고, 실장면 (2) 의 중앙부에 범프가 형성되어 있지 않은 범프간 영역 (7) 이 형성되어 있다.
출력 범프 영역 (4) 에는, 복수의 출력 범프 (3) 가 기판 (2) 의 길이 방향을 따라 배열됨으로써, 예를 들어 일방의 측가장자리 (2c) 측으로부터 순서대로 2 열의 출력 범프열 (3A, 3B) 이 형성되어 있다. 또한, 각 출력 범프열 (3A, 3B) 의 출력 범프 (3) 는, 지그재그상으로 배열되어 있다.
또한, 입력 범프 영역 (6) 에는, 예를 들어 복수의 입력 범프 (5) 가, 기판 (2) 의 길이 방향을 따라 1 열로 배열된 입력 범프열 (5A) 이 형성되어 있다. 또한, 입력 범프 (5) 는 출력 범프 (3) 보다 크게 형성된다. 이로써, IC 칩 (1) 은, 출력 범프 영역 (4) 과 입력 범프 영역 (6) 이 면적차를 가짐과 함께, 기판 (2) 에 있어서 비대칭으로 배치되어 있다. 또한, 입출력 범프 (3, 5) 는, 서로 동일 사이즈로 형성해도 된다.
입출력 범프 (3, 5) 는, 예를 들어 구리 범프나 금 범프, 혹은 구리 범프에 금 도금을 실시한 것 등이 바람직하게 사용된다. 또한, 입출력 범프 (3, 5) 는, 회로 기판 (14) 에 형성되어 있는 입출력 단자 (16, 17) 에 따른 배치로 형성되고, IC 칩 (1) 이 회로 기판 (14) 에 위치 맞춤되어 접속됨으로써, 이방성 도전 필름 (30) 을 개재하여 입출력 단자 (16, 17) 와 접속된다.
또한, 입출력 범프 (3, 5) 의 배열은, 도 2 에 나타내는 것 이외에도, 일방의 측가장자리 (2c) 에 하나 또는 복수열로 배열되고, 타방의 측가장자리 (2d) 에 하나 또는 복수열로 배열되는 어느 구성이어도 된다. 또한, 입출력 범프 (3, 5) 는, 1 열 배열의 일부가 복수열이 되어도 되고, 복수열의 일부가 1 열로 되어도 된다. 또한 입출력 범프 (3, 5) 는, 복수열의 각 열이 평행 또한 인접하는 전극 단자끼리가 병렬되는 스트레이트 배열로 형성되어도 되고, 혹은 복수열의 각 열이 평행 또한 인접하는 전극 단자끼리가 균등하게 어긋나는 지그재그 배열로 형성되어도 된다.
또한, 최근의 액정 표시 장치 그 밖의 전자 기기의 소형화, 고기능화, 저비용화에 수반하여, IC 칩 (1) 등의 전자 부품도 소형화, 저배화, 저비용화가 요구되고, 입출력 범프 (3, 5) 도 그 높이가 낮아지고 있다 (특별히 한정되지 않지만, 예를 들어 3 ∼ 15 ㎛).
여기서, 본 기술이 적용된 입출력 범프 (3, 5) 는, 회로 기판 (14) 의 입출력 단자 (16, 17) 와 이방성 도전 필름 (30) 을 개재하여 접속되는 접속면 (3a, 5a) 의 면적이, 기판 (2) 측의 기부 (3b, 5b) 의 면적보다 크다. 기부 (3b, 5b) 란, 범프의 접속면 (3a, 5a) 보다 기판 (2) 측의 부분 중 기판 (2) 의 일면 (2a) 보다 돌출된 부분을 가리키고, 기판 (2) 내에 매설된 부분이 있는 경우에는 이것을 포함하지 않는다. 또한, 기부 (3b, 5b) 는, 접속면 (3a, 5a) 보다 기판 (2) 측에서, 입출력 단자 (16, 17) 와의 접속 방향을 세로 방향으로 했을 때에 접속면 (3a, 5a) 의 면적보다 좁은 횡단면적을 갖는 부분을 가리킨다. 즉, 본 기술이 적용된 입출력 범프 (3, 5) 는, 접속면 (3a, 5a) 의 면적보다 좁은 횡단면적을 갖는 부분을 구비하고 있으면 되고, 패드 (41) 상에 수직 형성된 상면이 접속면 (3a, 5a) 보다 좁은 경우 외에, 추가로 접속면 (3a, 5a) 보다 기판 (2) 측에 접속면 (3a, 5a) 의 면적 이상의 횡단면적을 갖는 부분을 구비하고 있어도 포함된다.
이로써, IC 칩 (1) 은, 입출력 범프 (3, 5) 의 1 개당 입출력 단자 (16, 17) 와의 접속 면적의 협소화를 억제하여, 도전성 입자 (32) 의 포착률을 향상시킬 수 있다. 또한, IC 칩 (1) 은, 기부 (3b, 5b) 에 걸쳐 인접하는 입출력 범프 (3, 5) 간의 스페이스가 확대되므로, 도전성 입자 (32) 의 고밀도 충전화 및 입출력 범프 (3, 5) 의 저배화가 진행되었을 경우에도, 범프간 쇼트의 발생을 억제할 수 있다.
또한, 입출력 범프 (3, 5) 는, 입출력 단자 (16, 17) 와의 접속 방향을 세로 방향으로 했을 때에 종단면에서 적어도 일부가 기판 (2) 측에 걸쳐 범프 내측으로 축경 (縮徑) 되어 있기 때문에, 이방성 도전 필름 (30) 의 바인더 수지 (33) 가 입출력 단자 (16, 17) 사이에 충전되면 입출력 범프 (3, 5) 의 기부 (3b, 5b) 에 걸쳐 구상으로 경화된다. 따라서, IC 칩 (1) 은, 입출력 범프 (3, 5) 와 바인더 수지 (33) 의 접촉 면적이 증가함과 함께, 기부 (3b, 5b) 에 걸쳐 충전된 바인더 수지 (33) 에 의해 앵커 효과가 발현됨으로써, 회로 기판 (14) 에 대한 접착 강도가 향상된다. 또한, 접속체 (20) 는, IC 칩 (1) 과 회로 기판 (14) 사이의 응력을 완화시키는 바인더 수지 (33) 의 충전량이 증가함으로써, 전자 부품의 박리 방지, 휨이나 들뜸의 방지를 도모할 수 있다.
또한, 입출력 범프 (3, 5) 는, 접속면 (3a, 5a) 의 면적을 기부 (3b, 5b) 의 면적보다 크게 했을 경우, 범프 높이와 기부 (3b, 5b) 의 애스펙트가 커지면, 열압착 툴 (10) 에 의해 가압되었을 때에 구부러질 우려도 있으므로, 저배화를 도모하는 것이 바람직하고, 입출력 범프 (3, 5) 를 구성하는 금속의 사용량을 삭감하거나, 전자 부품의 저배화와 같은 과제 해결에도 들어맞게 된다.
또한, 입출력 범프 (3, 5) 는, 종단면에서 적어도 일부가 기판 (2) 측에 걸쳐 범프 내측으로 축경되어 있기 때문에, 접속면 (3a, 5a) 의 면적과 기부 (3b, 5b) 의 면적이 동일한 경우에 비해, 입출력 범프 (3, 5) 를 구성하는 금속의 사용량을 삭감시킬 수 있어, 저비용화를 도모할 수 있다.
입출력 범프 (3, 5) 의 형상은, 특별히 제한은 없고, 직방체상, 원추상, 각추상 등의 각종 형상을 취할 수 있다. 도 3 에 입출력 범프 (3, 5) 가 취할 수 있는 형상의 일례를 열거한다. 입출력 범프 (3, 5) 는, 종단면에서 보았을 때에 좌우가 대칭 형상 또는 비대칭 형상이어도 된다. 또한, 입출력 범프 (3, 5) 는, 종단면에서 보았을 때에 기부 (3b, 5b) 로부터 접속면 (3a, 5a) 에 걸친 한 변이 직선 또는 곡선이어도 되고, 단차를 가진 형상이어도 된다. 또한, 입출력 범프 (3, 5) 는, 범프의 측면의 변은 직선이어도 되고, 비직선, 예를 들어 곡선이어도 된다.
또한, 입출력 범프 (3, 5) 의 형상은, 기부 (3b, 5b) 로부터 접속면 (3a, 5a) 에 걸쳐서 규칙성을 갖고 횡단면적이 증가하는 형상인 것이 바람직하다. 이로써, IC 칩 (1) 은, 입출력 범프 (3, 5) 의 형성이 용이해지고, 또한 열압착 툴 (10) 에 의한 가열 가압시의 가압의 영향을 시뮬레이션하기 쉬워진다. 동일한 이유에서, 입출력 범프 (3, 5) 는, 측면 모두가 동일 형상이어도 되고, 상이해도 된다. 측면 형상이 상이한 경우, 대향하는 측면에서 대칭 형상인 것이 바람직하다.
또한, 입출력 범프 (3, 5) 는, 입출력 범프열 (3A, 3B, 5A) 의 범프가 모두 동일 형상이어도 되고, 상이한 형상을 가지고 있어도 된다. 입출력 범프열 (3A, 3B, 5A) 의 범프를 모두 동일 형상으로 함으로써, 제조 효율을 향상시킬 수 있다. 예를 들어, 입출력 범프 (3, 5) 는, 기판 (2) 의 측가장자리 (2c, 2d) 측으로부터 범프열 (3A, 5A) 을 따라 커터를 넣어 범프 측면을 절삭하여 기부 (3b, 5b) 를 형성함으로써, 동일 방향에서 본 측면 형상이 동일해진다.
또한, 입출력 범프열 (3A, 3B, 5A) 의 범프가 상이한 형상을 갖는 경우, 예를 들어 지그재그 배열 등 복수열로 범프 배열이 존재하는 경우에, 측가장자리 (2c, 2d) 측의 범프열 (3A, 5A) 만 기부 (3b, 5b) 를 형성하여 접속면 (3a, 5a) 의 면적을 기부 (3b, 5b) 의 면적보다 크게 함으로써, 범프열 (3A) 과 범프열 (3B) 에서 동일 방향에서 본 측면 형상을 비동일로 할 수도 있어, 범프 레이아웃의 설계 자유도가 높아진다. 이로써, IC 칩 (1) 의 입출력에서 범프수가 상이한 경우 등에, 기판 (2) 의 접속 강도를 전면적으로 균일화시키는 등의 효과도 기대할 수 있다.
또한, 출력 범프열 (3A, 3B) 과 같이, 예를 들어 지그재그 배열 등 복수열로 범프 배열이 존재하는 경우에, 범프열간에 있어서의 수지 유동을 용이하게 하여, 범프간 쇼트의 발생을 억제할 수도 있다. 이것은, 범프가 밀집되어 있는 경우에, 밀집점에 대한 면을 축경시킴으로써, 범프간 스페이스를 넓게 한다는 것이다. 또한, 이들을 조합하여, 축경의 정도를 조절하면 수지 유동을 유도시키는 효과도 기대할 수 있다.
예를 들어, 도 4 에 나타내는 출력 범프열 (3A, 3B) 에서는, 지그재그상으로 배열된 출력 범프 (3) 끼리 중, 인접하는 범프열측의 측면 및 당해 측면에 인접하는 2 측면의 3 개의 범프 측면은, 서로 범프간 거리가 근접한다. 따라서, 당해 3 면의 범프 측면의 하나 또는 복수를 기부 (3b) 측을 향해 축경되는 경사면 또는 만곡면으로 함으로써 바인더 수지 (33) 및 도전성 입자 (32) 의 유로를 넓게 형성하여, 출력 범프 (3, 3) 사이에서의 체류를 잘 일으키지 않게 하여 범프간 쇼트의 발생을 억제할 수 있다. 또한, 도 4 는 기판 (2) 의 타면 (2b) 측으로부터 기판 (2) 을 투과하는 출력 범프 (3) 를 나타내는 도면이다. 또한, 지그재그상으로 배열된 출력 범프 (3) 끼리의 범프간 거리가 근접하는 3 개의 범프 측면의 하나 또는 복수를 다른 측면보다 상대적으로 깊게 범프의 내측에 들어가게 함으로써, 바인더 수지 (33) 및 도전성 입자 (32) 의 유로를 넓게 형성해도 된다.
복수열의 각 열이 평행 또한 인접하는 전극 단자끼리가 병렬하는 스트레이트 배열로 형성된 경우도 동일하게, 인접하는 범프열측의 측면을 포함하는 3 개의 범프 측면의 하나 또는 복수를 기부 (3b) 측을 향해 축경되는 경사면 또는 만곡면으로 함으로써 바인더 수지 (33) 및 도전성 입자 (32) 의 유로를 넓게 형성하여, 출력 범프 (3, 3) 간에서의 체류를 잘 일으키지 않게 하여 범프간 쇼트의 발생을 억제할 수 있다.
[IC 칩/범프의 형성 방법]
이어서, 본 기술을 적용한 범프의 형성 방법의 일례에 대해 설명한다. 먼저, 도 5 및 도 6 에 나타내는 바와 같이, 반도체 웨이퍼 (40) 를 준비한다. 도 5 는, 반도체 웨이퍼 (40) 의 평면도이다. 반도체 웨이퍼 (40) 는, 이후의 공정에서, 절단 라인을 따라 복수의 반도체 칩으로 절단됨으로써 IC 칩 (1) 의 기판 (2) 을 구성한다. 반도체 칩은, 사각형으로 절단되는 경우가 많지만, 형상은 이것에 한정되지 않고 예를 들어 원형이어도 된다.
반도체 웨이퍼 (40) 는, 입출력 범프 (3, 5) 가 형성되는 복수의 패드 (41) 를 갖는다. 패드 (41) 는, 반도체 웨이퍼 (40) 의 내부에 형성된 집적 회로의 전극이 된다. 패드 (41) 는, 개편화되는 IC 칩 (1) 의 영역마다 형성된다. 패드 (41) 는, 반도체 웨이퍼 (40) 의 일방의 면에서, 입출력 범프 (3, 5) 의 배열 위치에 따라 IC 칩 (1) 영역의 둘레단부 (2 변 또는 4 변) 에 형성된다. 또한, 패드 (41) 는, 반도체 웨이퍼 (40) 의 면에서 집적 회로가 형성된 영역 (능동 영역) 의 외측에 형성되지만, 반도체 웨이퍼 (40) 의 면에서 능동 영역의 내측을 포함하는 영역에 형성되어도 된다.
이어서, 반도체 웨이퍼 (40) 는, 패드 (41) 상에 입출력 범프 (3, 5) 가 형성된다. 입출력 범프 (3, 5) 는, 예를 들어 전해 도금법, 무전해 도금법, 인쇄 등에 의해 형성할 수 있다. 무전해 도금법에 의해 형성하는 공정의 일례에서는, 도 7(A) 및 도 7(B) 에 나타내는 바와 같이, 절연막 (42) 상에, 레지스트층 (43) 을 형성하고, 레지스트층 (43) 을 패터닝한다. 레지스트층 (43) 은, 패드 (41) 의 상방을 포함하여, 반도체 웨이퍼 (40) 의 면 전체를 덮어 형성된다. 레지스트층 (43) 은, 입출력 범프 (3, 5) 의 높이에 따라 설정되고, 예를 들어 10 ∼ 30 ㎛ 정도의 두께로 형성해도 된다.
레지스트층 (43) 은, 패드 (41) 의 상방의 부분이 제거되고, 관통공 (44) 이 형성된다. 관통공 (44) 은 예를 들어, 자외선 등의 에너지 (45) 에 감응하여 성질을 바꾸는 수지를 사용하여 형성된 레지스트층 (43) 을, 포토리소그래피 기술을 적용하여 패드 (41) 의 상방의 부분을 제거함으로써 형성할 수 있다. 또한, 관통공 (44) 은, 레지스트층 (43) 을 에칭함으로써 형성해도 된다. 혹은, 레지스트층 (43) 은, 스크린 인쇄 또는 잉크젯 방식에 의해, 직접적으로 관통공 (44) 을 패터닝하도록 레지스트 재료를 도포하여 형성해도 된다.
관통공 (44) 은, 패드 (41) 의 적어도 일부와 겹치도록 형성되고, 저면에는 절연막 (42) 이 노출된다. 관통공 (44) 을, 반도체 웨이퍼 (40) 의 면에 대해, 수직으로 일어서는 벽면으로 형성함으로써, 수직으로 일어서는 범프를 형성하고, 절삭 등에 의해 접속면 (3a, 5a) 의 면적이 기판 (2) 측의 기부 (3b, 5b) 의 면적보다 큰 입출력 범프 (3, 5) 를 형성할 수 있다. 또한, 관통공 (44) 을, 이방성 에칭에 의해 저면으로부터 개구부에 걸쳐 확경 (擴徑) 되는 벽면으로 형성함으로써, 접속면 (3a, 5a) 의 면적이 기판 (2) 측의 기부 (3b, 5b) 의 면적보다 큰 입출력 범프 (3, 5) 를 형성할 수 있다. 관통공 (44) 의 평면 형상은, 사각형, 원형 또는 그 밖의 형상이어도 된다.
이어서, 도 7(C) 에 나타내는 바와 같이, 관통공 (44) 이 형성된 레지스트층 (43) 을 마스크로서 사용하고, 에칭에 의해 절연막 (42) 의 일부를 제거하여 개구부 (46) 를 형성하여, 패드 (41) 의 적어도 일부를 노출시킨다. 에칭의 수단은, 화학적, 물리적 또는 이들 성질을 조합하여 이용한 것의 어느 것이어도 된다. 에칭의 특성은, 드라이 에칭 등의 이방성이어도 되고, 혹은 웨트 에칭 등의 등방성이어도 된다.
개구부 (46) 는, 관통공 (44) 의 직경과 동일한 직경으로 형성해도 되지만, 그것보다 작은 직경으로 형성해도 된다. 개구부 (46) 의 직경을 관통공 (44) 의 직경보다 작게 하면, 관통공 (44) 내에 입출력 범프 (3, 5) 를 형성함으로써 패드 (41) 의 표면을 노출시키지 않게 할 수 있다. 혹은, 개구부 (46) 의 직경은, 예를 들어 웨트 에칭을 사용함으로써, 관통공 (44) 의 직경을 초과하여 형성되어도 된다.
또한, 레지스트층 (43) 은, 절연막 (42) 의 에칭 후 또는 전에, 가교 반응을 발생시키는 에너지를 가함으로써 표면을 경화시켜도 된다.
이어서, 진케이트 처리를 실시한 후, 도 8(A) 에 나타내는 바와 같이, 관통공 (44) 을 사용하여 무전해 도금법 등에 의해 금속층 (47) (범프) 을 형성한다. 금속층 (47) 은 단일층 또는 복수층으로 이루어진다. 금속층 (47) 은, 니켈, 금, 구리, 팔라듐, 주석 중 어느 하나 또는 복수로 형성해도 되고, 주석에 Ag, Cu, Bi, Zn 에서 선택되는 적어도 하나를 함유하는 금속으로 형성해도 되고, 이들 중 복수의 금속으로 형성해도 된다. 예를 들어, 금속층은, 니켈층, 니켈과 금의 층, 니켈과 구리의 층, 구리층, 니켈과 금과 구리의 층, 니켈과 구리와 주석의 층, 니켈과 금과 구리와 주석의 층, 니켈과 금과 구리와 팔라듐과 주석의 층, 니켈과 팔라듐과 구리와 팔라듐과 주석의 층 중 어느 것에 의해 형성해도 되지만, 재료는 이것에 한정되지 않는다. 주석 대신에, 은 주석, 구리 주석을 형성해도 된다. 복수층 중 최하층을 니켈로 형성하고, 최표층을 금 또는 주석으로 형성해도 된다.
금속층 (47) 은, 관통공 (44) 의 개구부 (46) 를 개재하여 패드 (41) 상에 적층되고, 전기적으로 접속된다. 금속층 (47) 은, 관통공 (44) 의 높이 (레지스트층 (43) 의 두께) 와 동일하거나 또는 그 높이를 초과하지 않게 형성한다. 금속층 (47) 은, 도시하는 바와 같이 단일층이어도 되고, 혹은 복수층이어도 된다.
이어서, 도 8(C) 에 나타내는 바와 같이, 접속면 (3a, 5a) 의 면적이 기판 (2) 측의 기부 (3b, 5b) 의 면적보다 큰 입출력 범프 (3, 5) 를 형성한다. 접속면 (3a, 5a) 의 면적보다 횡단면이 작은 기부 (3b, 5b) 는, 수직으로 일어서는 금속층 (47) 에 대해, 예를 들어 절삭이나, 화학적 또는 물리적 에칭에 의해 형성할 수 있다. 또한, 절삭에 의한 기부 (3b, 5b) 의 형성 공정은, 반도체 웨이퍼 (40) 를 개개의 IC 칩 (1) 으로 개편화한 후에 실시해도 된다.
또한, 관통공 (44) 을, 이방성 에칭에 의해 저면으로부터 개구부에 걸쳐 확경되는 벽면으로 형성함으로써, 접속면 (3a, 5a) 의 면적이 기판 (2) 측의 기부 (3b, 5b) 의 면적보다 큰 입출력 범프 (3, 5) 를 형성해도 된다.
또한, 입출력 범프 (3, 5) 는, 금속층 (47) 의 표면에 제 2 금속층을 형성해도 된다. 제 2 금속층은, 금속층 (47) 의 측면을 포함하는 표면을 덮도록 형성한다. 이로써, 금속층 (47) (예를 들어 니켈층) 의 산화를 방지할 수 있다. 제 2 금속층은, 단일층 또는 복수층으로 이루어지고, 적어도 그 표면은 금 또는 구리로 형성하는 것이 바람직하다. 제 2 금속층은, 무전해 도금 등, 공지된 성막 기술을 사용하여 형성할 수 있다.
입출력 범프 (3, 5) 는, 상면이 회로 기판 (14) 의 입출력 단자 (16, 17) 와 이방성 도전 필름 (30) 을 개재하여 접속되는 접속면 (3a, 5a) 이 된다. 접속면 (3a, 5a) 은, 기판 (2) (반도체 웨이퍼 (40)) 과 대략 평행하게 형성된다. 또한, 도금 석출 등에 의해 형성된 입출력 범프 (3, 5) 는, 접속면 (3a, 5a) 에 요철을 가지고 있다.
또한, 입출력 범프 (3, 5) 는, 접속면 (3a, 5a) 을 적절히 공지된 성막 기술을 사용하여 평탄하게 형성해도 된다. 또한, 접속면은 평탄한 것이, IC 칩 (1) 에 가해지는 가압을 도전성 입자 (32) 에 대해 균등하게 전달하기 위해서도 바람직하다. 여기서 평탄이란, 도전성 입자경의 30 ％ 정도의 요철을 포함하는 것으로 한다. 즉, 1 ∼ 2 ㎛ 의 고저차가 있어도 되지만, 이 고저차가 작은 편이 보다 바람직하다.
도 9 는, 이상의 공정에 의해 형성된 반도체 웨이퍼 (40) 의 단면도이다. 반도체 웨이퍼 (40) 는, 복수의 IC 칩 (1) 으로 절단된다.
[더미 범프]
또한, IC 칩 (1) 은, 범프 레이아웃이나 제조 공정수의 제약이 허용되면, 출력 범프 영역 (4) 과 입력 범프 영역 (6) 사이에, 신호 등의 입출력에는 사용하지 않는 이른바 더미 범프를 적절히 형성해도 된다.
[회로 기판]
회로 기판 (14) 은, 접속체 (20) 의 용도에 따라 선택되는 것이고, 예를 들어, 유리 기판, 유리 에폭시 기판, 세라믹 기판, 플렉시블 기판 등, 그 종류는 상관없다. 회로 기판 (14) 은, IC 칩 (1) 에 형성된 입출력 범프 (3, 5) 와 접속되는 입출력 단자 (16, 17) 가 형성되어 있다. 입출력 단자 (16, 17) 는, 입출력 범프 (3, 5) 의 배열과 동일한 배열을 갖는다. 또한, 회로 기판 (14) 은 IC 칩 (1) 이어도 된다. 이 경우, 접속체 (20) 는, IC 칩 (1) 을 다층으로 스택한 것이 된다.
[얼라이먼트 마크]
또한, IC 칩 (1) 및 회로 기판 (14) 은 중첩시킴으로써 회로 기판 (14) 에 대한 IC 칩 (1) 의 얼라이먼트를 실시하는 도시되지 않은 얼라이먼트 마크가 형성되어 있다. 기판측 얼라이먼트 마크 및 IC 측 얼라이먼트 마크는, 조합됨으로써 회로 기판 (14) 과 IC 칩 (1) 의 얼라이먼트가 취해지는 여러 가지 마크를 사용할 수 있다. 회로 기판 (14) 의 입출력 단자의 배선 피치나 IC 칩 (1) 의 입출력 범프 (3, 5) 의 파인 피치화가 진행되고 있으므로, IC 칩 (1) 과 회로 기판 (14) 은, 고정밀도의 얼라이먼트 조정이 요구되는 경우가 많다.
[접착제]
IC 칩 (1) 을 회로 기판 (14) 에 접속하는 접착제로는, 이방성 도전 필름 (30) 을 바람직하게 사용할 수 있다. 이방성 도전 필름 (30) 은, 도 10(A) 에 나타내는 바와 같이, 통상적으로 기재가 되는 베이스 필름 (31) 상에 도전성 입자 (32) 를 함유하는 바인더 수지 (33) 가 적층된 것이다. 이방성 도전 필름 (30) 은, 도 1 에 나타내는 바와 같이, 회로 기판 (14) 과 IC 칩 (1) 사이에 바인더 수지 (33) 를 개재시킴으로써, 회로 기판 (14) 과 IC 칩 (1) 을 접속시킴과 함께, 입출력 범프 (3, 5) 와 입출력 단자 (16, 17) 에서 도전성 입자 (32) 를 협지시키고, 도통시키기 위해서 사용된다.
바인더 수지 (33) 의 접착제 조성물은, 예를 들어 막형성 수지, 열 경화성 수지, 잠재성 경화제, 실란 커플링제 등을 함유하는 통상적인 바인더 성분으로 이루어진다.
막형성 수지로는, 평균 분자량이 10000 ∼ 80000 정도의 수지가 바람직하고, 특히 에폭시 수지, 변형 에폭시 수지, 우레탄 수지, 페녹시 수지 등의 각종 수지를 들 수 있다. 그 중에서도, 막형성 상태, 접속 신뢰성 등의 관점에서 페녹시 수지가 바람직하다.
열 경화성 수지로는 특별히 한정되지 않고, 예를 들어 시판되는 에폭시 수지나 아크릴 수지 등을 사용할 수 있다.
에폭시 수지로는, 특별히 한정되지 않지만, 예를 들어, 나프탈렌형 에폭시 수지, 비페닐형 에폭시 수지, 페놀 노볼락형 에폭시 수지, 비스페놀형 에폭시 수지, 스틸벤형 에폭시 수지, 트리페놀메탄형 에폭시 수지, 페놀아르알킬형 에폭시 수지, 나프톨형 에폭시 수지, 디시클로펜타디엔형 에폭시 수지, 트리페닐메탄형 에폭시 수지 등을 들 수 있다. 이들은 단독이어도 되고, 2 종 이상의 조합이어도 된다.
아크릴 수지로는, 특별히 제한은 없고, 목적에 따라 아크릴 화합물, 액상 아크릴레이트 등을 적절히 선택할 수 있다. 예를 들어, 메틸아크릴레이트, 에틸아크릴레이트, 이소프로필아크릴레이트, 이소부틸아크릴레이트, 에폭시아크릴레이트, 에틸렌글리콜디아크릴레이트, 디에틸렌글리콜디아크릴레이트, 트리메틸올프로판트리아크릴레이트, 디메틸올트리시클로데칸디아크릴레이트, 테트라메틸렌글리콜테트라아크릴레이트, 2-하이드록시-1,3-디아크릴옥시프로판, 2,2-비스[4-(아크릴옥시메톡시)페닐]프로판, 2,2-비스[4-(아크릴옥시에톡시)페닐]프로판, 디시클로펜테닐아크릴레이트, 트리시클로데카닐아크릴레이트, 트리스(아크릴옥시에틸)이소시아누레이트, 우레탄아크릴레이트 등을 들 수 있다. 또한, 아크릴레이트를 메타크릴레이트로 한 것을 사용할 수도 있다. 이들은, 1 종 단독으로 사용해도 되고, 2 종 이상을 병용해도 된다.
잠재성 경화제로는, 특별히 한정되지 않지만, 가열 경화형의 경화제를 들 수 있다. 잠재성 경화제는, 통상에서는 반응하지 않고, 열, 광, 가압 등의 용도에 따라 선택되는 각종 트리거에 의해 활성화되어 반응을 개시한다. 열 활성형 잠재성 경화제의 활성화 방법에는, 가열에 의한 해리 반응 등으로 활성종 (카티온이나 아니온, 라디칼) 을 생성하는 방법, 실온 부근에서는 에폭시 수지 중에 안정적으로 분산되어 있고 고온에서 에폭시 수지와 상용·용해되어, 경화 반응을 개시하는 방법, 몰레큘러시브 봉입 (封入) 타입의 경화제를 고온에서 용출시켜 경화 반응을 개시하는 방법, 마이크로 캡슐에 의한 용출·경화 방법 등이 존재한다. 열 활성형 잠재성 경화제로는, 이미다졸계, 하이드라지드계, 삼불화붕소-아민 착물, 술포늄염, 아민이미드, 폴리아민염, 디시안디아미드 등이나, 이들의 변성물이 있고, 이들은 단독이어도 되고, 2 종 이상의 혼합체이어도 된다. 라디칼 중합 개시제로는, 공지된 것을 사용할 수 있고, 그 중에서도 유기 과산화물을 바람직하게 사용할 수 있다.
실란 커플링제로는, 특별히 한정되지 않지만, 예를 들어, 에폭시계, 아미노계, 메르캅토·술파이드계, 우레이드계 등을 들 수 있다. 실란 커플링제를 첨가 함으로써, 유기 재료와 무기 재료의 계면에 있어서의 접착성이 향상된다.
[도전성 입자]
바인더 수지 (33) 에 함유되는 도전성 입자 (32) 로는, 이방성 도전 필름에 있어서 사용되고 있는 공지된 어느 도전성 입자를 들 수 있다. 즉, 도전성 입자로는, 예를 들어, 니켈, 철, 구리, 알루미늄, 주석, 납, 크롬, 코발트, 은, 금 등의 각종 금속이나 금속 합금의 입자, 금속 산화물, 카본, 그라파이트, 유리, 세라믹, 플라스틱 등의 입자의 표면에 금속을 코트한 것, 혹은 이들 입자의 표면에 추가로 절연 박막을 코트한 것 등을 들 수 있다. 수지 입자의 표면에 금속을 코트한 것인 경우, 수지 입자로는, 예를 들어, 에폭시 수지, 페놀 수지, 아크릴 수지, 아크릴로니트릴·스티렌 (AS) 수지, 벤조구아나민 수지, 디비닐벤젠계 수지, 스티렌계 수지 등의 입자를 들 수 있다. 도전성 입자 (32) 의 크기는 1 ∼ 10 ㎛ 가 바람직하지만, 이것에 한정되는 것은 아니다.
바인더 수지 (33) 를 구성하는 접착제 조성물은, 이와 같이 막형성 수지, 열 경화성 수지, 잠재성 경화제, 실란 커플링제 등을 함유하는 경우에 한정되지 않고, 통상적인 이방성 도전 필름의 접착제 조성물로서 사용되는 어느 재료로 구성되도록 해도 된다.
여기서, 바인더 수지 (33) 의 최저 용융 점도 범위의 일례로는, 10 ∼ 1 × 105 Pa·s 이다. 물론 바인더 수지 (33) 의 최저 용융 점도 범위는, 이 범위에 한정되는 것은 아니다. 또한, 바인더 수지 (33) 의 최저 용융 점도는, 예를 들어 회전식 레오미터 (TA instrument 사 제조) 를 사용하여, 승온 속도가 10 ℃／분, 측정 압력을 5 g 으로 일정하게 유지하고, 직경 8 ㎜ 의 측정 플레이트를 사용하여 측정함으로써 구할 수 있다.
바인더 수지 (33) 를 지지하는 베이스 필름 (31) 은, 예를 들어, PET (Poly Ethylene Terephthalate), OPP (Oriented Polypropylene), PMP (Poly-4-methylpentene-1), PTFE (Polytetrafluoroethylene) 등에 실리콘 등의 박리제를 도포하여 이루어지고, 이방성 도전 필름 (30) 의 건조를 방지함과 함께, 이방성 도전 필름 (30) 의 형상을 유지한다.
이방성 도전 필름 (30) 은, 어느 방법으로 제조하도록 해도 되지만, 예를 들어 이하의 방법에 의해 제조할 수 있다. 막형성 수지, 열 경화성 수지, 잠재성 경화제, 실란 커플링제, 도전성 입자 (32) 등을 함유하는 접착제 조성물을 조제한다. 조제한 접착제 조성물을 바 코터, 도포 장치 등을 사용하여 베이스 필름 (31) 상에 도포하고, 오븐 등에 의해 건조시킴으로써, 베이스 필름 (31) 에 바인더 수지 (33) 가 지지된 이방성 도전 필름 (30) 을 얻는다.
또한, 이방성 도전 필름 (30) 의 형상은, 특별히 한정되지 않지만, 예를 들어, 도 10 에 나타내는 바와 같이, 권취 릴 (37) 에 권회 가능한 장척 (長尺) 테이프 형상으로 하고, 소정의 길이만큼 커트하여 사용할 수 있다. 또한, 이방성 도전 필름 (30) 은 바인더 수지 (33) 의 베이스 필름 (31) 에 지지되지 않은 면에 도시되지 않은 박리 필름이 적층되어 있어도 된다.
[도전 입자 비접촉형 ACF·배치형 ACF]
여기서, 이방성 도전 필름 (30) 은, 평면에서 보았을 때, 서로 비접촉으로 독립해서 존재한 도전성 입자 (32) 가 편재되어 있는 것을 바람직하게 사용할 수 있다. 이것은, 전체 도전 입자수의 95 ％ 이상이 개개로 독립해서 존재하고 있는 것이 바람직하고, 99 ％ 이상이 개개로 독립해서 존재하고 있는 것이 더욱 바람직하다. 복수의 도전성 입자 (32) 를 의도적으로 접촉시켜 유닛화시키고 있는 것은 당해 유닛을 1 개로 하여 카운트한다. 또한, 이와 같은 도전성 입자 (32) 가 서로 비접촉으로 독립해서 존재하는 상태는, 도전성 입자 (32) 를 의도적으로 소정의 위치에 배치함으로써 제조해도 된다.
예를 들어, 도 11(A)(B) 에 나타내는 바와 같이, 서로 비접촉으로 독립되는 도전성 입자 (32) 는, 바인더 수지 (33) 중에 평면에서 보았을 때 입자간 거리가 불규칙하게 된 상태로 편재되어 있는, 즉, 방향에 따라 상이한 거리에서 존재해도 된다. 또한, 도전성 입자 (32) 는 소정의 배열 패턴으로 배열되고, 도 12(A)(B) 나 도 13(A)(B) 에 나타내는 바와 같이, 사방 격자상으로 규칙 배열되거나 혹은 육방 격자상으로 규칙 배열됨으로써, 평면에서 보았을 때 서로 비접촉으로 독립해서 존재하고 있어도 된다. 도전성 입자 (32) 의 배열 패턴은, 임의로 설정할 수 있다.
도전성 입자 (32) 가 평면에서 보았을 때 범프 면적이나 레이아웃에 따른 도전성 입자간 거리를 갖고 서로 비접촉으로 독립해서 존재함으로써, 이방성 도전 필름 (30) 은, 도 14(A)(B) 에 나타내는 바와 같이, 도전성 입자 (32) 가 랜덤하게 분산되어, 응집체가 형성되는 등에 의해 도전성 입자의 분포에 소밀 (疏密) 이 발생하고 있는 경우에 비해, 개개의 도전성 입자 (32) 가 보충되는 확률이 향상되기 때문에, 동일한 고집적의 IC 칩 (1) 을 이방성 접속하는 경우, 도전성 입자 (32) 의 배합량을 감소시킬 수 있다. 이로써, 도전성 입자 (32) 가 랜덤하게 분산되는 경우에는, 도전성 입자수가 일정량 이상 필요하게 되므로 인접하는 입력 범프 (3) 간이나 출력 범프 (5) 간의 스페이스에 있어서 응집체나 연결의 발생이 염려되고 있었지만, 평면에서 보았을 때 서로 비접촉으로 독립된 상태로 함으로써, 이와 같은 범프간 쇼트의 발생을 억제시킬 수 있고, 또한 입출력 범프 (3, 5) 와 입출력 단자 (16, 17) 간의 도통에 기여하지 않는 도전성 입자 (32) 의 수를 저감시킬 수 있다.
또한, 도전성 입자 (32) 의 입자 개수 밀도를 낮게 할 수 있으므로, IC 칩 (1) 은, 입출력 범프 (3, 5) 의 높이를 낮게 할 수 있어, 추가적인 소형화, 박형화를 실현함과 함께, 열압착 툴 (10) 에 의해 가압되었을 때의 내성을 향상시킬 수 있다. 즉, 접속체 (20) 는, 도전성 입자 (32) 의 입자 개수 밀도가 낮아지므로, 협소화된 인접하는 입출력 범프 (3, 5) 간의 스페이스에 있어서도, 범프간 쇼트의 발생 리스크를 저감시킬 수 있다. 따라서, 접속체 (20) 는, 파인 피치화된 입출력 범프 (3, 5) 및 입출력 단자 (16, 17) 간에 있어서도, 입자를 포착할 수 있음과 함께, 범프간 쇼트의 발생을 저감시킬 수 있다.
또한, 상기 서술한 바와 같이, 기부 (3b, 5b) 에 걸쳐 인접하는 입출력 범프 (3, 5) 간의 스페이스가 넓어지므로, 도전성 입자 (32) 의 입자 개수 밀도가 저하됨으로써, 입출력 범프 (3, 5) 의 저배화가 진행되었을 경우에도, 범프간 쇼트의 발생을 억제할 수 있고 또한, 범프 높이와 기부 (3b, 5b) 의 애스펙트가 작아짐으로써, 열압착 툴 (10) 에 의해 가압되었을 때의 내성을 향상시킬 수 있다.
또한, 이방성 도전 필름 (30) 은, 평면에서 보았을 때 서로 비접촉으로 독립된 도전성 입자 (32) 가 편재됨으로써, 바인더 수지 (33) 에 고밀도로 충전했을 경우에도, 필름 면내에 있어서의 도전성 입자 (32) 의 소밀의 발생이 방지되어 있다. 따라서, 도전성 입자 (32) 가 서로 비접촉으로 독립해서 배열된 이방성 도전 필름 (30) 에 의하면, 파인 피치화된 입출력 단자 (16, 17) 나 입출력 범프 (3, 5) 에 있어서도 도전성 입자 (32) 의 포착률을 향상시킬 수 있다.
이와 같은 이방성 도전 필름 (32) 은, 예를 들어, 연신 가능한 시트 상에 점착제를 도포하고, 그 위에 도전성 입자 (32) 를 단층 배열한 후, 당해 시트를 원하는 연신 배율로 연신시켜 바인더 수지 (33) 에 전사하는 방법, 도전성 입자 (32) 를 기판 상에 소정의 배열 패턴으로 정렬시킨 후, 베이스 필름 (31) 에 지지된 바인더 수지 (33) 에 도전성 입자 (32) 를 전사하는 방법, 혹은 베이스 필름 (31) 에 지지된 바인더 수지 (33) 상에, 배열 패턴에 따른 개구부가 형성된 배열판을 개재하여 도전성 입자 (32) 를 공급하는 방법 등에 의해 제조할 수 있다.
[적층 ACF]
여기서, 본 기술에 관련된 이방성 도전 필름은, 도 10(B) 에 나타내는 바와 같이, 바인더 수지 (33) 만으로 이루어지는 절연성 접착제층 (34) 과 도전성 입자 (32) 를 함유한 바인더 수지 (33) 로 이루어지는 도전성 입자 함유층 (35) 을 적층한 구성으로 하는 것이 바람직하다. 도 10(B) 에 나타내는 이방성 도전 필름 (36) 은, 베이스 필름 (31) 에 절연성 접착제층 (34) 이 적층되고, 절연성 접착제층 (34) 에 도전성 입자 함유층 (35) 이 적층되고, 도전성 입자 함유층 (35) 측을 회로 기판 (14) 에 첩부 (貼付) 하고, 절연성 접착제층 (34) 측으로부터 IC 칩 (1) 이 탑재된다. 또한, 이방성 도전 필름 (36) 은, 도전성 입자 함유층 (35) 에 도시되지 않은 박리 필름이 적층되고, 릴상으로 권회되어 사용된다.
이방성 도전 필름 (36) 은, 예를 들어 절연성 접착제층 (34) 의 최저 용융 점도가 도전성 입자 함유층 (35) 의 최저 용융 점도보다 낮은 등에 의해, 절연성 접착제층 (34) 의 유동성이 도전성 입자 함유층 (35) 의 유동성보다 높다. 따라서, 이방성 도전 필름 (36) 은, 회로 기판 (14) 과 IC 칩 (1) 사이에 개재되고, 열압착 툴 (10) 에 의해 가열 가압되면, 먼저 용융 점도가 낮은 절연성 접착제층 (34) 이 회로 기판 (14) 과 IC 칩 (1) 사이에 충전된다. 용융 점도가 높은 도전성 입자 함유층 (35) 은 유동성이 낮기 때문에, 가열 가압에 의해 바인더 수지 (33) 가 회로 기판 (14) 과 IC 칩 (1) 사이에서 용융되었 경우에도, 도전성 입자 (32) 의 유동이 억제된다. 또한, 먼저 유동되어 회로 기판 (14) 과 IC 칩 (1) 사이에 충전된 절연성 접착제층 (34) 이 경화 반응을 개시하는 것에 의해서도 도전성 입자 (32) 의 유동이 억제된다. 따라서, 접속체 (20) 는, 도전성 입자 (32) 가 인접하는 출력 범프 (3) 의 사이나 입력 범프 (5) 의 사이에 응집되지 않아 범프간 쇼트의 발생을 저감시킬 수 있다.
절연성 접착제층 (34), 도전성 입자 함유층 (35), 및 이방성 도전 필름 (36) 의 최저 용융 점도 범위의 일례를 들면, 절연성 접착제층 (34) 의 최저 용융 점도 범위는 1 ∼ 1 × 104 Pa·s, 도전성 입자 함유층 (35) 의 최저 용융 점도 범위는 10 ∼ 1 × 105 Pa·s, 이방성 도전 필름 (36) 전체의 최저 용융 점도 범위는 10 ∼ 1 × 105 Pa·s 이다. 물론 절연성 접착제층 (34), 도전성 입자 함유층 (35), 및 이방성 도전 필름 (36) 의 최저 용융 점도 범위는, 여기에 예시한 범위에 한정되는 것은 아니다. 또한, 절연성 접착제층 (34), 도전성 입자 함유층 (35), 및 이방성 도전 필름 (36) 의 최저 용융 점도는, 상기 서술한 바인더 수지 (33) 와 동일하게 측정함으로써 구할 수 있다.
또한, 이방성 도전 필름 (36) 은, 도전성 입자 함유층 (35) 만이 적층된 것이어도 된다. 이 경우, 각 도전성 입자 함유층 (35) 의 유동성은 동일해도 되고, 상이해도 된다.
또한, 이방성 도전 필름 (36) 은, 도 11 ∼ 도 13 에 나타내는 바와 같이, 도전성 입자 함유층 (35) 에 도전성 입자 (32) 를 평면에서 보았을 때 서로 비접촉으로 독립해서 배열시킴으로써, 배열된 도전성 입자 (32) 의 유동이 억제되고, 파인 피치화된 입출력 범프 (3, 5) 및 입출력 단자 (16, 17) 사이에 있어서도, 입자 포착률을 향상시킴과 함께, 도전성 입자 (32) 가 인접하는 출력 범프 (3) 사이나 입력 범프 (5) 사이에 응집되지 않아 범프간 쇼트의 발생을 저감시킬 수 있다.
또한, 상기 서술한 실시형태에서는, 이방성 도전 접착제로서, 바인더 수지 (33) 에 적절히 도전성 입자 (32) 를 함유한 열 경화성 수지 조성물을 필름상으로 성형한 접착 필름을 예로 설명했지만, 본 기술에 관련된 접착제는, 이것에 한정되지 않고, 예를 들어 바인더 수지 (33) 만으로 이루어지는 절연성 접착 필름이어도 된다. 또한, 이방성 도전 접착제는, 이와 같은 필름 성형되어 이루어지는 접착 필름에 한정되지 않고, 바인더 수지 조성물에 도전성 입자 (32) 가 분산된 도전성 접착 페이스트, 혹은 바인더 수지 조성물만으로 이루어지는 절연성 접착 페이스트로 해도 된다. 본 기술에 관련된 이방성 도전 접착제는, 상기 서술한 어느 형태도 포함하는 것이다.
[접속 공정]
이어서, 회로 기판 (14) 에 IC 칩 (1) 을 접속하는 접속 공정에 대해 설명한다. 먼저, 회로 기판 (14) 의 입출력 단자 (16, 17) 가 형성된 실장면 상에 이방성 도전 필름 (30) 을 가접착한다. 이어서, 이 회로 기판 (14) 을 접속 장치의 스테이지 상에 재치 (載置) 하고, 회로 기판 (14) 의 실장면 상에 이방성 도전 필름 (30) 을 개재하여 IC 칩 (1) 을 배치한다.
도전성 입자 함유층 (35) 과 절연성 접착제층 (34) 이 적층된 이방성 도전 필름 (36) 을 사용하는 경우에는, 도전성 입자 함유층 (35) 측을 회로 기판 (14) 에 첩부하고, 절연성 접착제층 (34) 측으로부터 IC 칩 (1) 을 배치한다.
이어서, 바인더 수지 (33) 를 경화시키는 소정의 온도로 가열된 열압착 툴 (10) 에 의해, 완충재 (15) 를 개재하여 IC 칩 (1) 의 가압면이 되는 기판 (2) 의 타면 (2b) 상을 소정의 압력, 시간으로 열가압한다. 이로써, 이방성 도전 필름 (30) 의 바인더 수지 (33) 는 유동성을 나타내고, IC 칩 (1) 과 회로 기판 (14) 사이에서 유출됨과 함께, 바인더 수지 (33) 중의 도전성 입자 (32) 는, 출력 범프 (3) 와 출력 단자 (16) 사이, 및 입력 범프 (5) 와 입력 단자 (17) 사이에 협지되어 눌려 찌부러진다.
이 때, 본 기술이 적용된 IC 칩 (1) 에 의하면, 이방성 도전 필름 (30) 의 바인더 수지 (33) 가 입출력 범프 (3, 5) 의 기부 (3b, 5b) 에도 충전된다. 또한, 절연성 접착제층 (34) 과 도전성 입자 함유층 (35) 이 적층된 이방성 도전 필름 (36) 에서는, 저용융 점도의 절연성 접착제층 (34) 이 먼저 IC 칩 (1) 과 회로 기판 (14) 사이에 충전됨과 함께 기부 (3b, 5b) 에 충전되어, 도전성 입자 (32) 의 유입을 억제한다. 이로써, 도전성 입자 (32) 가 파인 피치화된 입출력 범프 (3, 5) 와 입출력 단자 (16, 17) 사이에 포착됨과 함께, 인접하는 입출력 범프 (3, 5) 간의 스페이스에 응집되지 않아, 범프간 쇼트가 방지된다.
그 결과, 입출력 범프 (3, 5) 와 입출력 단자 (16, 17) 사이에서 도전성 입자 (32) 를 협지함으로써 IC 칩 (1) 과 회로 기판 (14) 이 전기적으로 접속되고, 이 상태에서 열압착 툴 (10) 에 의해 가열된 바인더 수지 (33) 가 경화되어, 접속체 (20) 가 형성된다.
접속체 (20) 는, 입출력 범프 (3, 5) 와 회로 기판 (14) 의 입출력 단자 (16, 17) 사이에 없는 도전성 입자 (32) 가 바인더 수지 (33) 에 분산되어 있고, 전기적으로 절연된 상태를 유지하고 있다. 이로써, IC 칩 (1) 의 출력 범프 (3) 및 입력 범프 (5) 와 회로 기판 (14) 의 입출력 단자 (16, 17) 사이에서만 전기적 도통이 도모된다. 또한, 바인더 수지로서, 라디칼 중합 반응계의 속경화 타입의 것을 사용함으로써, 짧은 가열 시간에 의해서도 바인더 수지를 속경화시킬 수 있다. 또한, 이방성 도전 필름 (30, 36) 으로는, 열 경화형에 한정되지 않고, 가압 접속을 실시하는 것이면, 광 경화형 혹은 광열 병용형의 접착제를 사용해도 된다.
이와 같은 접속체 (20) 는, 입출력 범프 (3, 5) 의 접속면 (3a, 5a) 의 면적이 기부 (3b, 5b) 의 면적보다 크게 형성되어 있기 때문에, 개개의 입출력 단자 (16, 17) 와의 접속 면적의 협소화를 억제하고, 도전성 입자 (32) 의 포착률을 향상시킬 수 있다. 또한, IC 칩 (1) 은, 기부 (3b, 5b) 에 걸쳐 인접하는 입출력 범프 (3, 5) 간의 스페이스가 넓어지므로, 도전성 입자 (32) 의 고밀도 충전화 및 입출력 범프 (3, 5) 의 저배화가 진행되었을 경우에도, 범프간 쇼트의 발생을 억제할 수 있다.
또한, 입출력 범프 (3, 5) 는, 입출력 단자 (16, 17) 와의 접속 방향을 세로 방향으로 했을 때에 종단면에서 적어도 일부가 기판 (2) 측에 걸쳐 범프 내측으로 축경되어 있기 때문에, 이방성 도전 필름 (30) 의 바인더 수지 (33) 가 입출력 단자 (16, 17) 와의 사이에 충전되면 입출력 범프 (3, 5) 의 기부 (3b, 5b) 에 걸쳐 구상으로 경화된다. 따라서, IC 칩 (1) 은, 입출력 범프 (3, 5) 와 바인더 수지 (33) 의 접촉 면적이 증가함과 함께, 기부 (3b, 5b) 에 걸쳐 충전된 바인더 수지 (33) 에 의해 앵커 효과가 발현됨으로써, 회로 기판 (14) 에 대한 접착 강도가 향상된다.
또한, 바인더 수지 (33) 의 충전량이 증가함으로써 바인더 수지 (33) 에 의한 회로 기판 (14) 과 IC 칩 (1) 사이에 있어서의 응력이 보다 완화되어, 전자 부품의 박리 방지, 휨이나 들뜸의 방지를 도모할 수 있다. 따라서, 회로 기판 (14) 이 예를 들어 LCD 패널 등의 표시 패널의 투명 기판을 구성하는 경우에 있어서는, 표시부에 대한 휨의 영향이 억제되어, 표시 불균일을 방지할 수 있다.
또한, 입출력 범프 (3, 5) 는, 저배화됨으로써 범프 높이와 기부 (3b, 5b) 의 애스펙트를 작게 할 수 있고, 열압착 툴 (10) 에 의해 가압되었을 때에도 구부러지지 않아, 접속 신뢰성을 향상시킬 수 있다.
[반도체 장치]
또한, 본 기술이 적용된 접속체 (20) 는, IC 칩 (1) 이 접속된 LCD 패널 등의 전자 기기의 회로 기판 외에, 배선 패턴이 형성된 기판 상에 IC 칩 (1) 이 탑재된 반도체 장치 등의 전자 부품이어도 된다.
도 15 는, 본 실시형태의 일례에 관련된 반도체 장치 (21) 를 나타내는 도면이다. 반도체 장치 (21) 는, 상기 서술한 입출력 범프 (3, 5) 를 갖는 IC 칩 (1) 과, 배선 패턴 (22) 이 형성된 기판 (23) 과, 복수의 외부 단자 (24) 를 포함한다.
IC 칩 (1) 은, 플립 칩으로서, 기판 (23) 에 페이스다운 본딩된다. 그 경우, 기판 (23) 에 형성된 배선 패턴 (22) (랜드) 과 입출력 범프 (3, 5) 를, 이방성 도전 필름 (30) 을 개재하여 전기적으로 접속한다.
외부 단자 (24) 는, 도시되지 않은 스루홀 등을 개재하여 배선 패턴 (22) 에 전기적으로 접속되어 있다. 외부 단자 (24) 는 땜납 볼이어도 된다. 땜납 등을 인쇄하여 리플로우 공정을 거쳐 외부 단자 (24) 를 형성해도 된다. 또한, 적극적으로 외부 단자 (24) 를 형성하지 않고 머더 보드 실장시에 머더 보드측에 도포되는 땜납 크림을 이용하고, 그 용융시의 표면 장력으로 결과적으로 외부 단자를 형성해도 된다. 이 반도체 장치는, 이른바 랜드 그리드 어레이형의 반도체 장치이다.
1 IC 칩
2 기판
2a 일면
2b 타면
2c, 2d 측가장자리
3 출력 범프
4 출력 범프 영역
5 입력 범프
6 입력 범프 영역
7 범프간 영역
9 오목부
9a 비관통공
9b 홈
10 비전극 영역
14 회로 기판
15 완충재
16 출력 단자
17 입력 단자
20 접속체
30 이방성 도전 필름
31 베이스 필름
32 도전성 입자
33 바인더 수지
34 절연성 접착제층
35 도전성 입자 함유층
36 이방성 도전 필름
40 열압착 툴

Claims (10)

  1. 기판과, 상기 기판의 일방의 면에 형성된 범프를 구비하고,
    상기 범프는, 접속 대상 부품의 전극과 접속되는 접속면의 면적이, 상기 기판측의 기부의 면적보다 큰 전자 부품.
  2. 제 1 항에 있어서,
    상기 범프의 단면적은, 상기 기부로부터 상기 접속면에 걸쳐 규칙적으로 증가하는 전자 부품.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 범프의 측면의 변은 직선인 전자 부품.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 범프의 측면의 변은 비직선인 전자 부품.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    복수의 상기 범프가 배열된 범프열이 형성되어 있는 전자 부품.
  6. 제 5 항에 있어서,
    상기 범프열의 각 범프는, 동일 방향에서 본 측면 형상이 동일한 전자 부품.
  7. 제 5 항에 있어서,
    상기 범프열의 각 범프는, 동일 방향에서 본 측면 형상이 비동일한 전자 부품.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 접속면은, 상기 기판과 대략 평행한 전자 부품.
  9. 제 1 항 내지 제 8 항에 기재된 전자 부품의 상기 범프와, 상기 범프에 대향한 전극을 구비한 제 2 전자 부품이, 도전성 입자를 구비한 이방성 도전 접착제에 의해 이방성 접속되어 있는 이방성 접속 구조체.
  10. 기판과, 상기 기판의 일방의 면에 형성된 범프를 구비하는 전자 부품의 설계 방법에 있어서,
    상기 범프는, 접속 대상 부품의 전극과 접속되는 접속면의 면적이, 상기 기판측의 기부의 면적보다 크게 되어 있는 전자 부품의 설계 방법.
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