JP2009071159A - フレキシブル配線基板及びベアチップ実装方法 - Google Patents
フレキシブル配線基板及びベアチップ実装方法 Download PDFInfo
- Publication number
- JP2009071159A JP2009071159A JP2007239592A JP2007239592A JP2009071159A JP 2009071159 A JP2009071159 A JP 2009071159A JP 2007239592 A JP2007239592 A JP 2007239592A JP 2007239592 A JP2007239592 A JP 2007239592A JP 2009071159 A JP2009071159 A JP 2009071159A
- Authority
- JP
- Japan
- Prior art keywords
- bare chip
- wiring board
- overcoat layer
- flexible wiring
- mounting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/4985—Flexible insulating substrates
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/303—Surface mounted components, e.g. affixing before soldering, aligning means, spacing means
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/13144—Gold [Au] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/13147—Copper [Cu] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/812—Applying energy for connecting
- H01L2224/81201—Compression bonding
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/818—Bonding techniques
- H01L2224/81801—Soldering or alloying
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/06—Polymers
- H01L2924/078—Adhesive characteristics other than chemical
- H01L2924/0781—Adhesive characteristics other than chemical being an ohmic electrical conductor
- H01L2924/07811—Extrinsic, i.e. with electrical conductive fillers
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/189—Printed circuits structurally associated with non-printed electric components characterised by the use of a flexible or folded printed circuit
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09818—Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
- H05K2201/0989—Coating free areas, e.g. areas other than pads or lands free of solder resist
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
- H05K2201/10621—Components characterised by their electrical contacts
- H05K2201/10674—Flip chip
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/20—Details of printed circuits not provided for in H05K2201/01 - H05K2201/10
- H05K2201/2036—Permanent spacer or stand-off in a printed circuit or printed circuit assembly
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/3452—Solder masks
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
- Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
- Y02P70/50—Manufacturing or production processes characterised by the final manufactured product
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Wire Bonding (AREA)
- Non-Metallic Protective Coatings For Printed Circuits (AREA)
- Electric Connection Of Electric Components To Printed Circuits (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Structure Of Printed Boards (AREA)
Abstract
【課題】 フレキシブル配線基板が撓んだ場合であっても、ベアチップの周縁端部がオーバーコート層によって被覆されていない配線パターンと接触することがなく、ショート不良が発生するのを防止することができるフレキシブル配線基板を提供する。
【解決手段】 フレキシブルプリント配線基板10は、バンプアレイを介して半導体ベアチップ21が電気的に接続された配線パターン12が所定のベース材11上に形成されているとともに、半導体ベアチップ21を実装する実装領域にショート防止用のオーバーコート層13が設けられて構成される。オーバーコート層13は、実装された半導体ベアチップ21がベース材11と向き合う面である当該半導体ベアチップ21の底面下の領域であって配線パターン12と半導体ベアチップ21とによって形成される間隙に延在するように設けられている。
【選択図】 図1(A)
【解決手段】 フレキシブルプリント配線基板10は、バンプアレイを介して半導体ベアチップ21が電気的に接続された配線パターン12が所定のベース材11上に形成されているとともに、半導体ベアチップ21を実装する実装領域にショート防止用のオーバーコート層13が設けられて構成される。オーバーコート層13は、実装された半導体ベアチップ21がベース材11と向き合う面である当該半導体ベアチップ21の底面下の領域であって配線パターン12と半導体ベアチップ21とによって形成される間隙に延在するように設けられている。
【選択図】 図1(A)
Description
本発明は、ベアチップ実装用のフレキシブル配線基板及びベアチップ実装方法に関する。
近年、携帯電話機をはじめとする様々な電子機器が急速に普及しているのにともない、さらなる電子機器の小型化や薄型化が要求されている。かかる小型化や薄型化を実現するためには、LSI(Large Scale Integration)チップ等の各種半導体チップを高密度に基板上に実装する必要がある。
基板への半導体チップの実装は、当該半導体チップをリード線とともに所定のパッケージに封入し、それを基板上に実装する方法が従来から行われているが、いわゆるフレキシブルプリント配線基板(Flexible Printed Circuit;FPC)の普及と高密度実装の要求とにともない、半導体チップをチップ状態のまま基板上に実装する、いわゆるベアチップ実装が行われている(例えば、特許文献1及び特許文献2等参照。)。
ベアチップ実装の方法としては、リード線を設けたフィルムを用いて基板側の電極とチップ側の電極とを接続するTAB(Tape Automated Bonding)実装、基板側の電極とチップ側の電極とをワイヤによって接続するワイヤボンディング実装、及び、チップの電極部分にバンプ(突起電極)を形成して基板側の電極とチップ側の電極とを直接接続するフリップチップ実装等がある。特に、フレキシブルプリント配線基板へのベアチップ実装は、チップオンフィルム(Chip On Film;COF)実装と称され、ワイヤボンディング実装とフリップチップ実装とに大別される。このようなベアチップ実装は、従来から行われている実装方法に比べて実装領域が小さくて済み、高密度実装を実現する方法として着目されている。
ところで、フレキシブルプリント配線基板への通常のチップオンフィルム実装は、例えば図4(a)及び図4(b)に示すように行われる。すなわち、フレキシブルプリント配線基板100は、ポリイミド等からなる所定のベース材101の上に銅等からなる配線パターン102が形成され、さらに、配線パターン102の上にフォトソルダーレジスト等の絶縁材からなるショート防止用のオーバーコート層103が設けられて構成される。半導体ベアチップ201は、バンプアレイを構成する金等からなる複数のバンプ202のそれぞれと配線パターン102とを電気的に接続することにより、フレキシブルプリント配線基板100上に実装される。具体的には、半導体ベアチップ201の実装領域は、オーバーコート層103の開口領域に対応する領域となる。
ここで、半導体ベアチップ201に形成されているバンプ202は、異方性導電接着フィルム(Anisotropic Conductive Film;ACF)等の接着剤を介して、配線パターン102と電気的に接続される。したがって、半導体ベアチップ201を実装する際には、接着剤の樹脂を硬化させるために、当該接着剤を介してバンプ202と配線パターン102とを接触させた状態で加熱及び加圧する必要がある。そのため、フレキシブルプリント配線基板100においては、半導体ベアチップ201の底面とオーバーコート層103とが接触して十分に加圧することができない事態を防止するために、オーバーコート層103の開口領域の大きさを、半導体ベアチップ201が実装された際にベース材101と向き合う面である当該半導体ベアチップ201の底面の大きさよりも大きく形成するのが通常である。
しかしながら、かかるベアチップ実装においては、加熱及び加圧によってフレキシブルプリント配線基板100が撓むことにより、図5中Aで示すように、半導体ベアチップ201の周縁端部と、オーバーコート層103によって被覆されていない配線パターン102とが接触し、ショート不良が発生する場合があった。特に、このような現象は、半導体ベアチップ201のバンプ202の形成位置が、当該半導体ベアチップ201の底面における周縁部分近傍ではなく、周縁部分から内側に離れた位置に配設されている場合ほど顕著に発生する。
本発明は、このような実情に鑑みてなされたものであり、フレキシブル配線基板が撓んだ場合であっても、ベアチップの周縁端部がオーバーコート層によって被覆されていない配線パターンと接触することがなく、ショート不良が発生するのを防止することができるフレキシブル配線基板及びベアチップ実装方法を提供することを目的とする。
上述した目的を達成する本発明にかかるフレキシブル配線基板は、バンプアレイが形成されたベアチップを実装したフレキシブル配線基板であって、上記バンプアレイを介して上記ベアチップが電気的に接続された配線が所定のベース材上に形成されているとともに、上記ベアチップを実装する実装領域にショート防止用のオーバーコート層が設けられて構成され、上記オーバーコート層は、実装された上記ベアチップが上記ベース材と向き合う面である当該ベアチップの底面下の領域であって上記配線と上記ベアチップとによって形成される間隙に延在するように設けられていることを特徴としている。
また、上述した目的を達成する本発明にかかるベアチップ実装方法は、所定のベース材上に配線が形成されているとともに、バンプアレイが形成されたベアチップを実装する実装領域にショート防止用のオーバーコート層が設けられて構成されたフレキシブル配線基板を用意する第1の工程と、上記バンプアレイを構成するバンプと上記配線とを電気的に接続して上記ベアチップを上記フレキシブル配線基板上に実装する第2の工程とを備える。ここで、上記フレキシブル配線基板は、上記ベアチップが実装されたときに上記ベース材と向き合う面である当該ベアチップの底面下の領域であって上記配線と上記ベアチップとによって形成される間隙に延在するように上記オーバーコート層が設けられたものであることを特徴としている。
さらに、上述した目的を達成する本発明にかかるフレキシブル配線基板は、バンプアレイが形成されたベアチップが実装されるフレキシブル配線基板であって、上記バンプアレイを介して上記ベアチップが電気的に接続される配線が所定のベース材上に形成されているとともに、上記ベアチップを実装する実装領域にショート防止用のオーバーコート層が設けられて構成され、上記オーバーコート層は、上記ベアチップが実装されたときに上記ベース材と向き合う面である当該ベアチップの底面下の領域であって上記配線と上記ベアチップとによって形成される間隙に延在するように設けられていることを特徴としている。
このような本発明にかかるフレキシブル配線基板及びベアチップ実装方法においては、ベアチップの実装時に当該フレキシブル配線基板が撓んだ場合であっても、ベアチップの周縁端部がオーバーコート層に接触するのみで、オーバーコート層によって被覆されていない配線と接触するのをなくすことができる。
本発明によれば、ベアチップの周縁端部がオーバーコート層によって被覆されていない配線と接触するのをなくすことができるため、簡便な構成のもとに、ショート不良の発生を確実に防止することができる。
以下、本発明を適用した具体的な実施の形態について図面を参照しながら詳細に説明する。
この実施の形態は、バンプアレイが形成された半導体ベアチップを実装したフレキシブルプリント配線基板(Flexible Printed Circuit;FPC)である。特に、このフレキシブルプリント配線基板は、半導体ベアチップを実装する実装領域に設けられたショート防止用の保護膜であるオーバーコート層を利用することにより、当該フレキシブルプリント配線基板の撓みに起因する半導体ベアチップと配線パターンとのショート不良を防止することができるものである。
図1(A)に平面図、図1(B)に断面図を示すように、フレキシブルプリント配線基板10は、ポリイミド等からなる所定のベース材11の上に銅等からなる配線パターン12が形成され、さらに、配線パターン12の上にフォトソルダーレジスト等の熱硬化性の絶縁材からなるショート防止用のオーバーコート層13が設けられて構成される。ここで、オーバーコート層13は、通常、その厚みが10μmから20μm程度である。なお、オーバーコート層13は、後述するように、半導体ベアチップ21の実装前に硬化状態とされているのが望ましい。
このようなフレキシブルプリント配線基板10が用意されると、当該フレキシブルプリント配線基板10の上に、半導体ベアチップ21がチップオンフィルム(Chip On Film;COF)実装される。
半導体ベアチップ21は、その平面及び底面の大きさが、例えば3mm×4mm等、数mm角程度の大きさの薄板状に形成される。半導体ベアチップ21の底面には、複数のバンプ22が配列されたバンプアレイが形成されている。バンプ22は、例えば金や銅、半田等の導電性金属を主材料として構成される。また、バンプ22は、メッキ等によって形成することができ、例えば表面のみを金メッキとすることも可能である。なお、バンプ22の高さは、例えば5μmから50μm程度に形成されるのが通常であるが、その下限値は、後述する接着剤の樹脂を硬化させるための加圧を十分に行うことができるように、オーバーコート層13の厚みに応じて決定される。具体的には、バンプ22は、加圧後に半導体ベアチップ21の底面とオーバーコート層13とが接触しない程度の高さに形成すればよく、オーバーコート層13の塗布厚精度を加味した厚みよりも例えば10μm以上高く形成するのが望ましい。したがって、具体例としては、上述したように、オーバーコート層13の厚みが10μm程度である場合には、バンプ22の高さは20μm以上とするのが望ましく、また、オーバーコート層13の厚みが20μm程度である場合には、バンプ22の高さは30μm以上とするのが望ましいことになる。
このような半導体ベアチップ21は、各バンプ22と、これら各バンプ22に対向する位置に形成された配線パターン12とを、所定の接着剤を介して電気的に接続することにより、フレキシブルプリント配線基板10上に実装される。
ここで、接着剤としては、異方性導電接着フィルム(Anisotropic Conductive Film;ACF)や異方性導電接着ペースト(Anisotropic Conductive Paste;ACP)等の異方性導電接着剤を用いるのが望ましく、取り扱いの簡便さから、特に異方性導電接着フィルムを用いるのが望ましい。なお、異方性導電接着フィルムとは、フィルム状の絶縁樹脂材料中に微細な導電性粒子を分散させた素材からなり、加熱及び加圧することにより、接着機能とともに、導電性粒子を介して厚み方向には電気的接続機能を有し、厚み方向と垂直方向には絶縁機能を有するものである。フレキシブルプリント配線基板10においては、半導体ベアチップ21との間に、このような異方性導電接着剤を介在させて加熱及び加圧することにより、バンプ22と配線パターン12とが対向する部分において、この異方性導電接着剤に含まれる導電性粒子が押し潰され、電気的な導通を図ることができる。
このような半導体ベアチップ21が実装されたフレキシブルプリント配線基板10においては、オーバーコート層13を、実装された半導体ベアチップ21がベース材11と向き合う面である当該半導体ベアチップ21の底面下の領域であって配線パターン12と半導体ベアチップ21とによって形成される間隙に延在するように設ける。すなわち、フレキシブルプリント配線基板10においては、オーバーコート層13を、半導体ベアチップ21の底面における周縁端部から内側にわたる領域と、配線パターン12の領域とが、当該フレキシブルプリント配線基板10の厚み方向に重複する領域にまで延在するように設ける。さらに換言すれば、フレキシブルプリント配線基板10においては、オーバーコート層13の開口領域の大きさを、半導体ベアチップ21が実装された際にベース材11と向き合う面である当該半導体ベアチップ21の底面の大きさよりも小さく形成する。
これにより、フレキシブルプリント配線基板10においては、半導体ベアチップ21の実装時に行われる加熱及び加圧によって当該フレキシブルプリント配線基板10が撓んだ場合であっても、図2中Aで示すように、半導体ベアチップ21の周縁端部がオーバーコート層13に接触するのみで、オーバーコート層13によって被覆されていない配線パターン12と接触することがなくなる。したがって、フレキシブルプリント配線基板10においては、特別な部材を別途設けることなく、簡便な構成且つ低コストのもとに、半導体ベアチップ21の周縁端部と配線パターン12とが接触することによるショート不良の発生を防止することができる。
ここで、フレキシブルプリント配線基板10においては、オーバーコート層13が設けられる領域が半導体ベアチップ21の底面下の領域にまで延在するものの、上述したように、加圧後に半導体ベアチップ21の底面とオーバーコート層13とが接触しない程度の高さにバンプ22が形成されていることから、半導体ベアチップ21への加圧力が逃げることがなくなる。そのため、フレキシブルプリント配線基板10においては、半導体ベアチップ21を強い圧力で実装することができ、信頼性を向上させることができる。
また、フレキシブルプリント配線基板10においては、半導体ベアチップ21の底面下の領域においてオーバーコート層13によって被覆される部分が多くなるため、従来に比べ、接着剤の量も少なくて済むという利点も生じる。
なお、フレキシブルプリント配線基板10においては、オーバーコート層13を延在させる領域を、半導体ベアチップ21の底面下の領域のうち、バンプ22が接触する配線パターン12の領域を除いた全ての領域としてもよい。しかしながら、フレキシブルプリント配線基板10においては、オーバーコート層13の領域が多くなると、接着剤が剥離しやすくなるという弊害を招来することから、半導体ベアチップ21の周縁端部からバンプアレイの外側の領域までに留めるのが望ましい。
また、図1(A)に示した具体例においては、半導体ベアチップ21の矩形状の底面を画定する周縁4辺のうち1対の対向する辺に沿った領域のみ、オーバーコート層13を半導体ベアチップ21の底面下の領域にまで延在させているが、周縁全てに沿った領域にオーバーコート層13を延在させてもよい。
ただし、特に、周縁全てに沿った領域にオーバーコート層13を延在させた場合には、接着剤が半導体ベアチップ21の底面下の領域から外側に流れずに滞留してしまう場合がある。そこで、フレキシブルプリント配線基板10においては、例えば図3に示すように、半導体ベアチップ21の底面下の領域であって当該半導体ベアチップ21の周縁端部のうち少なくとも一部領域に、逃げ部30としてオーバーコート層13を延在させない領域を設けるのが望ましい。また、このような逃げ部30は、1箇所であってもよいが、オーバーコート層13を延在させた半導体ベアチップ21の底面を画定する周縁(辺)毎に設けるのが望ましい。これにより、フレキシブルプリント配線基板10においては、接着剤が半導体ベアチップ21の底面下の領域から外側に流れずに滞留してしまうのを回避することができ、より信頼性の向上を図ることができる。
さらに、フレキシブルプリント配線基板10は、上述したように、配線パターン12が形成されたベース材11の上に塗布されたオーバーコート層13が流動せずに硬化した状態で提供されるのが望ましい。すなわち、フレキシブルプリント配線基板10は、オーバーコート層13が硬化した状態で半導体ベアチップ21が実装されるのが望ましい。オーバーコート層13がベース材11及び配線パターン12の上に塗布されてフレキシブルプリント配線基板10が提供され、これに半導体ベアチップ21を実装することを考慮すると、オーバーコート層13が流動状態であるまま半導体ベアチップ21を実装した場合には、オーバーコート層13の形状や厚みが確定した状態でないことから、オーバーコート層13が流動することに起因して半導体ベアチップ21と配線パターン12とが不必要に接触してしまうことが想定される。そのため、フレキシブルプリント配線基板10においては、オーバーコート層13を半導体ベアチップ21の実装前に硬化状態としておくことにより、確実に半導体ベアチップ21を実装しつつショート不良等の不具合を防止することができ、より信頼性の向上を図ることができる。
以上説明したように、本発明の実施の形態として示すフレキシブルプリント配線基板10においては、オーバーコート層13を、実装された半導体ベアチップ21がベース材11と向き合う面である当該半導体ベアチップ21の底面下の領域であって配線パターン12と半導体ベアチップ12とによって形成される間隙に延在するように設けることにより、半導体ベアチップ21をチップオンフィルム実装する際に、半導体ベアチップ21の周縁端部がオーバーコート層13によって被覆されていない配線パターン12と接触するのを防止することができ、ショート不良の発生を防止することができる。特に、このようなフレキシブルプリント配線基板10は、半導体ベアチップ21のバンプ22の形成位置が、当該半導体ベアチップ21の底面における周縁部分近傍ではなく、周縁部分から内側に離れた位置に配設されている場合に極めて有効である。
なお、本発明は、上述した実施の形態に限定されるものではない。例えば、上述した実施の形態では、接着剤として、異方性導電接着剤を用いるものとして説明したが、本発明は、接着剤自体に導電性を必要としない仕様の場合には、非導電性フィルム(Non-conductive Film;NCF)や、硬化性樹脂をバインダとする非導電性ペースト(Non-conductive Paste;NCP)等、任意の接着剤を用いてもよい。
また、上述した実施の形態にて示した各部の大きさは具体例であり、本発明は、かかる値に限定されるものではない。
このように、本発明は、その趣旨を逸脱しない範囲で適宜変更が可能であることはいうまでもない。
10 フレキシブルプリント配線基板
11 ベース材
12 配線パターン
13 オーバーコート層
21 半導体ベアチップ
22 バンプ
30 逃げ部
11 ベース材
12 配線パターン
13 オーバーコート層
21 半導体ベアチップ
22 バンプ
30 逃げ部
Claims (10)
- バンプアレイが形成されたベアチップを実装したフレキシブル配線基板であって、
上記バンプアレイを介して上記ベアチップが電気的に接続された配線が所定のベース材上に形成されているとともに、上記ベアチップを実装する実装領域にショート防止用のオーバーコート層が設けられて構成され、
上記オーバーコート層は、実装された上記ベアチップが上記ベース材と向き合う面である当該ベアチップの底面下の領域であって上記配線と上記ベアチップとによって形成される間隙に延在するように設けられていること
を特徴とするフレキシブル配線基板。 - 上記バンプアレイを構成する各バンプは、上記ベアチップの実装時に行われる加圧後に当該ベアチップの底面と上記オーバーコート層とが接触しない高さに形成されていること
を特徴とする請求項1記載のフレキシブル配線基板。 - 上記ベアチップは、上記バンプアレイを構成する各バンプと、これら各バンプに対向する位置に形成された上記配線とが、所定の接着剤を介して電気的に接続されて実装されていること
を特徴とする請求項1記載のフレキシブル配線基板。 - 上記接着剤は、異方性導電接着フィルム、異方性導電接着ペースト、非導電性フィルム、又は、非導電性ペーストのいずれかであること
を特徴とする請求項3記載のフレキシブル配線基板。 - 上記オーバーコート層は、上記ベアチップの底面を画定する周縁端部から上記バンプアレイの外側の領域までに延在するように設けられていること
を特徴とする請求項1乃至請求項4のうちいずれか1項記載のフレキシブル配線基板。 - 上記ベアチップの底面下の領域であって当該底面を画定する周縁端部のうち少なくとも一部領域に、上記オーバーコート層を延在させない領域が設けられていること
を特徴とする請求項1乃至請求項5のうちいずれか1項記載のフレキシブル配線基板。 - 所定のベース材上に配線が形成されているとともに、バンプアレイが形成されたベアチップを実装する実装領域にショート防止用のオーバーコート層が設けられて構成されたフレキシブル配線基板を用意する第1の工程と、
上記バンプアレイを構成するバンプと上記配線とを電気的に接続して上記ベアチップを上記フレキシブル配線基板上に実装する第2の工程とを備え、
上記フレキシブル配線基板は、上記ベアチップが実装されたときに上記ベース材と向き合う面である当該ベアチップの底面下の領域であって上記配線と上記ベアチップとによって形成される間隙に延在するように上記オーバーコート層が設けられたものであること
を特徴とするベアチップ実装方法。 - 上記第1の工程では、上記オーバーコート層が硬化状態とされた上記フレキシブル配線基板を用意すること
を特徴とする請求項7記載のベアチップ実装方法。 - バンプアレイが形成されたベアチップが実装されるフレキシブル配線基板であって、
上記バンプアレイを介して上記ベアチップが電気的に接続される配線が所定のベース材上に形成されているとともに、上記ベアチップを実装する実装領域にショート防止用のオーバーコート層が設けられて構成され、
上記オーバーコート層は、上記ベアチップが実装されたときに上記ベース材と向き合う面である当該ベアチップの底面下の領域であって上記配線と上記ベアチップとによって形成される間隙に延在するように設けられていること
を特徴とするフレキシブル配線基板。 - 上記オーバーコート層は、硬化状態とされていること
を特徴とする請求項9記載のフレキシブル配線基板。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007239592A JP2009071159A (ja) | 2007-09-14 | 2007-09-14 | フレキシブル配線基板及びベアチップ実装方法 |
PCT/JP2008/063946 WO2009034793A1 (ja) | 2007-09-14 | 2008-08-04 | フレキシブル配線基板及びベアチップ実装方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007239592A JP2009071159A (ja) | 2007-09-14 | 2007-09-14 | フレキシブル配線基板及びベアチップ実装方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2009071159A true JP2009071159A (ja) | 2009-04-02 |
Family
ID=40451804
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007239592A Pending JP2009071159A (ja) | 2007-09-14 | 2007-09-14 | フレキシブル配線基板及びベアチップ実装方法 |
Country Status (2)
Country | Link |
---|---|
JP (1) | JP2009071159A (ja) |
WO (1) | WO2009034793A1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP3306684A4 (en) * | 2015-06-01 | 2019-03-20 | Toshiba Hokuto Electronics Corp. | LIGHT-EMITTING MODULE |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN112771657A (zh) * | 2018-09-25 | 2021-05-07 | 日立金属株式会社 | 挠性印刷电路板、接合体、压力传感器及质量流量控制装置 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003197812A (ja) * | 2001-12-28 | 2003-07-11 | Seiko Epson Corp | 配線基板及びその製造方法、半導体装置及びその製造方法、回路基板並びに電子機器 |
-
2007
- 2007-09-14 JP JP2007239592A patent/JP2009071159A/ja active Pending
-
2008
- 2008-08-04 WO PCT/JP2008/063946 patent/WO2009034793A1/ja active Application Filing
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003197812A (ja) * | 2001-12-28 | 2003-07-11 | Seiko Epson Corp | 配線基板及びその製造方法、半導体装置及びその製造方法、回路基板並びに電子機器 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP3306684A4 (en) * | 2015-06-01 | 2019-03-20 | Toshiba Hokuto Electronics Corp. | LIGHT-EMITTING MODULE |
US10492300B2 (en) | 2015-06-01 | 2019-11-26 | Toshiba Hokuto Electronics Corporation | Light-emitting module |
Also Published As
Publication number | Publication date |
---|---|
WO2009034793A1 (ja) | 2009-03-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7423348B2 (en) | Chip structure and chip package structure | |
US8336201B2 (en) | Method of manufacturing printed circuit board having flow preventing dam | |
TWI483363B (zh) | 晶片封裝基板、晶片封裝結構及其製作方法 | |
KR20130076899A (ko) | 상부 ic 패키지와 결합하여 패키지-온-패키지 (pop) 어셈블리를 형성하는 하부 ic 패키지 구조체 및 그러한 하부 ic 패키지 구조체를 포함하는 pop 어셈블리 | |
JP2007287949A (ja) | フラットディスプレイパネル及び接続構造 | |
JP2005079581A (ja) | テープ基板、及びテープ基板を用いた半導体チップパッケージ、及び半導体チップパッケージを用いたlcd装置 | |
JP2017175093A (ja) | 電子部品、接続体、電子部品の設計方法 | |
US20050287702A1 (en) | Methods for designing carrier substrates with raised terminals | |
US20030183944A1 (en) | Semiconductor device and manufacturing method for the same, circuit board, and electronic device | |
TW201709450A (zh) | 具有中介支撐構造機構的積體電路封裝系統及其製造的方法 | |
JP2017175092A (ja) | 電子部品、異方性接続構造体、電子部品の設計方法 | |
JP2004128056A (ja) | 半導体装置及びその製造方法 | |
JP2009105209A (ja) | 電子装置及びその製造方法 | |
JP2009071159A (ja) | フレキシブル配線基板及びベアチップ実装方法 | |
JP5295211B2 (ja) | 半導体モジュールの製造方法 | |
JP4699089B2 (ja) | チップオンフィルム半導体装置 | |
US20230044345A1 (en) | Layout structure of flexible circuit board | |
JP2006032872A (ja) | 回路基板及び半導体装置 | |
US10588214B2 (en) | Stacked structure and method for manufacturing the same | |
JP4955997B2 (ja) | 回路モジュールおよび回路モジュールの製造方法 | |
JP2009246175A (ja) | 素子搭載用基板、半導体モジュール、ならびに携帯機器 | |
JP2008140925A (ja) | 半導体装置、その製造方法及び表示装置 | |
JP4430419B2 (ja) | 平行導電回路シートを用いた電子回路及びその製造方法 | |
CN104952830A (zh) | 薄膜倒装芯片封装结构 | |
JP2009295704A (ja) | 導電性バンプとその形成方法およびそれを用いた電子部品実装構造体 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100624 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120828 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20121015 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20130212 |