JP2008172228A - 半導体素子及び半導体素子のパッケージ - Google Patents
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Abstract
【課題】電気的及び物理的な信頼性が向上する半導体素子のパッケージを提供する。
【解決手段】半導体素子の活性面上に、前記半導体素子の外縁部から第1距離だけ離間するように配置された複数の第1バンプを含む第1バンプ列と、前記半導体素子の前記活性面上に、前記半導体素子の外縁部から前記第1距離よりも長い第2距離だけ離間するように配置された複数の第2バンプを含む第2バンプ列と、前記半導体素子の前記活性面上に、前記半導体素子の外縁部から前記第2距離よりも長い第3距離だけ離間するように配置された複数の第3バンプを含む第3バンプ列と、を含む。隣接する前記第1バンプどうしの間には、一の前記第2バンプ及び一の前記第3バンプの互い違いの配列が少なくとも2回以上連続している。
【選択図】図2A
【解決手段】半導体素子の活性面上に、前記半導体素子の外縁部から第1距離だけ離間するように配置された複数の第1バンプを含む第1バンプ列と、前記半導体素子の前記活性面上に、前記半導体素子の外縁部から前記第1距離よりも長い第2距離だけ離間するように配置された複数の第2バンプを含む第2バンプ列と、前記半導体素子の前記活性面上に、前記半導体素子の外縁部から前記第2距離よりも長い第3距離だけ離間するように配置された複数の第3バンプを含む第3バンプ列と、を含む。隣接する前記第1バンプどうしの間には、一の前記第2バンプ及び一の前記第3バンプの互い違いの配列が少なくとも2回以上連続している。
【選択図】図2A
Description
本発明は半導体素子及び半導体素子のパッケージに関し、さらに詳しくは、半導体素子のバンプ配列及びその半導体素子のパッケージに関する。
半導体製品の軽薄短小化、高速化、多機能化及び高性能化による半導体素子の小型化及びパッド数の増加は、互いに隣り合うパッド間のピッチの縮小を伴う。しかし、半導体素子の活性面に形成可能なパッドの数には限界がある。また、隣り合うパッド間のピッチは、静電気による不良を防ぐために所定の間隔以上でなければならない。従って、半導体素子の細密化には限界がある。
かかる問題点を勘案すると、パッド数が増えると、半導体素子のサイズも共に大きくなる。これは、半導体素子の製造に於いて、ウェハ当たりの製造可能な半導体素子の個数が減少するという結果を招く。
また、配線基板における配線パターン間のピッチの最適化、及び配線基板のサイズの大型化によって半導体製品の製造コストが高くなる。
また、配線パターン間のピッチの最適化のためには、半導体素子のパッケージの製造工程においてさらに高い精密度が要求されるので、半導体素子のパッケージの組立の歩留りが悪化し、半導体素子のパッケージの製造コストが高くなる。
そこで、多数のパッドを所定間隔以上のピッチで配置するために提案されたものが、ジグザグ配置(staggered arrangement)方式である。
図1Aは従来の半導体パッケージのバンプ配列を説明するための平面図であり、図1Bは図1AのA部分の拡大図である。
図1A及び図1Bを参照すれば、半導体素子のパッケージは、半導体素子20がインナーリードによって配線基板10に接合されるILB(Inner Lead Bonding:ILB)接合構造であり、チップオンボード(Chip On Board:COB)型のパッケージになっている。
半導体素子20は、活性面の外縁部から中央部に向かって順に配列された第1バンプ列22a及び第2バンプ列22bを含むバンプ配列を有する。第1バンプ列22a及び第2バンプ列22bは、ジグザグに配置されている。
配線基板10のリード12a、12bは、半導体素子10の第1バンプ列22a及び第2バンプ列22bにそれぞれ対応する。リード12a、12bは、第1バンプ列22a及び第2バンプ列22bにそれぞれ対応する第1バンプ列用のリード12a及び第2バンプ列用のリード12bを含む。
第1バンプ列22a及び第2バンプ列22bと、それらに対応するリード12a、12bが整列するように半導体素子10を配線基板10の実装領域に配置した後、加熱圧着により半導体素子20を配線基板10に実装する。これにより、第1バンプ列22a及び第2バンプ列22bと、それらに対応するリード12a、12bが電気的に接続される。
前記のような2列のジグザグ配置からなるバンプ配列方式において、リード間のピッチが一定である場合には、バンプのサイズの増加は制限される。従って、バンプとリードのサイズはほとんど差がないことになり、半導体素子のパッケージ製造のためにバンプとリードを接合する際に、リードが対応するバンプの位置からずれてしまう整列誤差の問題が生じる。
また、第1バンプ列よりも多数のバンプが第2バンプ列に配置されるバンプ配列においては、半導体素子を配線基板に実装する際に注入されるモールディング物質の流れが低下するという問題がある。かかるバンプ配列は、これらに対する適切な解決策を提供するものではない。
本発明は、従来技術が有する上記及び他の問題点を解決するためのものである。
本発明が解決しようとする課題は、半導体素子を配線基板に実装するときの、リードとの整列誤差を最小化できるバンプ配列を有する半導体素子、及びその半導体素子のパッケージを提供することである。
本発明が解決しようとする他の課題は、半導体素子のパッケージを製造するときに注入されるモールディング物質の流れを改善できるバンプ配列を有する半導体素子及びその半導体素子のパッケージを提供することである。
本発明の半導体素子は、半導体素子の活性面上に、前記半導体素子の外縁部から第1距離だけ離間するように配置された複数の第1バンプを含む第1バンプ列と、前記半導体素子の前記活性面上に、前記半導体素子の外縁部から前記第1距離よりも長い第2距離だけ離間するように配置された複数の第2バンプを含む第2バンプ列と、前記半導体素子の前記活性面上に、前記半導体素子の外縁部から前記第2距離よりも長い第3距離だけ離間するように配置された複数の第3バンプを含む第3バンプ列と、を含む。隣接する前記第1バンプどうしの間には、一の前記第2バンプ及び一の前記第3バンプの互い違いの配置が少なくとも2回以上連続する。
前記半導体素子は、半導体チップ又は半導体チップのパッケージである。
前記第1バンプ、前記第2バンプ、及び前記第3バンプは、一の前記第1バンプ、一の前記第3バンプ、一の前記第2バンプ、一の前記第3バンプ、一の前記第2バンプ、一の前記第3バンプという順番で配列される。
前記第1バンプ、前記第2バンプ、及び前記第3バンプは、一の前記第1バンプ、一の前記第2バンプ、一の前記第3バンプ、一の前記第2バンプ、一の前記第3バンプ、一の前記第2バンプ、一の前記第3バンプという順番で配列される。
前記第2バンプのサイズは、前記第1バンプよりも大きい。
前記第3バンプのサイズは、前記第2バンプよりも大きい。
また、本発明の半導体素子のパッケージは、半導体素子と、前記半導体素子の活性面上に、前記半導体素子の外縁部から第1距離だけ離間するように配置された複数の第1バンプを含む第1バンプ列と、前記半導体素子の前記活性面上に、前記半導体素子の外縁部から前記第1距離よりも長い第2距離だけ離間するように配置された複数の第2バンプを含む第2バンプ列と、前記半導体素子の前記活性面上に、前記半導体素子の外縁部から前記第2距離よりも長い第3距離だけ離間するように配置された複数の第3バンプを含む第3バンプ列と、前記第1バンプ、前記第2バンプ、及び前記第3バンプにそれぞれ対応する複数のリード、並びに前記半導体素子が実装される配線基板を具備している。隣接する前記第1バンプどうしの間には、一の前記第2バンプ及び一の前記第3バンプの互い違いの配列が少なくとも2回以上連続する。
前記半導体素子は、半導体チップ又は半導体チップのパッケージである。
前記第1バンプ、前記第2バンプ、及び前記第3バンプは、一の前記第1バンプ、一の前記第3バンプ、一の前記第2バンプ、一の前記第3バンプ、一の前記第2バンプ、一の前記第3バンプという順番で配列される。
前記第1バンプ、前記第2バンプ、及び前記第3バンプは、一の前記第1バンプ、一の前記第2バンプ、一の前記第3バンプ、一の前記第2バンプ、一の前記第3バンプ、一の前記第2バンプ、一の前記第3バンプという順番で配列される。
前記第2バンプのサイズは、前記第1バンプよりも大きい。
前記第3バンプのサイズは、前記第2バンプよりも大きい。
前記配線基板は、プレキシブル配線基板であるうる。前記プレキシブル配線基板は、テープ配線基板でもありうる。
前記配線基板は、ベースフィルムと、前記ベースフィルム上に形成される複数のリードを含む。前記配線基板は、前記リードの少なくとも一部を覆う保護膜を含む。
上述したように、本発明による半導体素子及びその半導体素子のパッケージは、半導体素子を配線基板に実装するとき、リードらとの誤整列を最小化するバンプ配列を有する。
また、本発明による半導体素子及びその半導体素子のパッケージは、半導体素子のパッケージを製造するとき、注入されるモールディング物質の流れを改善するバンプ配列を有する。
従って、製造収率、電気特性、物理的な信頼性が向上できる半導体素子及び半導体素子のパッケージを得る。
以下に、添付図面等を参照して、本発明の好ましい実施形態を詳細に説明する。しかし、本発明はここで説明する実施形態に限定されるものではなく、他の形態に具体化することができる。ここで説明する実施形態は、本発明の内容が完全に開示され、そして、本発明の思想を当業者に十分に伝達するために提供されるものである。また、説明の順番に従って付与される参照符号は、その順番にのみ限定されるものではない。図面等に於いて、膜状の部分や領域等の厚さは、明確化のために誇張されている。また、一の膜が他の膜上又は基板上にあるものとして説明される場合、それは他の膜上又は基板上に直接形成されている場合もあるし、両者の間に第3の膜が介在している場合もある。
図2Aは本発明の実施形態による半導体素子のパッケージのバンプ配列を説明するための平面図であり、図2Bは図2AのB部分の拡大図である。
図2A及び図2Bを参照すれば、半導体素子のパッケージは、インナーリード(inner lead)によって半導体素子120が配線基板110に接合された構造であり、チップオンボードのパッケージになっている。本発明の半導体素子のパッケージは、フリップチップ(Flip Chip:F/C)型のパッケージである。
配線基板110は、印刷回路基板(printed circuit board:PCB)を含むシステム基板である。特に、配線基板110は、フレキシブル配線基板である。プレキシブル配線基板は、テープ配線基板であってもよい。
配線基板110がテープ配線基板である場合、配線基板110は、ベースフィルム及び複数個のリード112a、112b、112cからなる。ベースフィルムは、ポリイミドのような絶縁性と柔軟性を有する物質からなる。配線基板110の半導体素子120が実装される領域には、ウィンドウが形成される。このようなウィンドウが形成された配線基板110を用いたパッケージは、テープキャリアパッケージ(Tape Carrier Package:TCP)と呼ばれる。また、配線基板110の半導体素子120が実装される領域にはウィンドウが形成されない場合もある。このようにウィンドウが形成されない配線基板110を用いたパッケージは、チップオンフィルム(Chip On Film:COF)と呼ばれる。リード112a、112b、112cはベースフィルム上に形成される。リード112a、112b、112cは銅(Cu)を含有する。リード112a、112b、112cは、ベースフィルム上に積層される銅薄膜に対するフォトリソグラフィによって形成することができる。リード112a、112b、112cの表面には、スズ(Sn)、金(Au)、ニッケル(Ni)又はソルダーがメッキされる。テープキャリアパッケージと呼ばれる配線基板110には、リード112a、112b、112cの少なくとも一部を覆う保護膜が形成される。このような保護膜はソルダレジスト(solder resist)層により構成される。
半導体素子120は、接合パッド(図示せず)が形成された活性面の外縁部から中央部に向かって順に配列された第1バンプ列122a、第2バンプ列122b、及び第3バンプ列122cを含むバンプ配列を有する。第1バンプ列122a、第2バンプ列122b、及び第3バンプ列122cは、半導体素子120の外縁部からそれぞれ第1、第2、及び第3距離だけ離間している。第1距離は、半導体素子120の外縁部から、それに最も近い第1バンプ列122aまでの距離であり、第2距離は第1距離よりも長く、第3距離は第2距離よりも長い。第1バンプ列122a、第2バンプ列122b、及び第3バンプ列122cは、それぞれ複数個の第1バンプ、第2バンプ、及び第3バンプから構成される。これらのバンプは、金、スズ、銅、ニッケルのような金属、又は、これらを組み合わせた材料、若しくはこれらの合金からなる。前記バンプは、メッキ等の方法によって形成される。半導体素子120は、半導体チップ又は半導体チップのパッケージである。第1バンプ列122a、第2バンプ列122b、及び第3バンプ列122cは、半導体素子120の接合パッドに対応する位置に形成されうる。つまり、接合パッドは、第1バンプ列122a、第2バンプ列122b、及び第3バンプ列122cと同一の配列をなしてもよいし、他の配列をなしてもよい。接合パッドが他の配列をなす場合、第1バンプ列122a、第2バンプ列122b、及び第3バンプ列122cは、再配線によって当該接合パッドと電気的に接続される。
配線基板110のリード112a、112b、112cは、半導体素子110の第1バンプ列122a、第2バンプ列122b、及び第3バンプ列122cにそれぞれ対応する。リード112a、112b、112cは、第1バンプ列122a、第2バンプ列122b、及び第3バンプ列122cにそれぞれ対応する第1バンプ列用リード112a、第2バンプ列用リード112b、及び第3バンプ列用リード112cを含む。第1バンプ列122a、第2バンプ列122b、及び第3バンプ列122cと、それらのバンプ列に対応するリード112a、112b、112cが整列するように半導体素子110を配線基板110の実装領域に配置した後、加熱圧着により半導体素子120を配線基板110に実装する。これにより、第1バンプ列122a、第2バンプ列122b、及び第3バンプ列122cと、それらに対応するリード112a、112b、112cが電気的に接続される。半導体素子110のバンプ配列は、第1バンプ列122a内の燐接する2つの第1バンプどうしの間に、少なくとも2回以上連続する第2バンプ列122b内の一の第2バンプ及び第3バンプ列122c内の一の第3バンプの互い違いの配列が含まれるような構造でありうる。上述した構成によると、第1バンプ列122a内の隣接する2つの第1バンプの間を通過する第2バンプ列用リード122b及び第3バンプ列用リード112cの合計本数よりも、前記第2バンプ列122b内の隣接する2つの第2バンプどうしの間を通過する第3バンプ列用リード112cの本数の方が少なくなる。このようなリード本数の減少により、第2バンプのサイズを第1バンプよりも大きく製作することが可能になる。
本発明の実施形態のバンプ配列は、第1バンプ、第3バンプ、第2バンプ、第3バンプ、第2バンプ、第3バンプという順番でバンプが配列された構造でありうる。第1バンプ列122a内の隣接するバンプどうしの間には、第2バンプ列122b及び第3バンプ列122c内のバンプが互い違いに配列され、合計5個のバンプが配置される。このように第2バンプ列122b及び第3バンプ列122c内のバンプが互い違いに配列されるので、特定のバンプ列内にバンプが過度に集中することを防止できる。
このようなバンプ配列によれば、第1バンプ列122aから第3バンプ列122cに向かってバンプのサイズを漸次的に増加させることが可能となる。また、半導体素子120と配線基板110の間の電気的及び物理的な信頼性を向上させるために注入されるモールディング物質の流れを改善することができる。
図3Aは、本発明の他の実施形態による半導体素子のパッケージのバンプ配列を説明するための平面図であり、図3Bは図3AのC部分の拡大図である。
図3A及び図3Bを参照すれば、半導体素子のパッケージは、インナーリードにより半導体素子220が配線基板210に接合される構造であり、チップオンボードのパッケージになっている。本発明の半導体素子のパッケージはフリップチップ型のパッケージである。
配線基板210は、印刷回路基板を含むシステム基板である。配線基板210は、フレキシブル配線基板である。フレキシブル配線基板は、テープ配線基板であってもよい。
配線基板210がテープ配線基板である場合、配線基板210はベースフィルムと、複数個のリード212a、212b、212cから構成される。ベースフィルムは、ポリイミドのような絶縁性と柔軟性を有する物質からなる。配線基板210の半導体素子220が実装される領域にはウィンドウが形成される。前記ウィンドウが形成された配線基板210を用いたパッケージは、テープキャリアパッケージと呼ばれる。また、配線基板210の半導体素子220が実装される領域にはウィンドウが形成されない場合もある。ウィンドウが形成されない配線基板210を用いたパッケージはチップオンフィルムと呼ばれる。リード212a、212b、212cはベースフィルム上に形成される。リード212a、212b、及び212cは銅を含有する。リード212a、212b、212cは、ベースフィルム上に積層される銅薄膜に対するフォトリソグラフィによって形成する。リード212a、212b、212cの表面には、スズ、金、ニッケル又はソルダーがメッキされる。テープキャリアパッケージと呼ばれる配線基板210は、リード212a、212b、212cの少なくとも一部を覆うように形成された保護膜を有する。このような保護膜は、ソルダレジスト層からなる。
半導体素子220は、活性面の外縁部から中央部に向かって順に配列された第1バンプ列222a、第2バンプ列222b、及び第3バンプ列222cを含むバンプ配列を有する。第1バンプ列222a、第2バンプ列222b、及び第3バンプ列222cは、半導体素子220の外縁部から、それぞれ第1、第2、及び第3距離だけ離間している。第1距離は半導体素子220の外縁部から、それに最も近い第1バンプ列222aまでの距離であり、第2距離は第1距離よりも長く、第3距離は第2距離よりも長い。第1バンプ列222a、第2バンプ列222b、及び第3バンプ列222cは、それぞれ複数個の第1バンプ、第2バンプ、及び第3バンプから構成される。これらのバンプは、金、スズ、銅、ニッケル等の金属、又は、これらを組み合わせた材料、若しくはこれらの合金からなる。これらのバンプは、メッキ等の方法により形成される。半導体素子220は、半導体チップ又は半導体チップのパッケージである。第1バンプ列222a、第2バンプ列222b、及び第3バンプ列222cは、半導体素子220の接合パッド(図示せず)に対応する位置に形成されうる。つまり、接合パッドは、第1バンプ列222a、第2バンプ列222b、及び第3バンプ列222cと同一の配列をなしてもよいし、他の配列をなしてもよい。接合パッドが他の配列をなす場合、第1バンプ列222a、第2バンプ列222b、及び第3バンプ列222cは、再配線によって当該接合パッドと電気的に接続される。
配線基板210のリード212a、212b、212cは、半導体素子210の第1バンプ列222a、第2バンプ列222b、及び第3バンプ列222cにそれぞれ対応する。リード212a、212b、212cは、第1バンプ列222a、第2バンプ列222b、及び第3バンプ列222cにそれぞれ対応する第1バンプ列用リード212a、第2バンプ列用リード212b、及び第3バンプ列用リード212cを含む。第1バンプ列222a、第2バンプ列222b、及び第3バンプ列222cと、それらに対応するリード212a、212b、212cが整列するように半導体素子210を配線基板210の実装領域に配置した後、加熱圧着により半導体素子220を配線基板210に実装する。
これにより、第1バンプ列222a、第2バンプ列222b、及び第3バンプ列222cと、それらに対応するリード212a、212b、212cが電気的に接続される。
半導体素子210のバンプ配列は、第1バンプ列222a内の隣接する2つの第1バンプの間に、少なくとも2回以上連続する第2バンプ列222b内の一の第2バンプ及び第3バンプ列222c内の一の第3バンプの互い違いの配列が含まれる構造でありうる。上述した構成によると、第1バンプ列222a内の隣接する2つの第1バンプどうしの間を通過する第2バンプ列用リード212b及び第3バンプ列用リードら212cの合計本数よりも、前記第2バンプ列222b内の隣接する2つの第2バンプどうしの間を通過する第3バンプ列用リード212cの本数のほうが少なくなる。このようなリード本数の減少により、第2バンプのサイズを第1バンプよりも大きく製作することが可能になる。
本発明の実施形態のバンプ配列は、第1バンプ、第2バンプ、第3バンプ、第2バンプ、第3バンプ、第2バンプ、第3バンプという順番でバンプが配列された構造でありうる。第1バンプ列222a内の隣接バンプどうしの間には、第2バンプ列222b及び第3バンプ列222c内のバンプが互い違いに配列され、合計6個のバンプが配置される。このように第2バンプ列222b及び第3バンプ列222c内のバンプが互い違いに配列されるので、特定バンプ列内にバンプが過度に集中することを防止できる。
このようなバンプ配列によれば、第1バンプ列222aから第3バンプ列222cに向かってバンプのサイズを漸次的に増加させることが可能となる。また、半導体素子220と配線基板210の間の電気的及び物理的な信頼性を向上させるために注入されるモールディング物質の流れを改善することができる。
本発明の実施形態の半導体素子、及びそれを含む半導体素子のパッケージによれば、バンプ配列内のバンプのサイズが拡大することが可能となるので、半導体素子を配線基板に実装する際のリードとの整列誤差を最小化することができる。従って、半導体素子のパッケージの製造時の歩留りを改善することができる。
また、本発明の実施形態による半導体素子及びそれを含む半導体素子のパッケージは、特定のバンプ列にバンプが過度に集中することのないバンプ配列を有するので、半導体素子のパッケージ製造時に注入されるモールディング物質の流れを改善することができる。従って、電気的及び物理的な信頼性が向上した半導体素子のパッケージを提供することができる。
また、上記の実施形態を用いて本発明を説明したが、本発明はここで開示された実施形態のみに限定されるものではない。本発明の技術的範囲は、特許請求の範囲によって決定されるものであり、様々な変形例及びそれと同等の構成をも包含する。
10 配線基板、
110 配線基板、
112a 第1バンプ列用リード、
112b 第2バンプ列用リード、
112c 第3バンプ列用リード、
120 半導体素子、
12a 第1バンプ列用リード、
12b 第2バンプ列用リード、
122a 第1バンプ列、
122b 第2バンプ列、
122c 第3バンプ列、
20 半導体素子、
210 配線基板、
212a 第1バンプ列用リード、
212b 第2バンプ列用リード、
212c 第3バンプ列用リード、
220 半導体素子、
22a 第1バンプ列、
22b 第2バンプ列、
222a 第1バンプ列
222b 第2バンプ列
222c 第3バンプ列。
110 配線基板、
112a 第1バンプ列用リード、
112b 第2バンプ列用リード、
112c 第3バンプ列用リード、
120 半導体素子、
12a 第1バンプ列用リード、
12b 第2バンプ列用リード、
122a 第1バンプ列、
122b 第2バンプ列、
122c 第3バンプ列、
20 半導体素子、
210 配線基板、
212a 第1バンプ列用リード、
212b 第2バンプ列用リード、
212c 第3バンプ列用リード、
220 半導体素子、
22a 第1バンプ列、
22b 第2バンプ列、
222a 第1バンプ列
222b 第2バンプ列
222c 第3バンプ列。
Claims (16)
- 半導体素子の活性面上に、前記半導体素子の外縁部から第1距離だけ離間するように配置された複数の第1バンプを含む第1バンプ列と、
前記半導体素子の前記活性面上に、前記半導体素子の外縁部から前記第1距離よりも長い第2距離だけ離間するように配置された複数の第2バンプを含む第2バンプ列と、
前記半導体素子の前記活性面上に、前記半導体素子の外縁部から前記第2距離よりも長い第3距離だけ離間するように配置された複数の第3バンプを含む第3バンプ列を具備しており、
隣接する前記第1バンプどうしの間には、一の前記第2バンプ及び一の前記第3バンプの互い違いの配列が、少なくとも2回以上連続することを特徴とする半導体素子。 - 前記半導体素子は、半導体チップ又は半導体チップのパッケージであることを特徴とする請求項1に記載の半導体素子。
- 前記第1バンプ、前記第2バンプ、及び前記第3バンプは、一の前記第1バンプ、一の前記第3バンプ、一の前記第2バンプ、一の前記第3バンプ、一の前記第2バンプ、一の前記第3バンプという順で配列されることを特徴とする請求項1に記載の半導体素子。
- 前記第1バンプ、前記第2バンプ、及び前記第3バンプは、一の前記第1バンプ、一の前記第2バンプ、一の前記第3バンプ、一の前記第2バンプ、一の前記第3バンプ、一の前記第2バンプ、一の前記第3バンプという順で配列されることを特徴とする請求項1に記載の半導体素子。
- 前記第2バンプのサイズは、前記第1バンプより大きいことを特徴とする請求項1に記載の半導体素子。
- 前記第3バンプのサイズは、前記第2バンプより大きいことを特徴とする請求項1に記載の半導体素子。
- 半導体素子と、
前記半導体素子の活性面上に、前記半導体素子の外縁部から第1距離だけ離間するように配置された複数の第1バンプを含む第1バンプ列と、前記半導体素子の前記活性面上に、前記半導体素子の外縁部から前記第1距離よりも長い第2距離だけ離間するように配置された複数の第2バンプを含む第2バンプ列と、前記半導体素子の前記活性面上に、前記半導体素子の外縁部から前記第2距離よりも長い第3距離だけ離間するように配置された複個の第3バンプを含む第3バンプ列と、
前記第1バンプ、前記第2バンプ、及び前記第3バンプにそれぞれ対応する複数のリード、並びに前記半導体素子が実装される配線基板を具備しており、
隣接する前記第1バンプどうしの間には、一の前記第2バンプ及び一の前記第3バンプの互い違いの配列が、少なくとも2回以上連続することを特徴とする半導体素子のパッケージ。 - 前記半導体素子は、半導体チップ又は半導体チップのパッケージであることを特徴とする請求項7に記載の半導体素子のパッケージ。
- 前記第1バンプ、前記第2バンプ、及び前記第3バンプは、一の前記第1バンプ、一の前記第3バンプ、一の前記第2バンプ、一の前記第3バンプ、一の前記第2バンプ、一の前記第3バンプという順番で配列されることを特徴とする請求項7に記載の半導体素子のパッケージ。
- 前記第1バンプ、前記第2バンプ、及び前記第3バンプは、一の前記第1バンプ、一の前記第2バンプ、一の前記第3バンプ、一の前記第2バンプ、一の前記第3バンプ、一の前記第2バンプ、一の前記第3バンプという順番で配列されることを特徴とする請求項7に記載の半導体素子のパッケージ。
- 前記第2バンプのサイズは、前記第1バンプよりも大きいことを特徴とする請求項7に記載の半導体素子のパッケージ。
- 前記第3バンプのサイズは、前記第2バンプよりも大きいことを特徴とする請求項7に記載の半導体素子のパッケージ。
- 前記配線基板は、プレキシブル配線基板であることを特徴とする請求項7に記載の半導体素子のパッケージ。
- 前記プレキシブル配線基板は、テープ配線基板であることを特徴とする請求項13に記載の半導体素子のパッケージ。
- 前記配線基板は、ベースフィルムと、前記ベースフィルム上に形成される複数個のリードを具備することを特徴とする請求項7に記載の半導体素子のパッケージ。
- 前記配線基板は、前記リードの少なくとも一部を覆う保護膜を具備することを特徴とする請求項15に記載の半導体素子のパッケージ。
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