JP4245578B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP4245578B2
JP4245578B2 JP2005085076A JP2005085076A JP4245578B2 JP 4245578 B2 JP4245578 B2 JP 4245578B2 JP 2005085076 A JP2005085076 A JP 2005085076A JP 2005085076 A JP2005085076 A JP 2005085076A JP 4245578 B2 JP4245578 B2 JP 4245578B2
Authority
JP
Japan
Prior art keywords
electrode pads
semiconductor device
electrode pad
electrode
wirings
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2005085076A
Other languages
English (en)
Other versions
JP2006019699A (ja
Inventor
嘉文 中村
順一 上野
博之 今村
隆将 田中
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Panasonic Holdings Corp
Original Assignee
Panasonic Corp
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp, Matsushita Electric Industrial Co Ltd filed Critical Panasonic Corp
Priority to JP2005085076A priority Critical patent/JP4245578B2/ja
Priority to TW094116882A priority patent/TW200603306A/zh
Priority to US11/137,356 priority patent/US20050263885A1/en
Priority to KR1020050045960A priority patent/KR20060046302A/ko
Publication of JP2006019699A publication Critical patent/JP2006019699A/ja
Priority to US12/068,066 priority patent/US20080136025A1/en
Application granted granted Critical
Publication of JP4245578B2 publication Critical patent/JP4245578B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/4985—Flexible insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05026—Disposition the internal layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05655—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05664—Palladium [Pd] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15173—Fan-out arrangement of the internal vias in a single layer of the multilayer substrate

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Wire Bonding (AREA)

Description

本発明は、半導体チップを配線基板に実装して形成する半導体装置に関し、特にその電極パッド構成に関する。
近年、ノートパソコンや液晶型ＴＶの普及により、液晶パネルの需要が大きく伸びてきており、液晶パネルを動作させるための半導体装置の需要もまた大きく伸びている。さらに、ノートパソコンなどを普及価格化するために、液晶パネルや半導体装置のコストダウンの要求も強くなってきており、ＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）やＣＯＦ（Ｃｈｉｐ ｏｎ Ｆｉｌｍ）さらにはＣＯＧ（Ｃｈｉｐ ｏｎ Ｇｌａｓｓ）などの、異方性導電シートなどを使用して、ガラス基板に半導体装置を直接実装する方法が多くなってきている。また、半導体チップの電極パッドのピッチは、チップサイズの小型化を目指すために狭ピッチ化が進んできている。
以下、図８を用いて従来の半導体装置における電極パッド構成を説明する。
図８は従来の半導体装置における電極パッド部分の平面図である。
半導体素子が形成されている半導体チップ１において、外周部の電極パッド２の配置が二段に交互に並んだ接続構造、つまり電極パッド２が１つずつ千鳥状に配置された構成で、電極パッド２上には金属突起物２８が形成されている。金属突起物２８は、熱圧着によって、配線基板の配線６あるいは配線７と接続され、半導体チップ１が配線基板に実装されている。この構造により、電極パッドを一段に実装した時よりも高密度実装が可能となっている。また、電極パッドを大きくとることができ、実装性を向上させている（例えば、特許文献１参照）。
特開昭６２−１５２１５４号公報
ところが、昨今、半導体チップと配線基板の配線との接合強度を維持しながら、引き出し部の電極パッドのピッチは狭ピッチ化したいという要求が大きくなり、高密度実装の要求が大きくなってきているにもかかわらず、電極パッド２と配線６との設計上の間隔の規格は、配線同士の間隔の規格以上にマージンを持って離間させるため、さらなる高密度化が困難であると言う問題点があった。
上記問題点を解決するために、本発明の半導体装置は、半導体チップと配線基板の配線との接合強度を維持しながら、設計上の間隔の規格を遵守し、電極パッドを狭ピッチ化することを目的とする。
上記目的を達成するために、本発明の請求項１記載の半導体装置は、複数の電極パッドがチップ端の外周から内側に向かって平面的に複数段配列された半導体チップを、前記電極パッドと接続される配線を配置したテープ配線基板に実装して成る半導体装置であって、最内周から２段目以降外周に配列された任意の電極パッド間にあらかじめ定められた所定の間隔を設け、最外周から２段目以降内側に配列された電極パッドと接続される配線のうちの隣接して配線される複数の配線が前記間隔に形成され、最外周に配置された電極パッドの方が最外周から２段目以降内側の電極パッドよりパッドサイズが大きいことを特徴とする。
請求項２記載の半導体装置は、複数の電極パッドがチップ端の外周から内側に向かって平面的に２段配列された半導体チップを、前記電極パッドと接続される配線を配置したテープ配線基板に実装して成る半導体装置であって、外周側に配列された任意の電極パッド間にあらかじめ定められた所定の間隔を設け、内側に配列された電極パッドと接続される配線のうちの隣接して配線される複数の配線が前記間隔に形成され、外周側に配列された電極パッドの方が内側に配列された電極パッドよりパッドサイズが大きいことを特徴とする。
請求項３記載の半導体装置は、複数の電極パッドがチップ端の外周から内側に向かって平面的に複数段配列された半導体チップを、前記電極パッドと金属突起物を介して接続される配線を配置したテープ配線基板に実装して成る半導体装置であって、最内周から２段目以降外周に配列された任意の電極パッド間にあらかじめ定められた所定の間隔を設け、最外周から２段目以降内側に配列された電極パッドと接続される配線のうちの隣接して配線される複数の配線が前記間隔に形成され、最外周に配置された電極パッドの方が最外周から２段目以降内側の電極パッドよりパッドサイズが大きいことを特徴とする。
請求項４記載の半導体装置は、複数の電極パッドがチップ端の外周から内側に向かって平面的に２段配列された半導体チップを、前記電極パッドと金属突起物を介して接続される配線を配置したテープ配線基板に実装して成る半導体装置であって、外周側に配列された任意の電極パッド間にあらかじめ定められた所定の間隔を設け、内側に配列された電極パッドと接続される配線のうちの隣接して配線される複数の配線が前記間隔に形成され、外周側に配列された電極パッドの方が内側に配列された電極パッドよりパッドサイズが大きいことを特徴とする。
請求項５記載の半導体装置は、複数の電極パッドがチップ端の外周から内側に向かって平面的に複数段配列された半導体チップを、前記電極パッドと接続される配線を配置したテープ配線基板に実装して成る半導体装置であって、最内周から２段目以降外周に配列された任意の電極パッド間にあらかじめ定められた所定の間隔を設け、最外周から２段目以降内側に配列された電極パッドと接続される配線のうちの隣接して配線される複数の配線が前記間隔に形成され、１つの前記間隔に形成される配線が接続される最外周から２段目の電極パッドが配置された領域の幅が、前記間隔に前記間隔の両サイドに配置された最外周の電極パッドを加えた領域の幅と同じ長さであることを特徴とする。
請求項６記載の半導体装置は、複数の電極パッドがチップ端の外周から内側に向かって平面的に２段配列された半導体チップを、前記電極パッドと接続される配線を配置したテープ配線基板に実装して成る半導体装置であって、外周側に配列された任意の電極パッド間にあらかじめ定められた所定の間隔を設け、内側に配列された電極パッドと接続される配線のうちの隣接して配線される複数の配線が前記間隔に形成され、１つの前記間隔に形成される配線が接続される内側の電極パッドが配置された領域の幅が、前記間隔に前記間隔の両サイドに配置された外側の電極パッドを加えた領域の幅と同じ長さであることを特徴とする。
請求項７記載の半導体装置は、複数の電極パッドがチップ端の外周から内側に向かって平面的に複数段配列された半導体チップを、前記電極パッドと金属突起物を介して接続される配線を配置したテープ配線基板に実装して成る半導体装置であって、最内周から２段目以降外周に配列された任意の電極パッド間にあらかじめ定められた所定の間隔を設け、最外周から２段目以降内側に配列された電極パッドと接続される配線のうちの隣接して配線される複数の配線が前記間隔に形成され、１つの前記間隔に形成される配線が接続される最外周から２段目の電極パッドが配置された領域の幅が、前記間隔に前記間隔の両サイドに配置された最外周の電極パッドを加えた領域の幅と同じ長さであることを特徴とする。
請求項８記載の半導体装置は、複数の電極パッドがチップ端の外周から内側に向かって平面的に２段配列された半導体チップを、前記電極パッドと金属突起物を介して接続される配線を配置したテープ配線基板に実装して成る半導体装置であって、外周側に配列された任意の電極パッド間にあらかじめ定められた所定の間隔を設け、内側に配列された電極パッドと接続される配線のうちの隣接して配線される複数の配線が前記間隔に形成され、１つの前記間隔に形成される配線が接続される内側の電極パッドが配置された領域の幅が、前記間隔に前記間隔の両サイドに配置された外側の電極パッドを加えた領域の幅と同じ長さであることを特徴とする。
請求項９記載の半導体装置は、請求項１または請求項２または請求項３または請求項４または請求項５または請求項６または請求項７または請求項８のいずれかに記載の半導体装置において、前記間隔に形成される配線が４本で、最外周の電極パッドが２つおきに前記間隔を設けることを特徴とする。
請求項１０記載の半導体装置は、請求項１または請求項２または請求項３または請求項４または請求項５または請求項６または請求項７または請求項８のいずれかに記載の半導体装置において、最外周に配置された電極パッドの下に形成される能動素子の電気特性の変動許容量は、最外周から２段目以降内側に配置された電極パッドの下に形成される能動素子の電気特性の変動許容量より大きいことを特徴とする。
請求項１１記載の半導体装置は、請求項１または請求項２または請求項３または請求項４または請求項５または請求項６または請求項７または請求項８のいずれかに記載の半導体装置において、最外周に配置された電極パッドの下に形成される回路ブロックの電気特性の変動許容量は、最外周から２段目以降内側に配置された電極パッドの下に形成される回路ブロックの電気特性の変動許容量より大きいことを特徴とする。
請求項１２記載の半導体装置は、請求項５または請求項６または請求項７または請求項８のいずれかに記載の半導体装置において、最外周に配置された電極パッドの方が最外周から２段目以降内側の電極パッドよりパッドサイズが大きいことを特徴とする。
以上により本発明の半導体装置は、半導体チップと配線基板の配線との接合強度を維持しながら、設計上の間隔の規格を遵守し、電極パッドを狭ピッチ化することができる。
以上のように本発明は、多段に電極パッドが配列され、半導体チップの内側の複数の電極パッドに接続されたテープ配線基板の複数の配線を、半導体チップの外側にまとめて引き出すことにより、電極パッドとテープ配線基板の配線との接続部は比較的疎なピッチで接続することができ、さらに、配線の引き出し部は微細形成が比較的容易な配線をまとめて引き出すことにより、安定した接続性を確保しながら、半導体チップ全体の電極パッドの平均ピッチの狭ピッチ化が可能となる。
以下、本発明の実施の形態について、図面を参照しながら説明する。
（実施の形態１）
図１は実施の形態１の半導体装置における電極パッド部分の平面図であり、テープ配線基板側から見た、テープ配線基板上の配線と接続される半導体チップ上における入出力端子である電極パッド部分の構造を示す平面図である。
図１において、半導体チップ１上の電極パッド２の配置が半導体チップ１のチップ端から内側に向かって平面的に２段（２重）構成で形成されており、電極パッド２上には金属突起物３が形成されている。各段の電極パッド２は、それぞれ、複数の第１の電極パッド領域４，複数の第２の電極パッド領域５のグループに分かれて配置されており、半導体チップ１の最外周に第１の電極パッド領域４、チップ中央に向かって内側に第２の電極パッド領域５が配置されている。各電極パッド領域内の電極パッド間間隔は、概ね設計上の規格の範囲内でできるだけ近接して配置されており、各第１の電極パッド領域４間には、複数の配線が形成可能な間隔を有している。金属突起物３は、熱圧着によって、テープ配線基板の配線６，７と一括接続されており、それにより半導体チップ１がテープ配線基板に実装される。
本発明の半導体装置では、第２の電極パッド領域５の電極パッド２に接続される配線６を複数本まとめた複数本配線８の形態で、複数配線可能な間隔を開けた第１の電極パッド領域４間を通り、半導体チップ１の外に引き出されている。ここでは、第２の電極パッド領域５の４つの電極パッド２に接続された４本の配線６が第１の電極パッド領域４の間を通る構成を示している。第１の電極パッド領域４の電極パッド２に接続された配線７は少なくとも１本以上、望ましくは複数本が連続して半導体チップ１の外に引き出されている。ここでは、第１の電極パッド領域４が３つの電極パッド２で形成され、３本が連続して半導体チップ１の外に引き出されている。複数本接合されている場合のほうが１つの電極パッドにかかる接合応力が軽減される。ただしそれらの本数は、上の実施の形態に限られるものではない。ここで、金属突起物３が形成されていない場合においても同様の効果がある。
第１、第２の電極パッド領域４，５の電極パッド２に接続される配線６、７は、金属突起物３と接続し、半導体チップ１の辺に対し、垂直に引き出されていることが望ましい。垂直方向に引き出すことにより、隣接した電極パッドのピッチを狭めることが可能となる。その後、配線６の配線間のピッチが設計上最小になるように収束方向に形状１０のように曲げられ、まとめて引き出し部の複数本配線８を形成することができる。ただし、配線６の配線間のピッチは、設計上最小でなくてもよく、電極パッド領域５の電極パッドピッチより複数本配線８のピッチの方が小さい。これにより、複数本配線８以外の領域を外側の電極パッド領域４として使用できる。また、電極パッド領域５では、配線６は金属突起物３に対し、突き出して接合され、電極パッド領域４では、配線７は金属突起物３に対し、突き出すことなく接合されている。突き出して接合する方が接合強度は強くなるが、配線領域が大きくなる。これは、接合強度と配線領域のスペースの兼ね合いで選択可能である。半導体装置では、電極パッド２と配線６と間のピッチより、配線同士のピッチの方が小さいので、複数本配線８の形で引き出す方が、電極パッド２全体の領域を小さくできることになる。
さらに、半導体チップ１に形成された外側の電極パッド領域４の下に配置・形成される能動素子あるいは回路ブロック（図示せず）の電気特性の変動許容量は、内側の電極パッド領域５の下に配置・形成される能動素子あるいは回路ブロック（図示せず）のものよりも大きい構成が好ましい。これは、熱圧着によって、半導体チップ１の電極パッド２とテープ配線基板の配線６、７を接続する際の熱により、半導体チップ１とテープ配線基板の熱膨張係数の差などから生じる応力が電極パッド２の接合部の粗密度に原因することにより、電気特性に変動を与えることにことになるからである。つまり、電極パッド領域５では、電極パッド２の密度が密になりやすく、密に形成されていると、電極パッドでは応力が分散され、電極パッド下の半導体素子に与える応力も小さくなる。逆に、電極パッド領域４では、電極パッド２の密度が疎になりやすく、疎に形成されていると、電極パッドでは応力が集中され、電極パッド下の半導体素子に与える応力も大きくなる。従って、電気的特性に影響される半導体素子の電極パッド下への配置に対しては、電気特性の変動許容量を考慮しなければならない。
以下、図２を用いて上記構成の半導体装置の製造方法を説明する。
図２は実施の形態１における半導体装置の製造方法を示す工程断面図であり、図１におけるＡ−Ａ’での断面を示している。
最初に、図２（ａ）に示すように、半導体チップ１のチップ端からチップ中央に向かって電極パッド２を複数段配置し（図の例では２段）、外側の電極パッド領域４及び内側の電極パッド領域５を形成する。ここで、電極パッド２としては、Ａｌを主成分とした導電体を使用したが、ＡｕやＣｕを主成分とする導電体でも可能である。半導体チップ１上は、電極パッド２上の開口部を除き、絶縁保護膜１１で被われている。
次に、図２（ｂ）に示すように、半導体チップ１上の電極パッド２に金属突起物３を接続形成する。ここで、金属突起物３を形成したが、接続に際しては金属突起物３を形成しない方法でも可能である。また、金属突起物を介さない場合は、電極パッド２の表面にＡｕ、Ｎｉ、Ｐｄなどを被膜してもよい。金属突起物３を形成するに当たっては、今回はまず、電極パッド２上を含めた全面にスパッタ技術などを利用して所望の厚みのバリアメタル層９を形成する。ここでは、Ｔｉ材料にて形成したが、ＴｉＷ、Ｗ、Ｐｄ、Ｃｒ等の材料でもよい。さらに、所望の位置とサイズに金属突起物３を形成するために、フォトリソグラフィーと電解メッキなどの技術（図示せず）を用いてもよい。電解メッキの際には、バリアメタル層９をシード層としてメッキを成長させ、最後に、金属突起物３をマスクにして、その外側のバリアメタル層９をエッチングする。具体的には、電極パッド２を４０μｍ×６０μｍサイズ、金属突起物３は３０ｕｍ×５０μｍ、厚みは１７μｍとした。金属突起物３は、Ｃｕ、Ａｕ、Ｓｎ、Ｐｂ、Ａｇ、Ｎｉなどを主成分とする金属が望ましい。
次に、図２（ｃ）に示すように、内側の電極パッド領域５および外側の電極パッド領域４の電極パッド２は、金属突起物３を介して、それぞれテープ配線基板１２上の配線７および配線６と電気的に接合・接続される。テープ配線基板１２としては、ポリイミドなどが好ましく、配線材料としては、Ｃｕ、Ａｕ、Ｓｎ、Ｐｂ、Ａｇ、Ｎｉなどを主成分とする金属が望ましい。ここでは、Ｃｕ上にＳｎメッキされた配線を使用した。接合方法は、加圧加熱して行い、温度は４００℃で実施した。
電極パッドと配線の間隔より配線と配線の間隔の方が狭くすることが可能であるため、以上のように、外側の電極パッドの所々に一定以上の間隔を設け、その間隔から内側の電極パッドが接続される配線を複数本まとめて通すことにより、半導体装置の電極パッドを狭ピッチ化することができる。
ここで、内側および外側の電極パッド領域５および４の電極パッドピッチを５０ｕｍとし、まとめて引き出された複数本配線８の配線ピッチは３０ｕｍとすることで、平均の電極パッドピッチを約３９ｕｍピッチとすることが可能となる。
このとき、テープ配線基板１２の配線６と７が接続された金属突起物３に配線引き出し部の半導体チップ１の辺に対し、垂直に接続されていることが好ましい。これにより、配線スペースも少なく、隣接した電極パッド２とのショートの懸念も低減できる。また、ここでは、金属突起物３に対し、テープ配線基板１２の配線６と７が突き出して接合した構成を示しているが、突き出して接合されていない場合でも良い。これにより、接合強度は低下するが、配線領域を小さくでき、更に電極パッド領域を小型化できるようになる。
さらに、接合信頼性を向上させる観点から半導体チップ１とテープ配線基板１２の間を補強用の樹脂で封止してもよい。材料としては、エポキシ系の材料が好ましい。
（実施の形態２）
図３は実施の形態２の半導体装置における電極パッド部分の平面図であり、半導体チップ上における入出力端子である電極パッド部分の構造を示す平面図である。
図３において、半導体チップ１上の電極パッド２の配置が半導体チップ１のチップ端から内側に向かって平面的に３段（３重）構成で形成されており、電極パッド２上には金属突起物３が形成されている。電極パッド２の３段構成配置は、実施の形態１と同じ要領で、半導体チップ１の最外周に並んだ第１の電極パッド領域４と、チップ中央に向かって内側に２段目、３段目となる第２の電極パッド領域５と第３の電極パッド領域１３とからなる。最内側の第３の電極パッド領域１３を除く第１の電極パッド領域４と第２の電極パッド領域５は、実施の形態１における第１の電極パッド領域４と同様に所定の間隔を開けて配置されている。金属突起物３は、熱圧着によって、テープ配線基板の配線６、７、１４と一括接続されており、それにより半導体チップ１がテープ配線基板に実装される。
半導体チップ１の電極パッド２とテープ配線基板の配線との関係は、３段目となる第３の電極パッド領域１３からの配線１４を複数本まとめた複数本配線１５の形態で、２段目となる第２の電極パッド領域５の電極パッド２の間を通り、さらに第２の電極パッド領域５からの配線７と複数本配線１５とをまとめた複数本配線８の形態で、第１の電極パッド領域４の電極パッド２の間を通り、半導体チップ１の外に引き出されている。ここでは、第３の電極パッド領域１３の４つの電極パッド２に接続された４本の配線１４が第２の電極パッド領域５の電極パッド２の間を通り、第２の電極パッド領域５の２つの電極パッド２に接続された２本の配線６が加わり、６本の複数本配線８が第１の電極パッド領域４の電極パッド２の間を通る構成を示している。第１の電極パッド領域４の電極パッド２に接続された配線７が少なくとも１本以上、望ましくは複数本が連続して半導体チップ１の外に引き出されている。ここでは、２本が連続して半導体チップ１の外に引き出されている。複数本接合されている場合のほうが１つの電極パッドにかかる接合応力が軽減される。ただし、それらの本数は、上記実施形態に限られるものではない。ここで、金属突起物３が形成されていない場合においても同様の効果がある。
また、テープ配線基板の配線６、７及び１４が半導体チップ１上に形成された電極パッド２上の金属突起物３と接続し、半導体チップ１の辺に対し垂直に引き出されていることが望ましい。垂直方向に引き出すことにより隣接した電極パッドのピッチを狭めることが可能となる。垂直に引き出された配線６、１４は、配線間のピッチが設計上最小になるように収束方向に曲げられ、まとめて引き出し部の複数本配線８を形成することができる。ただし、配線６、１４の配線間のピッチは、設計上最小でなくてもよく、電極パッド領域４、５の電極パッドピッチより複数本配線８のピッチの方が小さいことが望ましい。
また、実施形態１で説明したのと同様に、半導体チップ１に形成された外側の電極パッド領域４の下に形成された能動素子（図示せず）の電気特性の変動許容量が内側の電極パッド領域１３の下の能動素子（図示せず）のものよりも大きい構成が好ましい。
以下、図４を用いて上記構成の半導体装置の製造方法を説明する。
図４は本発明の実施の形態２における半導体装置の製造方法を示す工程断面図であり、図３におけるＡ−Ａ’での断面を示している。
最初に、図４（ａ）に示すように、半導体チップ１のチップ端からチップ中央に向かって電極パッド２を複数段、ここでは３段配置し、電極パッド領域４、５及び１３を形成する。ここで、チップ電極２としては、Ａｌを主成分とした導電体を使用したが、ＡｕやＣｕを主成分とする導電体でも可能である。また、電極パッド２の表面にＡｕ、Ｎｉ、Ｐｄなどを被膜してもよい。サイズとしては、電極パッド２を４０μｍ×６０μｍとした。
次に、図４（ｂ）に示すように、電極パッド２に相対する位置に金属突起物３を形成したテープ配線基板１２を準備する。本実施の形態の半導体装置の製造方法においては、実施の形態１と異なり、金属突起物３を予め、テープ配線基板１２の配線に接続形成されている場合を説明する。
ここで、金属突起物３を有するテープ配線基板１２としては、テープ配線基板１２前面に金属箔を形成した基材を複数回フォトリソグラフィーとエッチングを繰り返し、所望の配線６、７、１４及び配線上の金属突起物３を形成する。金属突起物３の表面に無電解メッキなどにより異種の金属層を形成してもよい。テープ配線基板１２としては、ポリイミドなどが好ましい、配線及び金属突起物の材料は、Ｃｕ、Ａｕ、Ｓｎ、Ｐｂ、Ａｇ、Ｎｉなどを主成分とする金属が望ましい。今回は、Ｃｕ配線にＡｕメッキしたテープ配線基板１２を使用した。ここで、配線の厚みは１０ｕｍとし、金属突起物３の厚みは５ｕｍとし、金属突起物３のサイズは３０ｕｍ×５０ｕｍとした。
次に、図４（ｃ）に示すように、内側の電極パッド領域５、１３および外側の電極パッド領域４の電極パッド２は、それぞれテープ配線基板１２上の配線７、配線１３および配線６に金属突起物３を介して電気的に接合・接続される。接合方法は、加圧加熱して行い、温度は３００℃で実施した。
以上のように、電極パッドを３段以上の構成としても、最外段の電極パッドの所々に間隔の広い領域を設けて内側の電極パッドからの配線をまとめて通すことにより、実施の形態１と同様に半導体装置の電極パッドを狭ピッチ化することができる。
ここで、内側及び外側の電極パッド５ピッチを５０ｕｍとし、まとめて引き出された配線８のピッチは３０ｕｍとすることで平均の電極パッドピッチを約３５ｕｍピッチとすることが可能となる。
さらに、接合信頼性を向上させる観点から半導体チップ１とテープ配線基板１２の間を補強用の樹脂で満たしてもよい。材料としては、エポキシ系の材料が好ましい。
（実施の形態３）
図５は実施の形態３の半導体装置における電極パッド部分の平面図であり、半導体チップ上における入出力端子である電極パッド部分の構造を示す平面図である。
図５に示すように、実施の形態３の半導体装置における基本的な形態は、実施の形態１と同様であり、半導体チップ１上の電極パッド２の配置が半導体チップ１のチップ端から２段構成で形成されており、電極パッド２上には金属突起物３が形成されている。電極パッド２の２段構成配置は、半導体チップ１の最外周に並んだ第１の電極パッド領域１６と、チップ中央に向かって内側に第２の電極パッド領域１７とからなる。金属突起物３は、熱圧着によって、テープ配線基板の配線６，７と一括接続されており、それにより半導体チップ１がテープ配線基板に実装される。本実施の形態においては、図５に示すように電極パッド２上の金属突起物３と接続するテープ配線基板の配線１８の幅より金属突起物３からの引き出してからの配線６の幅を細く形成している。これにより、接合部は安定に接合強度を確保しながら、引き出し部は狭ピッチ化を実現できる。半導体チップ１の電極パッド２と接続されたテープ配線基板の配線１８は配線６として引き出され、複数本配線８としてまとまって半導体チップ１の外側に引き出されている。また、内側の電極パッド領域１７の領域幅２１と、複数本配線８とその両側に配置された外側の電極パッド領域１６最外部の電極パッド２を含む領域幅２０がほぼ同じとする。これにより、電極パッド領域を有効に使用できて電極パッドを狭ピッチ化することができる上、内側の電極パッド２と外側の電極パッド２の配置を密にかつ均一にでき、接合時のテープと半導体チップとの熱膨張係数差からくる応力を分散できる。
また、外周の第１の電極パッド１６が２つ以上の電極パッド２によって形成されている場合においては、外周部にて特に強く発生する応力に対しても効果がある。電極パッド２が１つである場合、接合面積が小さくなるため、応力により断線してしまうことがあるが、２つ以上ではその問題はなくなる。しかし、外周の第１の電極パッド数を多くすることで応力に対しては有効だが配線の狭ピッチ化には不利となる。内側の第２の電極パッド数を多くすることで狭ピッチはすすむが、外側の第１の電極パッド間に配線を多く配置することになり電極パッド間が広くなる。そのため粗ピッチになり１つの電極パッドにかかる応力が大きくなり断線が発生する。組み合わせとして、外周の第１の電極パッド２つに対して内側の第２の電極パッドを４つ組み合わせる割合が効果的である。ここで、金属突起物３が形成されていない場合においても同様の効果がある。
さらに、本実施の形態では２段構成の電極パッドを例に説明したが、実施の形態２と同様に３段以上の構成でも可能である。
半導体装置の製造方法については、実施の形態１または２と同様の方法で製造可能であるので説明は省略する。
（実施の形態４）
図６は実施の形態４の半導体装置における電極パッド部分の平面図であり、半導体チップ上における入出力端子である電極パッド部分の構造を示す平面図である。
図６に示すように、実施の形態４の半導体装置における基本的な形態は、実施の形態１と同様であり、半導体チップ１上の電極パッドの配置が半導体チップ１のチップ端から２段構成で形成されており、電極パッド２２および２３上には金属突起物３が形成されている。電極パッドの２段構成配置は、半導体チップ１の最外周に並んだ第１の電極パッド領域１６と、チップ中央に向かって内側に第２の電極パッド領域１７とからなる。金属突起物３は、熱圧着によって、テープ配線基板の配線６，７と一括接続されており、それにより半導体チップ１がテープ配線基板に実装される。本実施の形態においては、図６に示すように電極パッド上の金属突起物３と接続するテープ配線基板の配線１８の幅より金属突起物３からの引き出してからの配線６の幅を細く形成している。これにより、接合部は安定に接合強度を確保しながら、引き出し部は狭ピッチ化を実現できる。半導体チップ１の電極パッド２２，２３と接続されたテープ配線基板の配線１８は配線６として引き出され、複数本配線８としてまとまって半導体チップ１の外側に引き出されている。さらに、最外周に並んだ第１の電極パッド２２のサイズを内側の第２の電極パッド２３のサイズより大きくする。これにより、電極パッドを狭ピッチ化することができる上、接合時のテープ配線基板と半導体チップとの熱膨張係数差からくる応力に対し、強度を確保することが可能となり、さらに内側の電極パッド２３を小さくすることで接合時の半導体素子に及ぼす影響も軽減できるようになる。ここで、金属突起物３が形成されていない場合においても同様の効果がある。
また、本実施の形態では２段構成の電極パッドを例に説明したが、実施の形態２と同様に３段以上の構成でも可能である。
半導体装置の製造方法については、実施の形態１または２と同様の方法で製造可能であるので説明は省略する。
（実施の形態５）
図７は実施の形態５におけるにおける半導体装置の平面図であり、半導体チップ上における入出力端子である電極パッド部分の構造を示す平面図である。
図７に示すように、実施の形態４の半導体装置における基本的な形態は、実施の形態１と同様であり、半導体チップ１上の電極パッドの配置が半導体チップ１のチップ端から２段構成で形成されており、電極パッド２上には金属突起物３が形成されている。電極パッドの２段構成配置は、半導体チップ１の最外周に並んだ第１の電極パッド領域１６と、チップ中央に向かって内側に第２の電極パッド領域１７とからなる。金属突起物３は、熱圧着によって、テープ配線基板の配線６，７と一括接続されており、それにより半導体チップ１がテープ配線基板に実装される。本実施の形態においては、図７に示すように電極パッド上の金属突起物３と接続するテープ配線基板の配線１８の幅より金属突起物３からの引き出してからの配線６の幅を細く形成している。これにより、接合部は安定に接合強度を確保しながら、引き出し部は狭ピッチ化を実現できる。半導体チップ１の電極パッド２と接続されたテープ配線基板の配線１８は配線６として引き出され、複数本配線８としてまとまって半導体チップ１の外側に引き出されている。ここで、金属突起物３が形成されていない場合においても同様の効果がある。
また、内側の電極パッドに接合された配線６には電極パッドと別の突起電極２６を形成している。これにより、電極パッドを狭ピッチ化することができる上、テープ配線基板のたるみを突起物により防ぐことができ、たわみによる配線と半導体チップのエッジ部２７との接触による電気的なショートを回避できる。この突起電極２６は、半導体チップ１とは電気的に接合されていてもいなくともよいが、不要な電極パッドの形成を省略する点からも電気的に接続していない方が好ましい。
また、外側の第１の電極パッド領域１６において、複数本配置された各配線６間の間隔２４よりも、外周の電極パッドに接続された配線７と近接する配線６との間隔２５の方が広いほうが好ましい。これは接合時の半導体チップと配線との接合ずれによる電気的なショートを防止しやすくする利点がある。まとまった配線６はテープ配線基板上の配線であるためずれが発生しないので間隔を小さくすることが可能となる。
さらに、本実施の形態では２段構成の電極パッドを例に説明したが、実施の形態２と同様に３段以上の構成でも可能である。
半導体装置の製造方法については、実施の形態１または２と同様の方法で製造可能であるので説明は省略する。
以上のように、比較的微細な形成が可能なテープ配線基板の配線をまとめて内側の電極パッドから半導体チップの外側に引き出すことにより、内側の電極パッドは間隔をあけて粗ピッチ配置できていながら全体の平均の電極パッドピッチを狭ピッチ化することが可能となる。
本発明の半導体装置は、電極パッドを狭ピッチ化することができ、半導体チップを配線基板に実装して形成する半導体装置等に有用である。
実施の形態１の半導体装置における電極パッド部分の平面図 実施の形態１における半導体装置の製造方法を示す工程断面図 実施の形態２の半導体装置における電極パッド部分の平面図 実施の形態２における半導体装置の製造方法を示す工程断面図 実施の形態３の半導体装置における電極パッド部分の平面図 実施の形態４の半導体装置における電極パッド部分の平面図 実施の形態５の半導体装置における電極パッド部分の平面図 従来の半導体装置における電極パッド部分の平面図
符号の説明
１ 半導体チップ
２ 電極パッド
３ 金属突起物
４ 第１の電極パッド領域
５ 第２の電極パッド領域
６ 配線
７ 配線
８ 複数本配線
９ バリアメタル層
１０ 形状
１１ 絶縁保護膜
１２ テープ配線基板
１３ 第３の電極パッド領域
１４ 配線
１５ 複数本配線
１６ 第１の電極パッド領域
１７ 第２の電極パッド領域
１８ 配線
１９ 配線
２０ 領域幅
２１ 領域幅
２２ 電極パッド
２３ 電極パッド
２４ 間隔
２５ 間隔
２６ 金属突起物
２７ エッジ部
２８ 金属突起物

Claims (12)

  1. 複数の電極パッドがチップ端の外周から内側に向かって平面的に複数段配列された半導体チップを、前記電極パッドと接続される配線を配置したテープ配線基板に実装して成る半導体装置であって、
    最内周から２段目以降外周に配列された任意の電極パッド間にあらかじめ定められた所定の間隔を設け、
    最外周から２段目以降内側に配列された電極パッドと接続される配線のうちの隣接して配線される複数の配線が前記間隔に形成され、
    最外周に配置された電極パッドの方が最外周から２段目以降内側の電極パッドよりパッドサイズが大きいことを特徴とする半導体装置。
  2. 複数の電極パッドがチップ端の外周から内側に向かって平面的に２段配列された半導体チップを、前記電極パッドと接続される配線を配置したテープ配線基板に実装して成る半導体装置であって、
    外周側に配列された任意の電極パッド間にあらかじめ定められた所定の間隔を設け、
    内側に配列された電極パッドと接続される配線のうちの隣接して配線される複数の配線が前記間隔に形成され、
    外周側に配列された電極パッドの方が内側に配列された電極パッドよりパッドサイズが大きいことを特徴とする半導体装置。
  3. 複数の電極パッドがチップ端の外周から内側に向かって平面的に複数段配列された半導体チップを、前記電極パッドと金属突起物を介して接続される配線を配置したテープ配線基板に実装して成る半導体装置であって、
    最内周から２段目以降外周に配列された任意の電極パッド間にあらかじめ定められた所定の間隔を設け、
    最外周から２段目以降内側に配列された電極パッドと接続される配線のうちの隣接して配線される複数の配線が前記間隔に形成され、
    最外周に配置された電極パッドの方が最外周から２段目以降内側の電極パッドよりパッドサイズが大きいことを特徴とする半導体装置。
  4. 複数の電極パッドがチップ端の外周から内側に向かって平面的に２段配列された半導体チップを、前記電極パッドと金属突起物を介して接続される配線を配置したテープ配線基板に実装して成る半導体装置であって、
    外周側に配列された任意の電極パッド間にあらかじめ定められた所定の間隔を設け、
    内側に配列された電極パッドと接続される配線のうちの隣接して配線される複数の配線が前記間隔に形成され、
    外周側に配列された電極パッドの方が内側に配列された電極パッドよりパッドサイズが大きいことを特徴とする半導体装置。
  5. 複数の電極パッドがチップ端の外周から内側に向かって平面的に複数段配列された半導体チップを、前記電極パッドと接続される配線を配置したテープ配線基板に実装して成る半導体装置であって、
    最内周から２段目以降外周に配列された任意の電極パッド間にあらかじめ定められた所定の間隔を設け、
    最外周から２段目以降内側に配列された電極パッドと接続される配線のうちの隣接して配線される複数の配線が前記間隔に形成され、
    １つの前記間隔に形成される配線が接続される最外周から２段目の電極パッドが配置された領域の幅が、前記間隔に前記間隔の両サイドに配置された最外周の電極パッドを加えた領域の幅と同じ長さであることを特徴とする半導体装置。
  6. 複数の電極パッドがチップ端の外周から内側に向かって平面的に２段配列された半導体チップを、前記電極パッドと接続される配線を配置したテープ配線基板に実装して成る半導体装置であって、
    外周側に配列された任意の電極パッド間にあらかじめ定められた所定の間隔を設け、
    内側に配列された電極パッドと接続される配線のうちの隣接して配線される複数の配線が前記間隔に形成され、
    １つの前記間隔に形成される配線が接続される内側の電極パッドが配置された領域の幅が、前記間隔に前記間隔の両サイドに配置された外側の電極パッドを加えた領域の幅と同じ長さであることを特徴とする半導体装置。
  7. 複数の電極パッドがチップ端の外周から内側に向かって平面的に複数段配列された半導体チップを、前記電極パッドと金属突起物を介して接続される配線を配置したテープ配線基板に実装して成る半導体装置であって、
    最内周から２段目以降外周に配列された任意の電極パッド間にあらかじめ定められた所定の間隔を設け、
    最外周から２段目以降内側に配列された電極パッドと接続される配線のうちの隣接して配線される複数の配線が前記間隔に形成され、
    １つの前記間隔に形成される配線が接続される最外周から２段目の電極パッドが配置された領域の幅が、前記間隔に前記間隔の両サイドに配置された最外周の電極パッドを加えた領域の幅と同じ長さであることを特徴とする半導体装置。
  8. 複数の電極パッドがチップ端の外周から内側に向かって平面的に２段配列された半導体チップを、前記電極パッドと金属突起物を介して接続される配線を配置したテープ配線基板に実装して成る半導体装置であって、
    外周側に配列された任意の電極パッド間にあらかじめ定められた所定の間隔を設け、
    内側に配列された電極パッドと接続される配線のうちの隣接して配線される複数の配線が前記間隔に形成され、
    １つの前記間隔に形成される配線が接続される内側の電極パッドが配置された領域の幅が、前記間隔に前記間隔の両サイドに配置された外側の電極パッドを加えた領域の幅と同じ長さであることを特徴とする半導体装置。
  9. 前記間隔に形成される配線が４本で、最外周の電極パッドが２つおきに前記間隔を設けることを特徴とする請求項１または請求項２または請求項３または請求項４または請求項５または請求項６または請求項７または請求項８のいずれかに記載の半導体装置。
  10. 最外周に配置された電極パッドの下に形成される能動素子の電気特性の変動許容量は、最外周から２段目以降内側に配置された電極パッドの下に形成される能動素子の電気特性の変動許容量より大きいことを特徴とする請求項１または請求項２または請求項３または請求項４または請求項５または請求項６または請求項７または請求項８のいずれかに記載の半導体装置。
  11. 最外周に配置された電極パッドの下に形成される回路ブロックの電気特性の変動許容量は、最外周から２段目以降内側に配置された電極パッドの下に形成される回路ブロックの電気特性の変動許容量より大きいことを特徴とする請求項１または請求項２または請求項３または請求項４または請求項５または請求項６または請求項７または請求項８のいずれかに記載の半導体装置。
  12. 最外周に配置された電極パッドの方が最外周から２段目以降内側の電極パッドよりパッドサイズが大きいことを特徴とする請求項５または請求項６または請求項７または請求項８のいずれかに記載の半導体装置。
JP2005085076A 2004-05-31 2005-03-24 半導体装置 Expired - Fee Related JP4245578B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2005085076A JP4245578B2 (ja) 2004-05-31 2005-03-24 半導体装置
TW094116882A TW200603306A (en) 2004-05-31 2005-05-24 Semiconductor device
US11/137,356 US20050263885A1 (en) 2004-05-31 2005-05-26 Semiconductor device
KR1020050045960A KR20060046302A (ko) 2004-05-31 2005-05-31 반도체 장치
US12/068,066 US20080136025A1 (en) 2004-05-31 2008-02-01 Semiconductor device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2004161027 2004-05-31
JP2005085076A JP4245578B2 (ja) 2004-05-31 2005-03-24 半導体装置

Publications (2)

Publication Number Publication Date
JP2006019699A JP2006019699A (ja) 2006-01-19
JP4245578B2 true JP4245578B2 (ja) 2009-03-25

Family

ID=35424275

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005085076A Expired - Fee Related JP4245578B2 (ja) 2004-05-31 2005-03-24 半導体装置

Country Status (4)

Country Link
US (2) US20050263885A1 (ja)
JP (1) JP4245578B2 (ja)
KR (1) KR20060046302A (ja)
TW (1) TW200603306A (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100848018B1 (ko) * 2005-08-12 2008-07-23 샤프 가부시키가이샤 반도체 장치, 적층형 반도체 장치, 및 배선 기판
JP2007053121A (ja) * 2005-08-12 2007-03-01 Sharp Corp 半導体装置、積層型半導体装置、及び配線基板
KR100834441B1 (ko) 2007-01-11 2008-06-04 삼성전자주식회사 반도체 소자 및 이를 포함하는 패키지
US7830005B2 (en) * 2008-11-12 2010-11-09 Mediatek Inc. Bond pad array for complex IC
US9129955B2 (en) * 2009-02-04 2015-09-08 Texas Instruments Incorporated Semiconductor flip-chip system having oblong connectors and reduced trace pitches
TWI384603B (zh) * 2009-02-17 2013-02-01 Advanced Semiconductor Eng 基板結構及應用其之封裝結構
JP5594661B2 (ja) * 2010-06-15 2014-09-24 ルネサスエレクトロニクス株式会社 半導体装置
JP6028908B2 (ja) * 2012-07-27 2016-11-24 セイコーエプソン株式会社 半導体装置
US11798876B2 (en) * 2021-09-07 2023-10-24 Novatek Microelectronics Corp. Chip on film package and display device including the same

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000174153A (ja) * 1998-12-01 2000-06-23 Shinko Electric Ind Co Ltd 多層配線基板
JP4071914B2 (ja) * 2000-02-25 2008-04-02 沖電気工業株式会社 半導体素子及びこれを用いた半導体装置
TW517362B (en) * 2002-01-10 2003-01-11 Advanced Semiconductor Eng Ball grid array package structure
KR100439128B1 (ko) * 2002-04-16 2004-07-07 삼성전자주식회사 테이프 캐리어 패키지용 탭 테이프
JP4271435B2 (ja) * 2002-12-09 2009-06-03 シャープ株式会社 半導体装置

Also Published As

Publication number Publication date
KR20060046302A (ko) 2006-05-17
TW200603306A (en) 2006-01-16
US20050263885A1 (en) 2005-12-01
US20080136025A1 (en) 2008-06-12
JP2006019699A (ja) 2006-01-19

Similar Documents

Publication Publication Date Title
JP4245578B2 (ja) 半導体装置
JP4068628B2 (ja) 配線基板、半導体装置および表示モジュール
JP5347222B2 (ja) 半導体装置の製造方法
JP4271435B2 (ja) 半導体装置
US6646335B2 (en) Flexible tape carrier with external terminals formed on interposers
US6559524B2 (en) COF-use tape carrier and COF-structured semiconductor device using the same
US5422516A (en) Electronic parts loaded module including thermal stress absorbing projecting electrodes
US7425766B2 (en) Film substrate, fabrication method thereof, and image display substrate
TW200301007A (en) Semiconductor device and method of fabricating the same
JP4717604B2 (ja) 配線基板およびそれを用いた半導体装置
JP4819335B2 (ja) 半導体チップパッケージ
US20070075439A1 (en) Circuit board, and semiconductor device
US20050224939A1 (en) Semiconductor device and method for manufacturing same
JP3350352B2 (ja) 配線パターンを有する半導体装置の支持基体
JP4488073B2 (ja) 電気接続装置
US6137166A (en) Semiconductor device
CN100419982C (zh) 半导体装置
WO2023106051A1 (ja) 伸縮デバイス
JP2004363224A (ja) 半導体チップの接続構造
JP2007141969A (ja) テープ配線基板およびその製造方法ならびに半導体装置
US20230309419A1 (en) Quantum device
JPH10229104A (ja) 半導体装置およびその製造に用いるテープキャリヤ
TWI364822B (en) Chip package tape and chip package structure comprising the same
JP2006032380A (ja) 半導体装置およびその製造方法
JPH0897359A (ja) 半導体装置及び半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20061016

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20080430

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080822

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080909

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20081110

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20081209

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090106

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120116

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130116

Year of fee payment: 4

LAPS Cancellation because of no payment of annual fees