KR20060046302A - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR20060046302A
KR20060046302A KR1020050045960A KR20050045960A KR20060046302A KR 20060046302 A KR20060046302 A KR 20060046302A KR 1020050045960 A KR1020050045960 A KR 1020050045960A KR 20050045960 A KR20050045960 A KR 20050045960A KR 20060046302 A KR20060046302 A KR 20060046302A
Authority
KR
South Korea
Prior art keywords
electrode pads
wirings
semiconductor device
intervals
electrode pad
Prior art date
Application number
KR1020050045960A
Other languages
English (en)
Inventor
요시후미 나카무라
준이치 우에노
히로유키 이마무라
타카유키 타나카
Original Assignee
마츠시타 덴끼 산교 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마츠시타 덴끼 산교 가부시키가이샤 filed Critical 마츠시타 덴끼 산교 가부시키가이샤
Publication of KR20060046302A publication Critical patent/KR20060046302A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/4985—Flexible insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05026—Disposition the internal layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05655—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05664—Palladium [Pd] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15173—Fan-out arrangement of the internal vias in a single layer of the multilayer substrate

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Wire Bonding (AREA)

Abstract

본 발명의 반도체 장치는 전극 패드가 다단으로 배열된 반도체 칩(1)과 테이프 배선 기판(12)의 실장체로서, 반도체 칩의 외주에 늘어선 전극 패드 간을 통하여, 내측의 전극 패드에 접속된 테이프 배선 기판(12)의 배선(6)이 2개 이상 합해져 반도체 칩(1)의 외측으로 인출됨으로써, 안정한 접속성을 확보하면서 반도체 칩 전체의 전극 패드의 평균 피치의 협피치화가 가능해진다.
반도체 장치, 반도체 칩, 전극 패드

Description

반도체 장치{SEMICONDUCTOR DEVICE}
도 1은 실시형태 1의 반도체 장치에 있어서의 전극 패드 부분의 평면도를 나타낸다.
도 2는 실시형태 1에 있어서의 반도체 장치의 제조 방법을 나타내는 공정 단면도를 나타낸다.
도 3은 실시형태 2의 반도체 장치에 있어서의 전극 패드 부분의 평면도를 나타낸다.
도 4는 실시형태 2에 있어서의 반도체 장치의 제조 방법을 나타내는 공정 단면도를 나타낸다.
도 5은 실시형태 3의 반도체 장치에 있어서의 전극 패드 부분의 평면도를 나타낸다.
도 6은 실시형태 4의 반도체 장치에 있어서의 전극 패드 부분의 평면도를 나타낸다.
도 7은 실시형태 5의 반도체 장치에 있어서의 전극 패드 부분의 평면도를 나타낸다.
도 8은 종래의 반도체 장치에 있어서의 전극 패드 부분의 평면도를 나타낸다.
본 발명은 반도체 칩을 배선 기판에 실장하여 형성하는 반도체 장치에 관한 것이고, 특히 그 전극 패드 구성에 관한 것이다.
최근, 노트북 컴퓨터나 액정형 TV의 보급에 의해 액정 패널의 수요가 크게 증가하고 있고, 액정 패널을 동작시키기 위한 반도체 장치의 수요도 또한 크게 증가하고 있다. 더욱이, 노트북 컴퓨터 등을 보급 가격화하기 위해서 액정 패널이나 반도체 장치의 가격 하락의 요구도 강해지고 있고, TCP(Tape Carrier Package)나 COF(Chip on Film) 또는 COG(Chip on Glass) 등의 이방성 도전 시트 등을 사용하여 글라스 기판에 반도체 장치를 직접 실장하는 방법이 많아지고 있다. 또한, 반도체 칩의 전극 패드의 피치는 칩 사이즈의 소형화를 지향하기 위해 협피치화가 진행되고 있다.
이하, 도 8을 이용하여 종래의 반도체 장치에 있어서의 전극 패드 구성을 설명한다.
도 8은 종래의 반도체 장치에 있어서의 전극 패드 부분의 평면도이다.
반도체 소자가 형성되어 있는 반도체 칩(1)에 있어서, 외주부의 전극 패드(2)의 배치가 2단으로 서로 늘어선 접속 구조, 즉 전극 패드(2)가 1개씩 지그재그형상으로 배치된 구성이며, 전극 패드(2)상에는 금속 돌기물(28)이 형성되어 있다. 금속 돌기물(28)은 열 압착에 의해 배선 기판의 배선(6) 또는 배선(7)과 접속되며, 반도체 칩(1)이 배선 기판에 실장되어 있다. 이 구조에 의해, 전극 패드를 1단으로 실장했을 때보다도 고밀도 실장이 가능하게 되어 있다. 또한, 전극 패드를 크게 할 수 있고, 설치성을 향상시키고 있다.
더욱이, 이 출원의 발명에 관련되는 선행 기술 문헌 정보로서는, 예컨대, 특허문헌 1(일본 특허 공개소62-152154호 공보)이 공지되어 있다.
그러나, 요즘, 반도체 칩과 배선 기판의 배선의 접합 강도를 유지하면서, 인출부의 전극 패드의 피치가 협피치화된다고 하는 요구가 커지고, 고밀도 실장의 요구가 커지고 있는 데도 불구하고, 전극 패드(2)와 배선(6)의 설계상의 간격의 규격은 배선끼리의 간격의 규격 이상으로 마진(margin)을 가져서 간격을 두기 때문에, 한층 더 고밀도화가 곤란해진다고 하는 문제점이 있었다.
상기 문제점을 해결하기 위해서, 본 발명의 반도체 장치는 반도체 칩과 배선 기판의 배선의 접합 강도를 유지하면서 설계상의 간격의 규격을 준수하고, 전극 패드를 협피치화하는 것을 목적으로 한다.
상기 목적을 달성하기 위해서, 본 발명의 반도체 장치는 복수의 전극 패드가 칩 단부의 외주에서 내측을 향하여 평면적으로 복수단 배열된 반도체 칩을, 상기 전극 패드와 접속되는 배선을 배치한 테이프 배선 기판에 실장하여 이루어지는 반도체 장치로서, 최내주에서 2단째 이후 외주로 배열된 임의의 전극 패드간에 미리 정해진 소정의 간격을 형성하고, 최외주에서 2단째 이후 내측으로 배열된 전극 패 드와 접속되는 배선 중 인접하여 배선되는 복수의 배선은 상기 간격으로 형성되는 것을 특징으로 한다.
또한, 복수의 전극 패드가 칩 단부의 외주에서 내측을 향하여 평면적으로 2단 배열된 반도체 칩을, 상기 전극 패드와 접속되는 배선을 배치한 테이프 배선 기판에 실장하여 이루어지는 반도체 장치로서, 외주측에 배열된 임의의 전극 패드간에 미리 정해진 소정의 간격을 형성하고, 내측에 배열된 전극 패드와 접속되는 배선 중 인접하여 배선되는 복수의 배선은 상기 간격으로 형성되는 것을 특징으로 한다.
또한, 복수의 전극 패드가 칩 단부의 외주에서 내측을 향하여 평면적으로 복수단 배열된 반도체 칩을, 상기 전극 패드와 접속되는 배선을 배치한 테이프 배선 기판에 실장하여 이루어지는 반도체 장치로서, 최내주에서 2단째 이후 외주로 배열된 임의의 전극 패드간에 미리 정해진 소정의 간격을 형성하고, 최외주에서 2단째 이후 내측으로 배열된 전극 패드와 접속되는 배선 중 인접하여 배선되는 복수의 배선은 상기 간격으로 형성되며, 1개의 상기 간격으로 형성되는 배선이 접속되는 최외주에서 2단째의 전극 패드가 배치된 영역의 폭은 상기 간격으로 상기 간격의 양 사이드에 배치된 최외주의 전극 패드를 추가한 영역의 폭과 같은 길이인 것을 특징으로 한다.
또한, 복수의 전극 패드가 칩 단부의 외주에서 내측을 향하여 평면적으로 2단 배열된 반도체 칩을, 상기 전극 패드와 접속되는 배선을 배치한 테이프 배선 기판에 실장하여 이루어지는 반도체 장치로서, 외주측에 배열된 임의의 전극 패드간 에 미리 정해진 소정의 간격을 형성하고, 내측에 배열된 전극 패드와 접속되는 배선 중 인접하여 배선되는 복수의 배선은 상기 간격으로 형성되며, 1개의 상기 간격으로 형성되는 배선이 접속되는 내측의 전극 패드가 배치된 영역의 폭은 상기 간격으로 상기 간격의 양 사이드에 배치된 외측의 전극 패드를 추가한 영역의 폭과 같은 길이인 것을 특징으로 한다.
또한, 복수의 전극 패드가 칩 단부의 외주에서 내측을 향하여 평면적으로 복수단 배열된 반도체 칩을, 상기 전극 패드와 금속 돌기물을 통하여 접속되는 배선을 배치한 테이프 배선 기판에 실장하여 이루어지는 반도체 장치로서, 최내주에서 2단째 이후 외주로 배열된 임의의 전극 패드간에 미리 정해진 소정의 간격을 형성하고, 최외주에서 2단째 이후 내측으로 배열된 전극 패드와 접속되는 배선 중 인접하여 배선되는 복수의 배선은 상기 간격으로 형성되는 것을 특징으로 한다.
또한, 복수의 전극 패드가 칩 단부의 외주에서 내측을 향하여 평면적으로 2단 배열된 반도체 칩을, 상기 전극 패드와 금속 돌기물을 통하여 접속되는 배선을 배치한 테이프 배선 기판에 실장하여 이루어지는 반도체 장치로서, 외주측에 배열된 임의의 전극 패드간에 미리 정해진 소정의 간격을 형성하고, 내측에 배열된 전극 패드와 접속되는 배선 중 인접하여 배선되는 복수의 배선은 상기 간격으로 형성되는 것을 특징으로 한다.
또한, 복수의 전극 패드가 칩 단부의 외주에서 내측을 향하여 평면적으로 복수단 배열된 반도체 칩을, 상기 전극 패드와 금속 돌기물을 통하여 접속되는 배선을 배치한 테이프 배선 기판에 실장하여 이루어지는 반도체 장치로서, 최내주에서 2단째 이후 외주로 배열된 임의의 전극 패드간에 미리 정해진 소정의 간격을 형성하고, 최외주에서 2단째 이후 내측으로 배열된 전극 패드와 접속되는 배선 중 인접하여 배선되는 복수의 배선은 상기 간격으로 형성되며, 1개의 상기 간격으로 형성되는 배선이 접속되는 최외주에서 2단째의 전극 패드가 배치된 영역의 폭은 상기 간격으로 상기 간격의 양 사이드에 배치된 최외주의 전극 패드를 추가한 영역의 폭과 같은 길이인 것을 특징으로 한다.
또한, 복수의 전극 패드가 칩 단부의 외주에서 내측을 향하여 평면적으로 2단 배열된 반도체 칩을, 상기 전극 패드와 금속 돌기물을 통하여 접속되는 배선을 배치한 테이프 배선 기판에 실장하여 이루어지는 반도체 장치로서, 외주측에 배열된 임의의 전극 패드간에 미리 정해진 소정의 간격을 형성하고, 내측에 배열된 전극 패드와 접속되는 배선 중 인접하여 배선되는 복수의 배선은 상기 간격으로 형성되며, 1개의 상기 간격으로 형성되는 배선이 접속되는 내측의 전극 패드가 배치된 영역의 폭은 상기 간격으로 상기 간격의 양 사이드에 배치된 외측의 전극 패드를 추가한 영역의 폭과 같은 길이인 것을 특징으로 한다.
또한, 최외주에서 2단째 이후 내측으로 배치된 전극 패드의 배열 피치보다, 상기 간격으로 형성된 배선의 배선 피치의 쪽이 작은 것을 특징으로 한다.
또한, 최외주의 전극 패드는 복수개 인접하여 형성되어 있는 것을 특징으로 한다.
또한, 상기 간격으로 형성되는 배선은 4개이고, 최외주의 전극 패드는 2개 간격으로 상기 간격을 형성하는 것을 특징으로 한다.
또한, 최외주에 배치된 전극 패드 아래에 형성되는 능동 소자의 전기 특성의 변동 허용량은 최외주에서 2단째 이후 내측으로 배치된 전극 패드 아래에 형성되는 능동 소자의 전기 특성의 변동 허용량보다 큰 것을 특징으로 한다.
또한, 최외주에 배치된 전극 패드 아래에 형성되는 회로 블록의 전기 특성의 변동 허용량은 최외주에서 2단째 이후 내측으로 배치된 전극 패드 아래에 형성되는 회로 블록의 전기 특성의 변동 허용량보다 큰 것을 특징으로 한다.
또한, 상기 배선의 상기 전극 패드의 인출 방향은 상기 반도체 칩의 변에 대하여 수직인 것을 특징으로 한다.
또한, 최외주에 배치된 전극 패드 측은 최외주에서 2단째 이후 내측의 전극 패드보다 패드 사이즈가 큰 것을 특징으로 한다.
또한, 1개의 상기 배선에 복수개의 전극 패드가 접속되어 있는 것을 특징으로 한다.
또한, 상기 간격으로 형성되는 배선간의 배선 피치보다도, 상기 간격으로 형성되는 배선과 최외주의 전극 패드에 접속된 배선의 간격 측이 넓은 것을 특징으로 한다.
또한, 상기 간격으로 형성되는 배선에, 상기 반도체 칩과 전기적으로 절연된 금속 돌기물을 가지는 것을 특징으로 한다.
또한, 상기 배선의 전극 패드에 접합되는 부분의 배선 폭은 그 이외의 배선 폭보다도 넓은 것을 특징으로 한다.
이상에 의해, 본 발명의 반도체 장치는 반도체 칩과 배선 기판의 배선의 접 합 강도를 유지하면서 설계상의 간격의 규격을 준수하고, 전극 패드를 협피치화할 수 있다.
이하, 본 발명의 실시형태에 대하여, 도면을 참조하면서 설명한다.
(실시형태 1)
도 1은 실시형태 1의 반도체 장치에 있어서의 전극 패드 부분의 평면도이며, 테이프 배선 기판측에서 본, 테이프 배선 기판상의 배선과 접속되는 반도체 칩상에 있어서의 입출력 단자인 전극 패드 부분의 구조를 나타내는 평면도이다.
도 1에 있어서, 반도체 칩(1)상의 전극 패드(2)의 배치가 반도체 칩(1)의 칩 단부에서 내측을 향하여 평면적으로 2단(2중) 구성으로 형성되어 있고, 전극 패드(2)상에는 금속 돌기물(3)이 형성되어 있다. 각 단의 전극 패드(2)는 각각 복수의 제 1 전극 패드 영역(4), 복수의 제 2 전극 패드 영역(5)의 그룹으로 나누어져 배치되어 있고, 반도체 칩(1)의 최외주에 제 1 전극 패드 영역(4), 칩 중앙을 향하여 내측으로 제 2 전극 패드 영역(5)이 배치되어 있다. 각 전극 패드 영역내의 전극 패드간 간격은 대체로 설계상의 규격의 범위내에서 될 수 있는 한 근접하여 배치되어 있고, 각 제 1 전극 패드 영역(4) 간에는 복수의 배선이 형성가능한 간격을 가지고 있다. 금속 돌기물(3)은 열 압착에 의해 테이프 배선 기판의 배선(6, 7)과 일괄 접속되어 있고, 그것에 의해 반도체 칩(1)이 테이프 배선 기판에 실장된다.
본 발명의 반도체 장치에서는, 제 2 전극 패드 영역(5)의 전극 패드(2)에 접속되는 배선(6)을 복수개 합친 복수개 배선(8)의 형태로 복수 배선가능한 간격을 둔 제 1 전극 패드 영역(4) 간을 통하여, 반도체 칩(1) 외부로 인출되어 있다. 여 기서는, 제 2 전극 패드 영역(5)의 4개의 전극 패드(2)에 접속된 4개의 배선(6)이 제 1 전극 패드 영역(4) 간을 통하는 구성을 나타내고 있다. 제 1 전극 패드 영역(4)의 전극 패드(2)에 접속된 배선(7)은 1개 이상, 바람직하게는 복수개가 연속되어 반도체 칩(1) 외부로 인출되어 있다. 여기서는, 제 1 전극 패드 영역(4)이 3개의 전극 패드(2)로 형성되며, 3개가 연속되어 반도체 칩(1) 외부로 인출되어 있다. 복수개 접합되어 있는 경우의 쪽은 1개의 전극 패드에 관계되는 접합 응력이 경감된다. 단, 그들의 갯수는 상기 실시형태에 한정되는 것이 아니다. 여기서, 금속 돌기물(3)이 형성되지 않은 경우에 있어서도 마찬가지의 효과가 있다.
제 1, 제 2 전극 패드 영역(4, 5)의 전극 패드(2)에 접속되는 배선(6, 7)은 금속 돌기물(3)과 접속되고, 반도체 칩(1)의 변에 대하여 수직으로 인출되어 있는 것이 바람직하다. 수직 방향으로 인출됨으로써, 인접한 전극 패드의 피치를 좁히는 것이 가능해진다. 그 후, 배선(6)의 배선간의 피치는 설계상 최소가 되도록 결속 방향으로 형상(10)과 같이 구부러져 있어서, 결국 인출부의 복수개 배선(8)을 형성할 수 있다. 단, 배선(6)의 배선간의 피치는 설계상 최소가 아니어도 좋고, 전극 패드 영역(5)의 전극 패드 피치보다 복수개 배선(8)의 피치 측이 작다. 이것에 의해, 복수개 배선(8) 이외의 영역을 외측의 전극 패드 영역(4)으로서 사용할 수 있다. 또한, 전극 패드 영역(5)에서는, 배선(6)은 금속 돌기물(3)에 대하여 돌출되어 접합되고, 전극 패드 영역(4)에서는, 배선(7)은 금속 돌기물(3)에 대하여 돌출됨이 없이 접합되어 있다. 돌출되어 접합되는 측이 접합 강도는 강하지만, 배선 영역은 커진다. 이것은 접합 강도와 배선 영역의 스페이스의 균형으로 선택가능하다. 반도 체 장치에서는, 전극 패드(2)와 배선(6) 간의 피치보다 배선끼리의 피치 측이 작으므로, 복수개 배선(8)의 형태로 인출되는 측은 전극 패드(2) 전체의 영역을 작게 할 수 있는 것이 된다.
더욱이, 반도체 칩(1)에 형성된 외측의 전극 패드 영역(4) 아래에 배치ㆍ형성되는 능동 소자 또는 회로 블록(도시되지 않음)의 전기 특성의 변동 허용량은 내측의 전극 패드 영역(5) 아래에 배치ㆍ형성되는 능동 소자 또는 회로 블록(도시되지 않음)의 것보다도 큰 구성이 바람직하다. 이것은 열 압착에 의해 반도체 칩(1)의 전극 패드(2)와 테이프 배선 기판의 배선(6, 7)을 접속할 때의 열에 의해, 반도체 칩(1)과 테이프 배선 기판의 열팽창 계수의 차이등으로부터 생기는 응력이 전극 패드(2)의 접합부의 조밀도에 기인함으로써, 전기 특성에 변동을 주는 것으로 되기 때문이다. 즉, 전극 패드 영역(5)에서는 전극 패드(2)의 밀도가 밀하게 되기 쉽고, 밀하게 형성되어 있으면 전극 패드에서는 응력이 분산되어 전극 패드 아래의 반도체 소자에 주는 응력도 작아진다. 반대로, 전극 패드 영역(4)에서는 전극 패드(2)의 밀도가 소(疎)해지기 쉽고, 소하게 형성되어 있으면 전극 패드에서는 응력이 집중되어 전극 패드 아래의 반도체 소자에 주는 응력도 커진다. 따라서, 전기적 특성에 영향을 주는 반도체 소자의 전극 패드 아래로의 배치에 대하여는 전기 특성의 변동 허용량을 고려하지 않으면 안된다.
이하, 도 2를 이용하여 상기 구성의 반도체 장치의 제조 방법을 설명한다.
도 2는 실시형태 1에 있어서의 반도체 장치의 제조 방법을 나타내는 공정 단면도이며, 도 1에 있어서의 A-A 단면을 나타낸다.
최초에, 도 2a에 도시된 바와 같이, 반도체 칩(1)의 칩 단부에서 칩 중앙을 향하여 전극 패드(2)를 복수단 배치하고(도면의 예에서는 2단), 외측의 전극 패드 영역(4) 및 내측의 전극 패드 영역(5)을 형성한다. 여기서, 전극 패드(2)로서는, Al을 주성분으로 한 도전체를 사용했지만, Au나 Cu를 주성분으로 하는 도전체로도 가능하다. 반도체 칩(1)상은, 전극 패드(2)상의 개구부를 제외하고 절연 보호 막(11)으로 덮여져 있다.
그 다음, 도 2b에 도시된 바와 같이, 반도체 칩(1)상의 전극 패드(2)에 금속 돌기물(3)을 접속 형성한다. 여기서, 금속 돌기물(3)을 형성했지만, 접속시에는 금속 돌기물(3)을 형성하지 않는 방법으로도 가능하다. 또한, 금속 돌기물을 사이에 두지 않은 경우는, 전극 패드(2)의 표면에 Au, Ni, Pd 등을 피막하여도 좋다. 금속 돌기물(3)을 형성함에 있어서는, 이번은 우선, 전극 패드(2)상을 포함한 전면에 스퍼터 기술 등을 이용하여 소망의 두께의 배리어 메탈층(9)을 형성한다. 여기서는, Ti 재료로 형성했지만, TiW, W, Pd, Cr 등의 재료로도 좋다. 더욱이, 소망의 위치와 사이즈에 금속 돌기물(3)을 형성하기 위해, 포토리소그래피와 전해 도금 등의 기술(도시되지 않음)을 이용하여도 좋다. 전해 도금할 때에는, 배리어 메탈층(9)을 시드층으로서 도금을 성장시켜, 최후에, 금속 돌기물(3)을 마스크로 하여 그 외측의 배리어 메탈층(9)을 에칭한다. 구체적으로는, 전극 패드(2)를 40㎛×60㎛ 사이즈, 금속 돌기물(3)은 30㎛×50㎛, 두께는 17㎛로 했다. 금속 돌기물(3)은 Cu, Au, Sn, Pb, Ag, Ni 등을 주성분으로 하는 금속이 바람직하다.
이어서, 도 2c에 도시된 바와 같이, 내측의 전극 패드 영역(5) 및 외측의 전 극 패드 영역(4)의 전극 패드(2)는 금속 돌기물(3)을 통하여, 각각 테이프 배선 기판(12)상의 배선(7) 및 배선(6)과 전기적으로 접합ㆍ접속된다. 테이프 배선 기판(12)으로서는, 폴리이미드 등이 바람직하고, 배선 재료로서는, Cu, Au, Sn, Pb, Ag, Ni 등을 주성분으로 하는 금속이 바람직하다. 여기서는, Cu상에 Sn 도금된 배선을 사용했다. 접합 방법은 가압 가열하여 행하고, 온도는 400℃에서 실시했다.
전극 패드와 배선의 간격보다 배선과 배선의 간격 측이 좁아지는 것이 가능하기 때문에, 이상과 같이, 외측의 전극 패드의 여기 저기에 일정 이상의 간격을 형성하고, 그 간격으로부터 내측의 전극 패드가 접속되는 배선을 복수개 합쳐서 통하게 함으로써, 반도체 장치의 전극 패드를 협피치화할 수 있다.
여기서, 내측 및 외측의 전극 패드 영역(5 및 4)의 전극 패드 피치를 50㎛로 하고, 결국 인출된 복수개 배선(8)의 배선 피치는 30㎛로 함으로써 평균의 전극 패드 피치를 약 39㎛로 하는 것이 가능해진다.
이 때, 테이프 배선 기판(12)의 배선(6과 7)이 접속된 금속 돌기물(3)에 배선 인출부의 반도체 칩(1)의 변에 대하여, 수직으로 접속되어 있는 것이 바람직하다. 이것에 의해, 배선 스페이스도 작아지고, 인접한 전극 패드(2)와의 쇼트의 걱정도 저감할 수 있다. 또한, 여기서는, 금속 돌기물(3)에 대하여 테이프 배선 기판(12)의 배선(6과 7)이 돌출되어 접합된 구성을 나타내고 있지만, 돌출되어 접합되지 않은 경우에도 좋다. 이것에 의해, 접합 강도는 저하되지만 배선 영역을 작게 할 수 있고, 더욱이 전극 패드 영역을 소형화할 수 있도록 된다.
더욱이, 접합 신뢰성을 향상시키는 관점에서 반도체 칩(1)과 테이프 배선 기 판(12) 간을 보강용의 수지로 밀봉해도 좋다. 재료로서는, 에폭시계의 재료가 바람직하다.
(실시형태 2)
도 3은 실시형태 2의 반도체 장치에 있어서의 전극 패드 부분의 평면도이며, 반도체 칩상에 있어서의 입출력 단자인 전극 패드 부분의 구조를 나타내는 평면도이다.
도 3에 있어서, 반도체 칩(1)상의 전극 패드(2)의 배치가 반도체 칩(1)의 칩 단부에서 내측을 향하여 평면적으로 3단(3중) 구성으로 형성되어 있고, 전극 패드(2)상에는 금속 돌기물(3)이 형성되어 있다. 전극 패드(2)의 3단 구성 배치는 실시형태 1과 같은 요령으로, 반도체 칩(1)의 최외주에 늘어선 제 1 전극 패드 영역(4)과, 칩 중앙을 향하여 내측에 2단째, 3단째가 되는 제 2 전극 패드 영역(5)과 제 3 전극 패드 영역(13)으로 이루어진다. 최내측의 제 3 전극 패드 영역(13)을 제외하는 제 1 전극 패드 영역(4)과 제 2 전극 패드 영역(5)은 실시형태 1에 있어서의 제 1 전극 패드 영역(4)과 마찬가지로 소정의 간격을 두고 배치되어 있다. 금속 돌기물(3)은 열 압착에 의해 테이프 배선 기판의 배선(6, 7, 14)과 일괄 접속되어 있고, 그것에 의해 반도체 칩(1)이 테이프 배선 기판에 실장된다.
반도체 칩(1)의 전극 패드(2)와 테이프 배선 기판의 배선의 관계는 3단째가 되는 제 3 전극 패드 영역(13)으로부터의 배선(14)을 복수개 합친 복수개 배선(15)의 형태로, 2단째가 되는 제 2 전극 패드 영역(5)의 전극 패드(2) 간을 통하여, 더욱이 제 2 전극 패드 영역(5)으로부터의 배선(7)과 복수개 배선(15)을 합친 복수개 배선(8)의 형태로, 제 1 전극 패드 영역(4)의 전극 패드(2) 간을 통하고, 반도체 칩(1)의 외부로 인출되어 있다. 여기서는, 제 3 전극 패드 영역(13)의 4개의 전극 패드(2)에 접속된 4개의 배선(14)이 제 2 전극 패드 영역(5)의 전극 패드(2) 간을 통하고, 제 2 전극 패드 영역(5)의 2개의 전극 패드(2)에 접속된 2개의 배선(6)이 추가되고, 6개의 복수개 배선(8)이 제 1 전극 패드 영역(4)의 전극 패드(2) 간을 통하는 구성을 나타내고 있다. 제 1 전극 패드 영역(4)의 전극 패드(2)에 접속된 배선(7)이 적어도 1개 이상, 바람직하게는 복수개가 연속되어 반도체 칩(1)의 외부로 인출되어 있다. 여기서는, 2개가 연속되어 반도체 칩(1)의 외부로 인출되어 있다. 복수개 접합되어 있는 경우의 쪽은 1개의 전극 패드에 관한 접합 응력이 경감된다. 단, 그들의 갯수는 상기 실시 형태에 한정되는 것이 아니다. 여기서, 금속 돌기물(3)이 형성되어 있지 않은 경우에 있어서도 마찬가지의 효과가 있다.
또한, 테이프 배선 기판의 배선(6, 7 및 14)이 반도체 칩(1)상에 형성된 전극 패드(2)상의 금속 돌기물(3)과 접속되고, 반도체 칩(1)의 변에 대하여 수직으로 인출되어 있는 것이 바람직하다. 수직 방향으로 인출됨으로써 인접한 전극 패드의 피치를 좁히는 것이 가능해진다. 수직으로 인출된 배선(6, 14)은 배선간의 피치가 설계상 최소가 되도록 결속 방향으로 구부러져 있으며, 결국 인출부의 복수개 배선(8)을 형성할 수 있다. 단, 배선(6, 14)의 배선간의 피치는 설계상 최소가 아니어도 좋고, 전극 패드 영역(4, 5)의 전극 패드 피치보다 복수개 배선(8)의 피치의 쪽이 작은 것이 바람직하다.
또한, 실시형태 1에서 설명된 것과 마찬가지로, 반도체 칩(1)에 형성된 외측 의 전극 패드 영역(4) 아래에 형성된 능동 소자(도시되지 않음)의 전기 특성의 변동 허용량이 내측의 전극 패드 영역(13) 아래의 능동 소자(도시되지 않음)의 것보다도 큰 구성이 바람직하다.
이하, 도 4을 이용하여 상기 구성의 반도체 장치의 제조 방법을 설명한다.
도 4는 본 발명의 실시형태 2에 있어서의 반도체 장치의 제조 방법을 나타내는 공정 단면도이며, 도 3에 있어서의 A-A' 단면을 나타내고 있다.
최초에, 도 4a에 도시된 바와 같이, 반도체 칩(1)의 칩 단부에서 칩 중앙을 향하여 전극 패드(2)를 복수단, 여기서는 3단 배치하고, 전극 패드 영역(4, 5 및 13)을 형성한다. 여기서, 칩 전극(2)으로서는, Al을 주성분으로 한 도전체를 사용했지만, Au나 Cu를 주성분으로 하는 도전체로도 가능하다. 또한, 전극 패드(2)의 표면에 Au, Ni, Pd 등을 피막해도 좋다. 사이즈로서는, 전극 패드(2)를 40㎛×60㎛로 했다.
그 다음, 도 4b에 도시된 바와 같이, 전극 패드(2)에 마주 대하는 위치에 금속 돌기물(3)을 형성한 테이프 배선 기판(12)을 준비한다. 본 실시형태의 반도체 장치의 제조 방법에 있어서는, 실시형태 1과 다르고, 금속 돌기물(3)을 미리 테이프 배선 기판(12)의 배선에 접속 형성하고 있는 경우를 설명한다.
여기서, 금속 돌기물(3)을 갖는 테이프 배선 기판(12)으로서는, 테이프 배선 기판(12) 전면에 금속박을 형성한 기재를 복수회 포토리소그래피와 에칭을 반복하고, 소망의 배선(6, 7, 14) 및 배선상의 금속 돌기물(3)을 형성한다. 금속 돌기물(3)의 표면에 무전해 도금 등에 의해 이종의 금속층을 형성해도 좋다. 테이프 배선 기판(12)으로서는, 폴리이미드 등이 바람직하고, 배선 및 금속 돌기물 재료는 Cu, Au, Sn, Pb, Ag, Ni 등을 주성분으로 하는 금속이 바람직하다. 이번은 Cu 배선에 Au 도금된 테이프 배선 기판(12)을 사용했다. 여기서, 배선의 두께는 10㎛로 하고, 금속 돌기물(3)의 두께는 5㎛로 하고, 금속 돌기물(3)의 사이즈는 30㎛×50㎛로 했다.
그 다음, 도 4c에 도시된 바와 같이, 내측의 전극 패드 영역(5, 13) 및 외측의 전극 패드 영역(4)의 전극 패드(2)는 각각 테이프 배선 기판(12)상의 배선(7), 배선(13) 및 배선(6)에 금속 돌기물(3)을 통하여 전기적으로 접합ㆍ접속된다. 접합 방법은 가압 가열하여 행하고, 온도는 300℃에서 실시했다.
이상과 같이, 전극 패드를 3단 이상의 구성으로 해도, 최외단의 전극 패드의 여기 저기에 간격이 넓은 영역을 형성하여 내측의 전극 패드로부터의 배선을 합쳐서 통하게 함으로써, 실시형태 1과 마찬가지로 반도체 장치의 전극 패드를 협피치화할 수 있다.
여기서, 내측 및 외측의 전극 패드(5) 피치를 50㎛로 하고, 합해져 인출된 배선(8)의 피치는 30㎛로 함으로써 평균 전극 패드 피치를 약 35㎛ 피치로 하는 것이 가능해진다.
더욱이, 접합 신뢰성을 향상시키는 관점에서 반도체 칩(1)과 테이프 배선 기판(12) 간을 보강용의 수지로 채워도 좋다. 재료로서는, 에폭시계의 재료가 바람직하다.
(실시형태 3)
도 5는 실시형태 3의 반도체 장치에 있어서의 전극 패드 부분의 평면도이며, 반도체 칩상에 있어서의 입출력 단자인 전극 패드 부분의 구조를 나타내는 평면도이다.
도 5에 도시된 바와 같이, 실시형태 3의 반도체 장치에 있어서의 기본적인 형태는 실시형태 1과 마찬가지이고, 반도체 칩(1)상의 전극 패드(2)의 배치가 반도체 칩(1)의 칩 단부에서 2단 구성으로 형성되어 있고, 전극 패드(2)상에는 금속 돌기물(3)이 형성되어 있다. 전극 패드(2)의 2단 구성 배치는 반도체 칩(1)의 최외주에 늘어선 제 1 전극 패드 영역(16)과, 칩 중앙을 향하여 내측에 제 2 전극 패드 영역(17)으로 이루어진다. 금속 돌기물(3)은 열 압착에 의해 테이프 배선 기판의 배선(6, 7)과 일괄 접속되어 있고, 그것에 의해 반도체 칩(1)이 테이프 배선 기판에 실장된다. 본 실시형태에 있어서는, 도 5에 도시된 바와 같이 전극 패드(2)상의 금속 돌기물(3)과 접속하는 테이프 배선 기판의 배선(18)의 폭보다 금속 돌기물(3)로부터 인출되고 나서의 배선(6)의 폭을 가늘게 형성하고 있다. 이것에 의해, 접합부는 안정적으로 접합 강도를 확보하면서, 인출부는 협피치화를 실현할 수 있다. 반도체 칩(1)의 전극 패드(2)와 접속된 테이프 배선 기판의 배선(18)은 배선(6)으로 인출되어, 복수개 배선(8)으로 합해져 반도체 칩(1)의 외측에 인출되어 있다. 또한, 내측의 전극 패드 영역(17)의 영역 폭(21)과, 복수개의 배선(8)과 그 양측에 배치된 외측의 전극 패드 영역(16) 최외부의 전극 패드(2)를 포함하는 영역 폭(20)이 거의 동일하게 함으로써, 전극 패드 영역을 유효하게 사용할 수 있어서 전극 패드를 협피치화할 수 있는 점에서, 내측의 전극 패드(2)과 외측의 전극 패드(2)의 배치를 밀하게 또한 균일하게 할 수 있고, 접합시의 테이프와 반도체 칩의 열팽창 계수 차이로부터 생기는 응력을 분산할 수 있다.
또한, 외주의 제 1 전극 패드(16)가 2개 이상의 전극 패드(2)에 의해 형성되어 있는 경우에 있어서는, 외주부에서 특히 강하게 발생하는 응력에 대하여도 효과가 있다. 전극 패드(2)가 1개일 경우, 접합 면적이 작아지기 때문에, 응력에 의해 단선되어 버리는 것이 있지만, 2개 이상에서는 그 문제는 없어진다. 그러나, 외주의 제 1 전극 패드 수를 많게 함으로써 응력에 대하여는 유효하지만 배선의 협피치화에는 불리해진다. 내측의 제 2 전극 패드 수를 많게 함으로써 협피치는 진행되지만, 외측의 제 1 전극 패드 간에 배선을 많이 배치하게 되어 전극 패드 간이 넓어진다. 그 때문에 조(粗)피치가 되어 1개의 전극 패드에 걸리는 응력이 커져 단선이 발생한다. 조합으로 하여, 외주의 제 1 전극 패드 2개에 대하여 내측의 제 2 전극 패드를 4개 조합시키는 비율이 효과적이다. 여기서, 금속 돌기물(3)이 형성되지 않은 경우에 있어서도 동일한 효과가 있다.
더욱이, 본 실시형태에서는 2단 구성의 전극 패드를 예로 설명했지만, 실시형태 2와 마찬가지로 3단 이상의 구성에서도 가능하다.
반도체 장치의 제조 방법에 대해서는, 실시형태 1 또는 2와 동일한 방법으로 제조가능하므로 설명은 생략한다.
(실시형태 4)
도 6은 실시형태 4의 반도체 장치에 있어서의 전극 패드 부분의 평면도이며, 반도체 칩상에 있어서의 입출력 단자인 전극 패드 부분의 구조를 나타내는 평면도 이다.
도 6에 도시된 바와 같이, 실시형태 4의 반도체 장치에 있어서의 기본적인 형태는 실시형태 1과 마찬가지이고, 반도체 칩(1)상의 전극 패드의 배치가 반도체 칩(1)의 칩 단부에서 2단 구성으로 형성되어 있고, 전극 패드(22 및 23)상에는 금속 돌기물(3)이 형성되어 있다. 전극 패드의 2단 구성 배치는 반도체 칩(1)의 최외주에 늘어선 제 1 전극 패드 영역(16)과, 칩 중앙을 향하여 내측에 제 2 전극 패드 영역(17)으로 이루어진다. 금속 돌기물(3)은 열 압착에 의해 테이프 배선 기판의 배선(6, 7)과 일괄 접속되어 있고, 그것에 의해 반도체 칩(1)이 테이프 배선 기판에 실장된다. 본 실시형태에 있어서는, 도 6에 도시된 바와 같이 전극 패드상의 금속 돌기물(3)과 접속하는 테이프 배선 기판의 배선(18)의 폭보다 금속 돌기물(3)로부터 인출되고 나서의 배선(6)의 폭을 가늘게 형성하고 있다. 이것에 의해, 접합부는 안정적으로 접합 강도를 확보하면서, 인출부는 협피치화를 실현할 수 있다. 반도체 칩(1)의 전극 패드(22, 23)와 접속된 테이프 배선 기판의 배선(18)은 배선(6)으로서 인출되어, 복수개 배선(8)으로 합해져 반도체 칩(1)의 외측으로 인출되어 있다. 더욱이, 최외주에 늘어선 제 1 전극 패드(22)의 사이즈를 내측의 제 2 전극 패드(23)의 사이즈보다 크게 한다. 이것에 의해, 전극 패드를 협피치화할 수 있는 점에서, 접합시의 테이프 배선 기판과 반도체 칩의 열팽창 계수 차이로부터 생기는 응력에 대하여, 강도를 확보하는 것이 가능해지고, 더욱이 내측의 전극 패드(23)를 작게 함으로써 접합시의 반도체 소자에 끼치는 영향도 경감할 수 있게 된다. 여기서, 금속 돌기물(3)이 형성되지 않은 경우에 있어서도 마찬가지 효과가 있다.
또한, 본 실시형태에서는 2단 구성의 전극 패드를 예로 설명했지만, 실시형태 2와 동일하게 3단 이상의 구성에서도 가능하다.
반도체 장치의 제조 방법에 대해서는, 실시형태 1 또는 2와 동일한 방법으로 제조가능하므로 설명은 생략한다.
(실시형태 5)
도 7은 실시형태 5에 있어서의 반도체 장치의 평면도이며, 반도체 칩상에 있어서의 입출력 단자인 전극 패드 부분의 구조를 나타내는 평면도이다.
도 7에 도시된 바와 같이, 실시형태 4의 반도체 장치에 있어서의 기본적인 형태는 실시형태 1과 동일하고, 반도체 칩(1)상의 전극 패드의 배치가 반도체 칩(1)의 칩 단부로부터 2단 구성으로 형성되어 있고, 전극 패드(2)상에는 금속 돌기물(3)이 형성되어 있다. 전극 패드의 2단 구성 배치는 반도체 칩(1)의 최외주에 늘어선 제 1 전극 패드 영역(16)과, 칩 중앙을 향하여 내측에 제 2 전극 패드 영역(17)으로 이루어진다. 금속 돌기물(3)은 열 압착에 의해 테이프 배선 기판의 배선(6, 7)과 일괄 접속되어 있고, 그것에 의해 반도체 칩(1)이 테이프 배선 기판에 실장된다. 본 실시형태에 있어서는, 도 7에 도시된 바와 같이 전극 패드상의 금속 돌기물(3)과 접속하는 테이프 배선 기판의 배선(18)의 폭보다 금속 돌기물(3)로부터 인출되고 나서의 배선(6)의 폭을 가늘게 형성하고 있다. 이것에 의해, 접합부는 안정적으로 접합 강도를 확보하면서, 인출부는 협피치화를 실현할 수 있다. 반도체 칩(1)의 전극 패드(2)와 접속된 테이프 배선 기판의 배선(18)은 배선(6)으로서 인출되어, 복수개 배선(8)으로서 합해져 반도체 칩(1)의 외측에 인출되어 있다. 여기 서, 금속 돌기물(3)이 형성되지 않은 경우에 있어서도 같은 효과가 있다.
또한, 내측의 전극 패드에 접합된 배선(6)에는 전극 패드와 다른 돌기 전극(26)을 형성하고 있다. 이것에 의해, 전극 패드를 협피치화할 수 있는 점에서, 테이프 배선 기판의 느슨해짐을 돌기물에 의해 방지할 있고, 휨에 의한 배선과 반도체 칩의 에지부(27)의 접촉에 의한 전기적인 쇼트를 회피할 수 있다. 이 돌기 전극(26)은, 반도체 칩(1)과는 전기적으로 접합되어 있지 않아도 좋지만, 불필요한 전극 패드의 형성을 생략하는 점에서도 전기적으로 접속하지 않은 측이 바람직하다.
또한, 외측의 제 1 전극 패드 영역(16)에 있어서, 복수개 배치된 각 배선(6) 간의 간격(24)보다도, 외주의 전극 패드에 접속된 배선(7)과 근접하는 배선(6)의 간격(25) 측이 넓은 쪽이 바람직하다. 이것은 접합시의 반도체 칩과 배선의 접합 차이에 의한 전기적인 쇼트를 방지하기 쉬운 이점이 있다. 합해진 배선(6)은 테이프 배선 기판상의 배선이기 때문에 차이가 발생하지 않으므로 간격을 작게 하는 것이 가능해진다.
더욱이, 본 실시형태에서는 2단 구성의 전극 패드를 예로 설명했지만, 실시형태 2와 마찬가지로 3단 이상의 구성에서도 가능하다.
반도체 장치의 제조 방법에 대해서는 실시형태 1 또는 2와 동일한 방법으로 제조가능하므로 설명은 생략한다.
이상과 같이, 비교적 미세한 형성이 가능한 테이프 배선 기판의 배선을 합해서 내측의 전극 패드로부터 반도체 칩의 외측으로 인출함으로써, 내측의 전극 패드는 간격을 두어서 조(粗)피치 배치할 수 있으면서 전체 평균 전극 패드 피치를 협 피치화하는 것이 가능해진다.
상술한 바와 같이, 본 발명의 반도체 장치는 반도체 칩과 배선 기판의 배선의 접합 강도를 유지하면서 설계상의 간격의 규격을 준수하고, 전극 패드를 협피치화할 수 있는 효과가 있다.

Claims (19)

  1. 복수의 전극 패드가 칩 단부의 외주에서 내측을 향하여 평면적으로 복수단 배열된 반도체 칩을, 상기 전극 패드와 접속되는 배선을 배치한 테이프 배선 기판에 실장하여 이루어지는 반도체 장치로서:
    최내주에서 2단째 이후 외주로 배열된 임의의 전극 패드간에 미리 정해진 소정의 간격을 형성하고;
    최외주에서 2단째 이후 내측으로 배열된 전극 패드와 접속되는 배선 중 인접하여 배선되는 복수의 배선은 상기 간격으로 형성되는 것을 특징으로 하는 반도체 장치.
  2. 복수의 전극 패드가 칩 단부의 외주에서 내측을 향하여 평면적으로 2단 배열된 반도체 칩을, 상기 전극 패드와 접속되는 배선을 배치한 테이프 배선 기판에 실장하여 이루어지는 반도체 장치로서:
    외주측에 배열된 임의의 전극 패드간에 미리 정해진 소정의 간격을 형성하고;
    내측에 배열된 전극 패드와 접속되는 배선 중 인접하여 배선되는 복수의 배선은 상기 간격으로 형성되는 것을 특징으로 하는 반도체 장치.
  3. 복수의 전극 패드가 칩 단부의 외주에서 내측을 향하여 평면적으로 복수단 배열된 반도체 칩을, 상기 전극 패드와 접속되는 배선을 배치한 테이프 배선 기판에 실장하여 이루어지는 반도체 장치로서:
    최내주에서 2단째 이후 외주로 배열된 임의의 전극 패드간에 미리 정해진 소정의 간격을 형성하고;
    최외주에서 2단째 이후 내측으로 배열된 전극 패드와 접속되는 배선 중 인접하여 배선되는 복수의 배선은 상기 간격으로 형성되며;
    1개의 상기 간격으로 형성되는 배선이 접속되는 최외주에서 2단째의 전극 패드가 배치된 영역의 폭은 상기 간격으로 상기 간격의 양 사이드에 배치된 최외주의 전극 패드를 추가한 영역의 폭과 같은 길이인 것을 특징으로 하는 반도체 장치.
  4. 복수의 전극 패드가 칩 단부의 외주에서 내측을 향하여 평면적으로 2단 배열된 반도체 칩을, 상기 전극 패드와 접속되는 배선을 배치한 테이프 배선 기판에 실장하여 이루어지는 반도체 장치로서:
    외주측에 배열된 임의의 전극 패드간에 미리 정해진 소정의 간격을 형성하고;
    내측에 배열된 전극 패드와 접속되는 배선 중 인접하여 배선되는 복수의 배선은 상기 간격으로 형성되며;
    1개의 상기 간격으로 형성되는 배선이 접속되는 내측의 전극 패드가 배치된 영역의 폭은 상기 간격으로 상기 간격의 양 사이드에 배치된 외측의 전극 패드를 추가한 영역의 폭과 같은 길이인 것을 특징으로 하는 반도체 장치.
  5. 복수의 전극 패드가 칩 단부의 외주에서 내측을 향하여 평면적으로 복수단 배열된 반도체 칩을, 상기 전극 패드와 금속 돌기물을 통하여 접속되는 배선을 배치한 테이프 배선 기판에 실장하여 이루어지는 반도체 장치로서:
    최내주에서 2단째 이후 외주로 배열된 임의의 전극 패드간에 미리 정해진 소정의 간격을 형성하고;
    최외주에서 2단째 이후 내측으로 배열된 전극 패드와 접속되는 배선 중 인접하여 배선되는 복수의 배선은 상기 간격으로 형성되는 것을 특징으로 하는 반도체 장치.
  6. 복수의 전극 패드가 칩 단부의 외주에서 내측을 향하여 평면적으로 2단 배열된 반도체 칩을, 상기 전극 패드와 금속 돌기물을 통하여 접속되는 배선을 배치한 테이프 배선 기판에 실장하여 이루어지는 반도체 장치로서:
    외주측에 배열된 임의의 전극 패드간에 미리 정해진 소정의 간격을 형성하고;
    내측에 배열된 전극 패드와 접속되는 배선 중 인접하여 배선되는 복수의 배선은 상기 간격으로 형성되는 것을 특징으로 하는 반도체 장치.
  7. 복수의 전극 패드가 칩 단부의 외주에서 내측을 향하여 평면적으로 복수단 배열된 반도체 칩을, 상기 전극 패드와 금속 돌기물을 통하여 접속되는 배선을 배 치한 테이프 배선 기판에 실장하여 이루어지는 반도체 장치로서:
    최내주에서 2단째 이후 외주로 배열된 임의의 전극 패드간에 미리 정해진 소정의 간격을 형성하고;
    최외주에서 2단째 이후 내측으로 배열된 전극 패드와 접속되는 배선 중 인접하여 배선되는 복수의 배선은 상기 간격으로 형성되며;
    1개의 상기 간격으로 형성되는 배선이 접속되는 최외주에서 2단째의 전극 패드가 배치된 영역의 폭은 상기 간격으로 상기 간격의 양 사이드에 배치된 최외주의 전극 패드를 추가한 영역의 폭과 같은 길이인 것을 특징으로 하는 반도체 장치.
  8. 복수의 전극 패드가 칩 단부의 외주에서 내측을 향하여 평면적으로 2단 배열된 반도체 칩을, 상기 전극 패드와 금속 돌기물을 통하여 접속되는 배선을 배치한 테이프 배선 기판에 실장하여 이루어지는 반도체 장치로서:
    외주측에 배열된 임의의 전극 패드간에 미리 정해진 소정의 간격을 형성하고;
    내측에 배열된 전극 패드와 접속되는 배선 중 인접하여 배선되는 복수의 배선은 상기 간격으로 형성되며;
    1개의 상기 간격으로 형성되는 배선이 접속되는 내측의 전극 패드가 배치된 영역의 폭은 상기 간격으로 상기 간격의 양 사이드에 배치된 외측의 전극 패드를 추가한 영역의 폭과 같은 길이인 것을 특징으로 하는 반도체 장치.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    최외주에서 2단째 이후 내측으로 배치된 전극 패드의 배열 피치보다, 상기 간격으로 형성된 배선의 배선 피치의 쪽이 작은 것을 특징으로 하는 반도체 장치.
  10. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    최외주의 전극 패드는 복수개 인접하여 형성되어 있는 것을 특징으로 하는 반도체 장치.
  11. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 간격으로 형성되는 배선은 4개이고, 최외주의 전극 패드는 2개 간격으로 상기 간격을 형성하는 것을 특징으로 하는 반도체 장치.
  12. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    최외주에 배치된 전극 패드 아래에 형성되는 능동 소자의 전기 특성의 변동 허용량은 최외주에서 2단째 이후 내측으로 배치된 전극 패드 아래에 형성되는 능동 소자의 전기 특성의 변동 허용량보다 큰 것을 특징으로 하는 반도체 장치.
  13. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    최외주에 배치된 전극 패드 아래에 형성되는 회로 블록의 전기 특성의 변동 허용량은 최외주에서 2단째 이후 내측으로 배치된 전극 패드 아래에 형성되는 회로 블록의 전기 특성의 변동 허용량보다 큰 것을 특징으로 하는 반도체 장치.
  14. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 배선의 상기 전극 패드의 인출 방향은 상기 반도체 칩의 변에 대하여 수직인 것을 특징으로 하는 반도체 장치.
  15. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    최외주에 배치된 전극 패드 측은 최외주에서 2단째 이후 내측의 전극 패드보다 패드 사이즈가 큰 것을 특징으로 하는 반도체 장치.
  16. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    1개의 상기 배선에 복수개의 전극 패드가 접속되어 있는 것을 특징으로 하는 반도체 장치.
  17. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 간격으로 형성되는 배선간의 배선 피치보다도, 상기 간격으로 형성되는 배선과 최외주의 전극 패드에 접속된 배선의 간격 측이 넓은 것을 특징으로 하는 반도체 장치.
  18. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 간격으로 형성되는 배선에, 상기 반도체 칩과 전기적으로 절연된 금속 돌기물을 가지는 것을 특징으로 하는 반도체 장치.
  19. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 배선의 전극 패드에 접합되는 부분의 배선 폭은 그 이외의 배선 폭보다도 넓은 것을 특징으로 하는 반도체 장치.
KR1020050045960A 2004-05-31 2005-05-31 반도체 장치 KR20060046302A (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JPJP-P-2004-00161027 2004-05-31
JP2004161027 2004-05-31
JPJP-P-2005-00085076 2005-03-24
JP2005085076A JP4245578B2 (ja) 2004-05-31 2005-03-24 半導体装置

Publications (1)

Publication Number Publication Date
KR20060046302A true KR20060046302A (ko) 2006-05-17

Family

ID=35424275

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050045960A KR20060046302A (ko) 2004-05-31 2005-05-31 반도체 장치

Country Status (4)

Country Link
US (2) US20050263885A1 (ko)
JP (1) JP4245578B2 (ko)
KR (1) KR20060046302A (ko)
TW (1) TW200603306A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100848018B1 (ko) * 2005-08-12 2008-07-23 샤프 가부시키가이샤 반도체 장치, 적층형 반도체 장치, 및 배선 기판

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007053121A (ja) * 2005-08-12 2007-03-01 Sharp Corp 半導体装置、積層型半導体装置、及び配線基板
KR100834441B1 (ko) * 2007-01-11 2008-06-04 삼성전자주식회사 반도체 소자 및 이를 포함하는 패키지
US7830005B2 (en) * 2008-11-12 2010-11-09 Mediatek Inc. Bond pad array for complex IC
US9129955B2 (en) * 2009-02-04 2015-09-08 Texas Instruments Incorporated Semiconductor flip-chip system having oblong connectors and reduced trace pitches
TWI384603B (zh) 2009-02-17 2013-02-01 Advanced Semiconductor Eng 基板結構及應用其之封裝結構
JP5594661B2 (ja) * 2010-06-15 2014-09-24 ルネサスエレクトロニクス株式会社 半導体装置
JP6028908B2 (ja) * 2012-07-27 2016-11-24 セイコーエプソン株式会社 半導体装置
US11798876B2 (en) * 2021-09-07 2023-10-24 Novatek Microelectronics Corp. Chip on film package and display device including the same

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000174153A (ja) * 1998-12-01 2000-06-23 Shinko Electric Ind Co Ltd 多層配線基板
JP4071914B2 (ja) * 2000-02-25 2008-04-02 沖電気工業株式会社 半導体素子及びこれを用いた半導体装置
TW517362B (en) * 2002-01-10 2003-01-11 Advanced Semiconductor Eng Ball grid array package structure
KR100439128B1 (ko) * 2002-04-16 2004-07-07 삼성전자주식회사 테이프 캐리어 패키지용 탭 테이프
JP4271435B2 (ja) * 2002-12-09 2009-06-03 シャープ株式会社 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100848018B1 (ko) * 2005-08-12 2008-07-23 샤프 가부시키가이샤 반도체 장치, 적층형 반도체 장치, 및 배선 기판

Also Published As

Publication number Publication date
JP4245578B2 (ja) 2009-03-25
US20050263885A1 (en) 2005-12-01
US20080136025A1 (en) 2008-06-12
TW200603306A (en) 2006-01-16
JP2006019699A (ja) 2006-01-19

Similar Documents

Publication Publication Date Title
US7184276B2 (en) Semiconductor device and method of manufacture thereof, circuit board, and electronic instrument
KR20060046302A (ko) 반도체 장치
US6232147B1 (en) Method for manufacturing semiconductor device with pad structure
US7489524B2 (en) Assembly including vertical and horizontal joined circuit panels
JP4068628B2 (ja) 配線基板、半導体装置および表示モジュール
US7425766B2 (en) Film substrate, fabrication method thereof, and image display substrate
CN100424866C (zh) 带式电路基板及使用该带式电路基板的半导体芯片封装
US8723337B2 (en) Structure for high-speed signal integrity in semiconductor package with single-metal-layer substrate
JP3429718B2 (ja) 表面実装用基板及び表面実装構造
JP4819335B2 (ja) 半導体チップパッケージ
WO2000054323A1 (fr) Substrat de cablage flexible, bande porte-puce, dispositif a semiconducteur de type bandes, dispositif a semiconducteur, procede de fabrication d'un dispositif a semiconducteur, carte de circuit imprime, et appareil electronique
JPH0846079A (ja) 半導体装置
US6369331B1 (en) Printed circuit board for semiconductor package and method of making same
US7800209B2 (en) Wiring board with conductive wirings and protrusion electrodes
US10128588B2 (en) Cable connecting structure
US7247936B2 (en) Tape circuit substrate having wavy beam leads and semiconductor chip package using the same
JP3350352B2 (ja) 配線パターンを有する半導体装置の支持基体
JPH11163201A (ja) 半導体装置
JP4488073B2 (ja) 電気接続装置
US6137166A (en) Semiconductor device
KR100479477B1 (ko) 칩 온 필름용 캐리어 테이프 및 칩 온 필름 장치
JP3063713B2 (ja) 半導体装置
WO2023106051A1 (ja) 伸縮デバイス
JPH10229104A (ja) 半導体装置およびその製造に用いるテープキャリヤ
JP2000286308A (ja) 半導体装置及びその製造方法、配線基板、回路基板並びに電子機器

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid