JP4819335B2 - 半導体チップパッケージ - Google Patents

半導体チップパッケージ Download PDF

Info

Publication number
JP4819335B2
JP4819335B2 JP2004280363A JP2004280363A JP4819335B2 JP 4819335 B2 JP4819335 B2 JP 4819335B2 JP 2004280363 A JP2004280363 A JP 2004280363A JP 2004280363 A JP2004280363 A JP 2004280363A JP 4819335 B2 JP4819335 B2 JP 4819335B2
Authority
JP
Japan
Prior art keywords
lead
semiconductor chip
leads
width
wiring pattern
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2004280363A
Other languages
English (en)
Other versions
JP2005117036A (ja
Inventor
始勳 李
思尹 姜
東漢 金
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2005117036A publication Critical patent/JP2005117036A/ja
Application granted granted Critical
Publication of JP4819335B2 publication Critical patent/JP4819335B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49572—Lead-frames or other flat leads consisting of thin flexible metallic tape with or without a film carrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]

Description

本発明は半導体装置に係り、さらに詳細には半導体チップパッドのファインピッチ（ｆｉｎｅ ｐｉｔｃｈ）化に対処できるテープ配線基板とそれを利用した半導体チップパッケージに関する。
最近、半導体装置の薄形化、小型化、高集積化、高速化及び多ピン化趨勢にしたがって半導体チップ実装技術分野ではテープ配線基板の使用が増えている。テープ配線基板はポリイミド樹脂などの絶縁材料で構成された薄いフィルムに配線パターン層及びそれと連結されたリードが形成された構造であって、半導体チップ上にあらかじめ形成されたバンプとテープ配線基板のリードを一括的に接合させるタブ（ＴＡＢ；Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）技術の適用が可能である。このような特徴によってテープ配線基板はタブテープ（ＴＡＢ ｔａｐｅ）と呼ばれている。
図１は、一般的なテープ配線基板を示す部分平面図である。
図１を参照すると、一般的なテープ配線基板１００はポリイミド樹脂のような絶縁性ベースフィルム１２０と、絶縁性ベースフィルム１２０上にラミネーティング（ｌａｍｉｎａｔｉｎｇ）された銅薄がフォト／エッチング工程（ｐｈｏｔｏ／ｅｔｃｈｉｎｇ）を介して形成された配線パターン層１４０を含む。そして、その配線パターン層１４０がソルダレジスト（ｓｏｌｄｅｒ ｒｅｓｉｓｔ）などで構成される保護膜１３０で覆われて保護される。そして、半導体チップとの電気的な連結のために配線パターン層１４０に連結されたリード（ｌｅａｄ）１４０ａは保護膜１３０から露出してチップ実装部１１０まで突出した構造を有する。ここで、チップ実装部１１０は半導体チップが実装されるために配線パターン層１４０に保護膜１３０が形成されない部分をいう。
図２及び図３は、従来技術による半導体チップが実装されたテープ配線基板のリードを示す部分平面図である。
図２は、インラインリード（Ｉｎｌｉｎｅ Ｌｅａｄ）構造を示し、図３はスタッガードリード（Ｓｔａｇｇｅｒｅｄ Ｌｅａｄ）構造を示す。
図２に示すように、インラインリード構造の場合、リード２１０が保護膜１３０から露出してチップ実装部１１０で並んで突出した形態に形成される。リード２１０の先端部は半導体チップ２５０の電極パッド２２０と電気的に接続される。
図３に示すように、スタッガードリード構造の場合、リード２６０、２７０が保護膜１３０から露出してチップ実装部１１０に突出して形成される。そして前記リード２６０、２７０は半導体チップ２５０上にジグザグ（ｚｉｇｚａｇ）形態で形成された電極パッド２８０、２９０と電気的に接続され得るようにリード２６０、２７０の先端部の長さが交互に変わるように形成される。
すなわち、図１は前記タブ技術で使われたタブテープ（テープ配線基板）１００の概略図であり、図２及び図３は図１の所定の領域１５０を拡大して示す図であって、半導体チップ２５０を実装した状態を示している。図１に示すように、前記テープ配線基板１００には、ポリイミド樹脂やポリエステルなどの絶縁性フィルム１２０の表面にＣｕなどのパターンで構成されたリード１４０ａが形成される。この絶縁性フィルム１２０の両端にはタブテープに半導体チップを実装した工程で使われる伝送用穴１６０が長さ方向に沿って形成される。各リード１４０ａの先端部は、チップ実装部１１０内に突出形成されて、半導体チップ上に形成された電極パッド（図示せず）と電気的に接続し得るようにリード１４０ａの先端部が配置される。
図２及び図３を参照すると、半導体チップ２５０をテープ配線基板１００のチップ実装部１１０内に配置した後、それぞれリード２１０、２６０、２７０の先端部と前記半導体チップ２５０の電極パッド２２０、２８０、２９０を整列して加熱して圧力を加えることによって、リード２１０、２６０、２７０と電極パッド２２０、２８０、２９０を電気的に接合する。この時、図２のインラインリードの場合、リード２１０は半導体チップ２５０に一列に形成されて配置された電極パッド２２０と電気的に接合される。図３のスタッガードリードの場合、長さが長いリード２６０は半導体チップ２５０の内側に位置する電極パッド２８０に接合されて、長さが短いリード２７０は半導体チップ２５０の外側に位置する電極パッド２９０に接合される。
しかし、図２のインラインリードの場合、最近、半導体装置の薄形化、小型化趨勢によって半導体チップの電極パッドのファインピッチ化に対処するために、リード間の間隔が狭くなるとしても基本工程でリードの幅よりその幅が大きな電極パッドが要求されるが、電極パッド間の短絡を防止するために電極パッド間には所定の間隔が要求されるので、ファインピッチ化を達成するのは難しく、限界がある。
そして、図３のスタッガードリードの場合、インラインリードとは異なり、電極パッドがジグザグ形態で配置されて電極パッド間の短絡の問題は解決されてインラインリードより平均ピッチを減らすことができる。しかし、一般にリードの幅よりその幅が大きい電極パッド２９０とその周囲を過ぎるリード２６０との間隔は短絡などを防止するために所定の距離を維持しなければならないので、ファインピッチ化を具現するのは難しく、限界がある。
特開平９−５５４０４号公報
本発明の目的はテープ配線基板のファインピッチ化に対応できる構造を有するテープ配線基板とそれを利用した半導体チップパッケージを提供することである。すなわち、本発明はファインピッチ化が可能であってチップサイズの小型化を果たしてリード間の短絡を防止することを目的とする。
前記の本発明の目的を達成するために、本発明の一実施形態によるテープ配線基板は、絶縁性材料で構成されたベースフィルム；及び前記ベースフィルム上に形成され、半導体チップの外側に配置された電極パッドと連結される第１リードと、前記半導体チップの内側に配置された電極パッドと連結される第２リードと、が形成された配線パターン層を含む。ここで、前記リードにおいて、前記電極パッドと接合される前記リードの先端部は前記リードの本体部よりさらに大きな幅を有することが望ましい。
また、前記した本発明の目的を達成するために、本発明の一実施形態による半導体チップパッケージは、絶縁性材料で構成されたベースフィルムと、前記ベースフィルム上に形成されて半導体チップの外側に配置された電極パッドと連結される第１リードと、前記半導体チップの内側に配置された電極パッドと連結される第２リードと、が形成された配線パターン層を含むテープ配線基板；及び主面に配置された複数の電極パッドに接合部が形成され、前記接合部により前記配線パターン層のリードと接合して実装された半導体チップを含む。ここで、前記リードにおいて、前記電極パッドと接合される前記リードの先端部は前記リードの本体部よりさらに大きな幅を有することが望ましい。
以上のような本発明によるテープ配線基板及びそれを利用した半導体チップパッケージによれば、テープ配線基板のリードをスタッガードタイプで構成して、前記リードの構造において半導体チップ上の電極パッドと接合するリード先端部の幅に比べて他の部分の幅を小さくすることによって、ファインピッチ化が可能である。すなわち、スタッガードリードタイプにおいて、リードと電極パッド間の間隔をさらに狭めることができ、ピッチを減少させることが可能であってファインピッチ化された半導体装置の具現が可能である。
本発明の利点及び特徴、そしてそれらを達成する方法は添付される図面と共に詳細に後述される実施形態を参照すると明確になる。しかし、本発明は以下で開示する実施形態に限定されることでなく異なる多様な形態で具現し得ることであり、本実施形態は本発明の開示を完全になして、当業者に発明の範囲を完全に知らせるために提供するものであり、本発明は特許請求の範囲により定義されるのみである。本願明細書全体に亘って同一の参照符号は同一の構成要素を表す。
以下、当業者が本発明をさらに容易に実施できるようにするために本発明の望ましい実施形態を紹介する。
図４Ａ及び図４Ｂは、本発明の一実施形態によるテープ配線基板を示す部分平面図である。
図５は、本発明の一実施形態による半導体チップが実装されたテープ配線基板のリードを示す部分平面図である。図５は図４Ａの所定の領域３５０を拡大した部分拡大図である。
図４Ａ及び図５を参照すると、本発明の一実施形態による半導体チップパッケージは、ベースフィルム３２０、配線パターン層３４０で構成されるテープ配線基板と前記テープ配線基板と電気的に連結された半導体チップ４００で構成される。
まず、本発明の一実施形態によるテープ配線基板に対して説明する。
ベースフィルム３２０は厚さ２０〜１００μｍの絶縁性材料で構成される。ここで、ベースフィルム３２０には半導体チップ４００を実装する部分にウィンドーすなわち開口部が形成し得るが、この場合のテープ配線基板をテープキャリアパッケージ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ、以下ＴＣＰ）という。また、ベースフィルム３２０に半導体チップ４００を実装する部分にウィンドーが形成しえないこともあるが、この場合のテープ配線基板をチップオンフィルム（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ、以下ＣＯＦ）という。本発明に関するテープ配線基板はタブ技術が適用されるＴＣＰまたはＣＯＦを含む。絶縁性ベースフィルム３２０としては既によく知られているポリイミド樹脂材料のフィルムが代表的に用い得る。
配線パターン層３４０は前記ベースフィルム３２０上に形成される。配線パターン層３４０は導電性物質が使われており、一般に銅薄が使用し得る。望ましくは、前記銅薄の表面に錫、金、ニッケルまたはハンダのメッキを実施する。
ベースフィルム３２０の上面に銅薄を形成する方法としては、キャスティング（ｃａｓｔｉｎｇ）、ラミネーティング、電気メッキ（ｅｌｅｃｔｒｏｐｌａｔｉｎｇ）などがある。
キャスティング方法は圧延銅薄上に液状ベースフィルムを撒いて熱硬化をさせる方法である。ラミネーティング方法はベースフィルムに圧延銅薄を置いて熱圧着する方法である。電気メッキ方法はベースフィルム上に銅シード層（ｓｅｅｄ ｌａｙｅｒ）を蒸着して銅が溶けている電解質内にベースフィルムを入れて電気を流して銅薄を形成する方法である。
前記銅薄に配線パターンを形成する方法では銅薄にフォトエッチング（ｐｈｏｔｏ ｅｔｃｈｉｎｇ）工程を進行させて銅薄を選択的にエッチングする。前記フォトエッチング工程を介して、所定回路を構成する配線パターン層３４０を形成する。
図４Ａに示すように、ベースフィルム３２０上に形成された配線パターン層３４０はソルダレジスト（Ｓｏｌｄｅｒ Ｒｅｓｉｓｔｏｒ）で構成される保護膜３３０で覆われて保護される。この保護膜３３０は配線パターン層３４０が外部に露出しないようにベースフィルム３２０の上部を全体的に覆う。但し、半導体チップ４００と電気的に連結されるリード３４０ａは保護膜３３０で覆われていない。すなわち、半導体チップとの電気的な連結のために配線パターン層３４０に連結されたリード３４０ａは保護膜から露出してチップ実装部３１０の内部に突出した構造を有する。ここで、チップ実装部３１０とは、半導体チップを実装するために配線パターン層３４０で保護膜３３０が形成されていない部分をいう。
図５は、本発明の一実施形態によるテープ配線基板のリード構造を示した平面図である。配線パターン層３４０から延びたリード４０５、４２５はベースフィルム３２０上に形成される。前記リード４０５、４２５は配線パターン層３４０が外部に露出しないようにベースフィルム３２０の上部を全体的に覆うソルダレジストで構成された保護膜３３０から突出形成される。
半導体チップ４００上に形成されて半導体チップ４００とリード４０５、４２５を連結する電極パッドは半導体チップ４００上の外側に配置された電極パッド４６０と半導体チップ４００上の内側に配置された電極パッド４５０で構成される。
半導体チップ４００上に形成された電極パッド４５０、４６０と電気的に接合するためにチップ実装部３１０内に突出した前記リード４０５、４２５は半導体チップ４００上に配置された電極パッド４５０、４６０に対応した位置にリードの先端部４１０、４３０が形成される。前記リード４０５、４２５は半導体チップ４００上の外側に配置された電極パッド４６０と接合される第１リード４２５と、半導体チップ４００上の内側に配置された電極パッド４５０と接合する第２リード４０５と、に区分される。
ここで、前記リード４０５、４２５において、前記電極パッド４５０、４６０と接合される前記リードの連結部分をリードの先端部４１０、４３０であると説明したが、本発明の実施形態において、前記リード４０５、４２５の連結部分が前記リードの先端部４１０、４３０に限定されるのではなく、前記電極パッドと接合される部分であれば満足する。但し、以下、説明の便宜上、前記リードの連結部分をリードの先端部として説明する。
半導体チップ４００上に形成された電極パッドが一列に形成される場合、前記電極パッドと接合するリードはインラインタイプ（ｉｎｌｉｎｅ ｔｙｐｅ）で形成される。この場合、配線の短絡を防止するためにリードの幅より幅が大きな電極パッド間にも所定の間隔が要求されるのでファインピッチ化を具現するのは難しく、限界がある。したがって、ファインピッチ化を具現するために、本発明の一実施形態によるテープ配線基板によるように、半導体チップ４００上に電極パッド４５０、４６０をジグザグ形態で配置して前記電極パッド４５０、４６０と符合する位置にそれぞれリードの先端部４１０、４３０を形成することが望ましい。このような、リードの構造をスタッガードタイプ（ｓｔａｇｇｅｒｅｄ ｔｙｐｅ）という。
図５に示すように、第１リード４２５と第２リード４０５は交互に配置されて、前記第１リードの先端部４３０と第２リードの先端部４１０はジグザグ形態に形成されることが望ましい。
図５を参照して、それぞれのリード４０５、４２５の構造を詳細に説明する。前記リード４０５、４２５は、半導体チップ４００上に形成された電極パッド４５０、４６０と電気的に接合されるリード先端部４１０、４３０と、前記リード先端部４１０、４３０と配線パターン３４０を連結するリード本体部４２０、４４０と、で構成される。
前記リード本体部４２０、４４０の幅は前記リード先端部４１０、４３０の幅より小さい。リード本体部４２０、４４０の幅を小さくすることによって、スタッガードタイプのリード構造で、リードとリード間の間隔をさらに狭めることができてさらに微細なファインピッチ化を具現することができる。
リード先端部４１０、４３０は半導体チップ４００と電気的に連結するために熱圧着工程を経るようになるので、温度変化と圧力変化によるリード破損（Ｌｅａｄ Ｂｒｏｋｅｎ）現象を防止するためのリード先端部４１０、４３０の幅は所定の大きさ以上であることが要求される。すなわち、リード先端部４１０、４３０と電極パッド４５０、４６０の接合面積が減少すれば接合強度が低くなって、信頼性が落ちるためリード先端部４１０、４３０の幅は所定の大きさ以上であることが要求される。現製造工程上リード先端部４１０、４３０の幅は約１０〜１７μｍであることが望ましい。
リード本体部４２０、４４０の幅はリード先端部４１０、４３０の幅の約０．３〜０．９倍であることが望ましい。リード先端部４１０、４３０とは異なり、リード本体部４２０、４４０は半導体チップ４００と、直接、熱圧着工程を経ないのでリード先端部４１０、４３０の幅より小さくてもリード破損現象が起きない。しかし、リード自らの固有の強度と安定性を維持するために、現製造工程上、リード本体部４２０、４４０の幅はリード先端部４１０、４３０の幅の０．３倍以上であることが望ましい。
図５に示すように、第２リードのリード本体部４２０と第１リードのリード先端部４３０と接合される電極パッド４６０との間隔は、製造工程上、デザインルールで決まった最小の幅及び間隔になされる。
前記リード４０５、４２５は金属配線パターンの形成時のマスクを変更すれば従来と同一な工程で形成することができるため、製造工程を増やすことなく、従来と同一な設備で容易に生産可能である。
図６は、本発明の他の実施形態によるテープ配線基板のリード構造を示す平面図である。図６は図４Ｂの所定の領域３５０を拡大した部分拡大図である。
図４Ｂ及び図６を参照すると、本発明の他の実施形態による半導体チップパッケージは、ベースフィルム３２０、配線パターン層３４０で構成されるテープ配線基板と、前記テープ配線基板と電気的に連結した半導体チップ４００と、で構成される。
まず、本発明の他の実施形態によるテープ配線基板に対して説明する。
ベースフィルム３２０は厚さ２０〜１００μｍの絶縁性材料で構成される。ここで、ベースフィルム３２０には半導体チップ４００を実装する部分にウィンドーを形成し得るが、この場合のテープ配線基板をテープキャリアパッケージという。また、ベースフィルム３２０に半導体チップ４００を実装する部分にウィンドーを形成し得ないこともあるが、この場合のテープ配線基板をチップオンフィルムという。本発明に関するテープ配線基板はタブ技術が適用されるＴＣＰまたはＣＯＦを含む。絶縁性ベースフィルム３２０としては既によく知られているポリイミド樹脂材料のフィルムが代表的に用い得る。
配線パターン層３４０は前記ベースフィルム３２０上に形成される。配線パターン層３４０は導電性物質が使われており、一般に銅薄が使用し得る。望ましくは、前記銅薄の表面に錫、金、ニッケルまたはハンダのメッキを実施する。
ベースフィルム３２０の上面に銅薄を形成する方法としては、キャスティング、ラミネーティング、電気メッキなどがある。
前記銅薄に配線パターンを形成する方法は銅薄にフォトエッチング工程を進行させて銅薄を選択的にエッチングする。前記フォトエッチング工程を介して、所定回路を構成する配線パターン層３４０を形成する。
図４Ｂに示すように、ベースフィルム３２０上に形成された配線パターン層３４０は、ソルダレジストで構成される保護膜３３０で覆われて保護される。この保護膜３３０は配線パターン層３４０が外部に露出しないようにベースフィルム３２０の上部を全体的に覆う。但し、半導体チップ４００と電気的に連結されるリード３４０ｂは保護膜３３０で覆わない。すなわち、半導体チップとの電気的な連結のために配線パターン層３４０に連結されたリード３４０ｂは保護膜から露出してチップ実装部３１０の内部に突出した構造を有する。ここで、チップ実装部３１０は、半導体チップを実装するために配線パターン層３４０で保護膜３３０が形成されていない部分をいう。
図６は、本発明の他の実施形態によるテープ配線基板のリード構造を示す平面図である。配線パターン層３４０から延びたリード５０５、５２５はベースフィルム３２０上に形成される。前記リード５０５、５２５は配線パターン層３４０が外部に露出しないようにベースフィルム３２０の上部を全体的に覆うソルダレジストで構成された保護膜３３０から突出形成される。
半導体チップ４００上に形成されて半導体チップ４００とリード５０５、５２５を連結する電極パッドは、半導体チップ４００上の外側に配置された電極パッド５６０と、半導体チップ４００上の内側に配置された電極パッド５５０と、で構成される。
半導体チップ４００上に形成された電極パッド５５０、５６０と電気的に接合させるためにチップ実装部３１０内に突出した前記リード５０５、５２５は半導体チップ４００上に配置された電極パッド５５０、５６０に対応した位置にリードの先端部５１０、５３０が形成される。前記リード５０５、５２５は半導体チップ４００上の外側に配置された電極パッド５６０と接合される第１リード５２５と、半導体チップ４００上の内側に配置された電極パッド５５０と接合する第２リード５０５と、に区分される。
ここで、前記リード５０５、５２５において前記電極パッド５５０、５６０と接合される前記リードの連結部分をリードの先端部５１０、５３０であると説明したが、本発明の実施形態において、前記リード５０５、５２５の連結部分が前記リードの先端部５１０、５３０に限定されるのではなく、前記電極パッドと接合される部分であれば満足する。但し、以下、説明の便宜上、前記リードの連結部分をリードの先端部として説明する。
図６に示すように、所定の個数の第１リード５２５と所定の個数の第２リード５０５を交互に配置する。
図６を参照して、それぞれのリード５０５、５２５構造を詳細に説明する。前記リード５０５、５２５は、半導体チップ４００上に形成された電極パッド５５０、５６０と電気的に接合されるリード先端部５１０、５３０と、前記リード先端部５１０、５３０と配線パターン３４０を連結するリード本体部５２０、５４０と、で構成される。
前記リード本体部５２０、５４０の幅は前記リード先端部５１０、５３０の幅より小さい。リード本体部５２０、５４０の幅を小さくすることによって、スタッガードタイプのリード構造でリードとリード間の間隔をさらに狭めることができてさらに微細なファインピッチ化を具現することができる。
リード先端部５１０、５３０は半導体チップ４００と電気的に連結されるために熱圧着工程を経るようになるので、温度変化と圧力変化によるリード破損現象を防止するためのリード先端部５１０、５３０の幅は所定の大きさ以上であることが要求される。すなわち、リード先端部５１０、５３０と電極パッド５５０、５６０の接合面積が減少すれば、接合強度が低くなって、信頼性が落ちるため、リード先端部５１０、５３０の幅は所定の大きさ以上であることが要求される。現製造工程上、リード先端部５１０、５３０の幅は約１０〜１７μｍであることが望ましい。
リード本体部５２０、５４０の幅はリード先端部５１０、５３０の幅の約０．３〜０．９倍であることが望ましい。リード先端部５１０、５３０とは異なり、リード本体部５２０、５４０は半導体チップ４００と、直接、熱圧着工程を経ないのでリード先端部５１０、５３０の幅より小さくてもリード破損現象が起きない。しかし、リード自らの固有の強度と安定性を維持するために、現製造工程上、リード本体部５２０、５４０の幅はリード先端部５１０、５３０の幅の０．３倍以上であることが望ましい。
図６に示すように、第２リードのリード本体部５２０と第１リードのリード先端部５３０と接合される電極パッド５６０との間隔は、製造工程上、デザインルールで決まった最小の幅及び間隔になされる。
前記リード５０５、５２５は金属配線パターンの形成時のマスクを変更すれば従来と同一な工程で形成し得るため、製造工程を増やすことなく、従来と同一な設備で容易に生産可能である。
また、前記実施形態では、チップ実装部３１０内に突出したリード先端部４１０、４３０、５１０、５３０の形状が四角形である場合を例として説明したが、本発明はこの形状に限定されるものではない。例えば、前記リード先端部の形状は円形または楕円形を含む。また、形状の歪みまたは誤差の範囲内の膨張部分などがあっても本発明の実施形態の効果は同一である。さらに、絶縁性ベースフィルムの材料及び厚さ、リードの材料と幅も上述した例に限定されるものではないことはもちろんである。
図７は、本発明の一実施形態による半導体チップパッケージを示す断面図である。図７は図５のＡ−Ａ´に沿って切断した断面図である。図４Ａ及び図７を参照しながら説明する。
図４Ａ及び図７に示すように、本発明の一実施形態による半導体チップパッケージは、ベースフィルム３２０、配線パターン層３４０で構成されるテープ配線基板と、前記テープ配線基板と電気的に連結された半導体チップ４００と、で構成される。
前記半導体チップ４００の主面に配置された複数の電極パッド４５０とリードの先端部４１０は接合部６１０により電気的に接合される。前記接合部６１０としては、前記テープ配線基板と半導体チップ４００を電気的に連結するためにチップバンプ（ｃｈｉｐ ｂｕｍｐ）６１０を使用し得る。したがって、前記リード先端部４１０と半導体チップ上の電極パッド４５０はチップバンプ６１０を介して電気的に接合される。チップバンプ６１０と、半導体チップ４００の主面に形成される電極パッド４５０と、リード先端部４１０との接合は熱圧着により構成し得る。前記チップバンプ６１０としては金（Ａｕ）や銅（Ｃｕ）及びソルダ（ｓｏｌｄｅｒ）等、様々なものを使用し得る。
テープ配線基板で配線パターン層３４０のリード４１０、４２０と半導体チップ４００との接合部分及び半導体チップ４００の主面は絶縁性封止樹脂で構成された封止部６２０で封止される。前記封止部６２０はエポキシ樹脂またはシリコーン樹脂を使用し得る。
図８は、本発明の他の実施形態による半導体チップパッケージを示す断面図である。図８は図６のＢ−Ｂ´に沿って切断した断面図である。図８は図７とその構成が実質的に同一であるので説明を省略する。
以上、添付した図面を参照して本発明の実施形態を説明してきたが、当業者は本発明の技術的思想や必須な特徴を変更せずに他の具体的な形態で実施し得ることを理解できる。それゆえ、上述した実施形態はすべての面で例示的なものであって限定的でないことを理解しなければならない。
本発明はタブ技術が適用されるＴＣＰまたはＣＯＦなどのテープ配線基板とそれを利用した半導体チップパッケージを含む。
一般的なテープ配線基板を示す部分平面図である。 従来技術による半導体チップが実装されたテープ配線基板のリードを示す部分平面図である。 従来技術による半導体チップが実装されたテープ配線基板のリードを示したす部分平面図である。 本発明の一実施形態によるテープ配線基板を示す部分平面図である。 本発明の一実施形態によるテープ配線基板を示したす部分平面図である。 本発明の一実施形態による半導体チップが実装されたテープ配線基板のリード構造を示す部分平面図である。 本発明の他の実施形態によるテープ配線基板のリード構造を示す平面図である。 本発明の一実施形態による半導体チップパッケージを示す断面図である。 本発明の他の実施形態による半導体チップパッケージを示す断面図である。
符号の説明
１００、３００：テープ配線基板
１１０、３１０：チップ実装部
１２０、３２０：ベースフィルム
１３０、３３０：保護膜
１４０、３４０：配線パターン層
１４０ａ、３４０ａ、３４０ｂ：リード
１６０、３６０：伝送用穴
２１０：リード
２２０：電極パッド
２５０、４００：半導体チップ
２６０、２７０：リード
２８０、２９０：電極パッド
４０５、４２５、５０５、５２５：リード
４１０、４３０、５１０、５３０：リード先端部
４２０、４４０、５２０、５４０：リード本体部
４５０、４６０、５５０、５６０：電極パッド
６１０、７１０：チップバンプ
６２０、７２０：封じ部

Claims (8)

  1. 絶縁性材料で構成されたベースフィルムと、前記ベースフィルム上に形成されて半導体チップの外側に配置された電極パッドと連結される第１リードと、前記半導体チップの内側に配置された電極パッドと連結される第２リードと、が形成された配線パターン層を含むテープ配線基板；及び
    主面に配置された複数の電極パッドにチップバンプが形成され、前記チップバンプにより前記配線パターン層のリードと接合して実装された半導体チップを含み、
    前記リードにおいて、前記電極パッドと接合する前記リードの先端部は前記リードの本体部より大きな幅を有し、２つの前記第１リードと３つの前記第２リードが交互に配置される
    ことを特徴とする半導体チップパッケージ。
  2. 前記リードの先端部の幅は１０〜１７μｍである
    ことを特徴とする請求項１に記載の半導体チップパッケージ。
  3. 前記リードにおいて、前記リードの本体部の幅は前記リードの先端部の幅の０．３〜０．９倍である
    ことを特徴とする請求項１に記載の半導体チップパッケージ。
  4. 前記配線パターン層は外部と電気的に接合される部分を除いて、ソルダレジストで封止される
    ことを特徴とする請求項１に記載の半導体チップパッケージ。
  5. 前記ベースフィルムには半導体チップを実装するためのウィンドーが形成され、前記リードは前記ウィンドー内に突出する
    ことを特徴とする請求項１に記載の半導体チップパッケージ。
  6. 前記リードの先端部の幅は１０〜１７μｍである
    ことを特徴とする請求項５に記載の半導体チップパッケージ。
  7. 前記リードにおいて、前記リードの本体部の幅は前記リードの先端部の幅の０．３〜０．９倍である
    ことを特徴とする請求項５に記載の半導体チップパッケージ。
  8. 前記配線パターン層は外部と電気的に接合される部分を除いて、ソルダレジストで封止される
    ことを特徴とする請求項５に記載の半導体チップパッケージ。
JP2004280363A 2003-10-04 2004-09-27 半導体チップパッケージ Active JP4819335B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR2003-069039 2003-10-04
KR1020030069039A KR100654338B1 (ko) 2003-10-04 2003-10-04 테이프 배선 기판과 그를 이용한 반도체 칩 패키지

Publications (2)

Publication Number Publication Date
JP2005117036A JP2005117036A (ja) 2005-04-28
JP4819335B2 true JP4819335B2 (ja) 2011-11-24

Family

ID=34510852

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004280363A Active JP4819335B2 (ja) 2003-10-04 2004-09-27 半導体チップパッケージ

Country Status (4)

Country Link
US (1) US7183660B2 (ja)
JP (1) JP4819335B2 (ja)
KR (1) KR100654338B1 (ja)
CN (1) CN100459115C (ja)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100681398B1 (ko) * 2005-12-29 2007-02-15 삼성전자주식회사 열방출형 반도체 칩과 테이프 배선기판 및 그를 이용한테이프 패키지
US8164168B2 (en) * 2006-06-30 2012-04-24 Oki Semiconductor Co., Ltd. Semiconductor package
KR100881183B1 (ko) * 2006-11-21 2009-02-05 삼성전자주식회사 높이가 다른 범프를 갖는 반도체 칩 및 이를 포함하는반도체 패키지
KR100834441B1 (ko) * 2007-01-11 2008-06-04 삼성전자주식회사 반도체 소자 및 이를 포함하는 패키지
TWI363210B (en) * 2007-04-04 2012-05-01 Au Optronics Corp Layout structure for chip coupling
CN101304018B (zh) * 2007-05-09 2011-11-30 奇美电子股份有限公司 影像显示系统
KR101415567B1 (ko) 2007-12-11 2014-07-04 삼성디스플레이 주식회사 가요성 인쇄 회로막 및 이를 포함하는 표시 장치
KR101038235B1 (ko) * 2009-08-31 2011-06-01 삼성전기주식회사 인쇄회로기판
JP2013026291A (ja) * 2011-07-15 2013-02-04 Sharp Corp 半導体装置
CN102723159A (zh) * 2012-07-25 2012-10-10 昆山达功电子有限公司 绕组组件
KR101904730B1 (ko) * 2012-07-31 2018-10-08 삼성디스플레이 주식회사 테이프 패키지 및 이를 포함하는 표시 장치
KR101891989B1 (ko) * 2012-08-10 2018-10-01 엘지디스플레이 주식회사 가요성 인쇄회로필름 및 그를 이용한 디스플레이 장치
KR20140133106A (ko) 2013-05-09 2014-11-19 삼성디스플레이 주식회사 상이한 배선 패턴부들을 포함한 칩 온 필름, 이를 구비한 가요성 표시 장치 및 가요성 표시 장치의 제조 방법
CN105259718A (zh) * 2015-11-26 2016-01-20 深圳市华星光电技术有限公司 软板上芯片构造及具有该软板上芯片构造的液晶面板
JP6705393B2 (ja) * 2017-02-03 2020-06-03 三菱電機株式会社 半導体装置及び電力変換装置
CN109671693A (zh) * 2017-10-16 2019-04-23 矽创电子股份有限公司 电路引脚结构
CN109192712A (zh) * 2018-08-31 2019-01-11 长鑫存储技术有限公司 芯片的焊垫布局结构
CN113330561A (zh) * 2019-05-23 2021-08-31 深圳市柔宇科技股份有限公司 引脚结构及柔性面板
JP2022036633A (ja) * 2020-08-24 2022-03-08 富士電機株式会社 半導体モジュールおよび半導体モジュールの劣化検出方法

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2151765C2 (de) * 1970-11-05 1983-06-16 Honeywell Information Systems Italia S.p.A., Caluso, Torino Verfahren zum Kontaktieren von integrierten Schaltungen mit Beam-Lead-Anschlüssen
JPS54133877A (en) * 1978-04-07 1979-10-17 Nec Corp Semiconductor device
JPS57199228A (en) 1981-06-02 1982-12-07 Toshiba Corp Wire bonding pad device
JPH0783084B2 (ja) * 1986-06-02 1995-09-06 株式会社東芝 半導体素子用リ−ド装置
JPS63276235A (ja) * 1987-05-08 1988-11-14 Nec Corp 半導体集積回路装置
JP2623578B2 (ja) * 1987-07-14 1997-06-25 日本電気株式会社 半導体集積回路装置
US5016986A (en) * 1988-04-12 1991-05-21 Sharp Kabushiki Kaisha Display device having an improvement in insulating between conductors connected to electronic components
JPH02303045A (ja) * 1989-05-17 1990-12-17 Seiko Epson Corp 回路基板構造
US5253415A (en) * 1990-03-20 1993-10-19 Die Tech, Inc. Method of making an integrated circuit substrate lead assembly
JPH05218130A (ja) * 1992-01-31 1993-08-27 Nec Kansai Ltd Ｔａｂ式半導体装置及びその製造装置
JP3297262B2 (ja) 1995-08-10 2002-07-02 東芝マイクロエレクトロニクス株式会社 Ｔａｂテープ及び半導体装置
JPH09306946A (ja) 1996-05-17 1997-11-28 Matsushita Electron Corp テープキャリアおよびそれを用いたテープキャリア型半導体装置
KR100227120B1 (ko) * 1997-02-28 1999-10-15 윤종용 엘오씨(loc)리드와 표준형 리드가 복합된 구조를 갖는 반도체 칩 패키지
FR2761510B1 (fr) * 1997-03-27 1999-04-30 Bull Sa Ecran et montage des circuits de commande des pixels de l'ecran
KR100269947B1 (ko) * 1997-09-13 2000-10-16 윤종용 인쇄회로기판및이를이용한엘씨디모듈
TW570203U (en) * 1998-08-03 2004-01-01 Rohm Co Ltd Liquid crystal display element
JP2000321591A (ja) * 1999-05-14 2000-11-24 Nec Corp 液晶表示装置
JP2001142090A (ja) * 1999-11-11 2001-05-25 Hitachi Ltd 液晶表示装置
JP2001176917A (ja) * 1999-12-17 2001-06-29 Matsushita Electronics Industry Corp 半導体装置およびその製造方法
JP3781967B2 (ja) * 2000-12-25 2006-06-07 株式会社日立製作所 表示装置
JP2002270649A (ja) * 2001-03-14 2002-09-20 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2003007765A (ja) 2001-06-22 2003-01-10 Canon Inc Ｔａｂテープ及びボンディング方法
US6476506B1 (en) * 2001-09-28 2002-11-05 Motorola, Inc. Packaged semiconductor with multiple rows of bond pads and method therefor
JP3915546B2 (ja) 2002-02-26 2007-05-16 セイコーエプソン株式会社 Ｃｏｆ用テープ、その製造方法、半導体装置及びその製造方法

Also Published As

Publication number Publication date
JP2005117036A (ja) 2005-04-28
KR100654338B1 (ko) 2006-12-07
KR20050033111A (ko) 2005-04-12
US20050082647A1 (en) 2005-04-21
CN100459115C (zh) 2009-02-04
CN1607663A (zh) 2005-04-20
US7183660B2 (en) 2007-02-27

Similar Documents

Publication Publication Date Title
JP4819335B2 (ja) 半導体チップパッケージ
US6541848B2 (en) Semiconductor device including stud bumps as external connection terminals
US6593648B2 (en) Semiconductor device and method of making the same, circuit board and electronic equipment
KR100537243B1 (ko) 반도체 장치 및 그 제조방법
US6229711B1 (en) Flip-chip mount board and flip-chip mount structure with improved mounting reliability
KR100541649B1 (ko) 테이프 배선 기판과 그를 이용한 반도체 칩 패키지
US7728429B2 (en) Semiconductor device having recessed connector portions
JP3429718B2 (ja) 表面実装用基板及び表面実装構造
JP3679199B2 (ja) 半導体パッケージ装置
KR100634238B1 (ko) 테이프 캐리어 패키지용 탭 테이프
TW200845350A (en) Dual or multiple row package
JP2005332965A (ja) 半導体装置及びその製造方法
JP3927783B2 (ja) 半導体部品
JPH08293529A (ja) 半導体装置およびその製造方法およびそれを用いた電子装置
JP3639272B2 (ja) 半導体装置、半導体装置の製造方法
US20060097400A1 (en) Substrate via pad structure providing reliable connectivity in array package devices
JP3281591B2 (ja) 半導体装置およびその製造方法
JPH0547836A (ja) 半導体装置の実装構造
US6977443B2 (en) Substrate for carrying a semiconductor chip and semiconductor device using same
JP3889311B2 (ja) プリント配線板
KR100246848B1 (ko) 랜드 그리드 어레이 및 이를 채용한 반도체 패키지
JP3383597B2 (ja) 半導体装置の製造方法
KR100206861B1 (ko) 고밀도 반도체 패키지구조
JPH0834282B2 (ja) 半導体装置用リードフレーム
JP4670213B2 (ja) 半導体パッケージ

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070920

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100723

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100803

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101104

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20101124

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110111

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20110301

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110421

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20110601

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110628

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110706

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110802

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110901

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140909

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4819335

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250