JP5594661B2 - 半導体装置 - Google Patents
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Description
本発明の他の実施例の半導体装置は、半導体基板と、複数の第1のパッドと、複数の第2のパッドとを備えている。半導体基板は、主表面を有し、かつ主表面に素子形成領域と、素子形成領域を取り囲むダイシングライン領域とを有している。複数の第1のパッドは、素子形成領域内に形成されている。複数の第2のパッドは、ダイシングライン領域内に形成されている。複数の第1のパッドおよび複数の第2のパッドは、それぞれ素子形成領域の外縁の1辺に沿って1列に配置されている。複数の第2のパッドが1列に配置された領域は第1のパッド同士の電気的短絡を生じさせやすい第1の領域と、第1のパッド同士の電気的短絡を生じさせにくい第2の領域とを有している。複数の第1のパッドのうちの第1の領域に対向する位置に配置された一部の第1のパッドは、複数の第1のパッドのうちの第2の領域に対向する位置に配置された残りの第1のパッドよりも小さい平面形状を有している。
(実施の形態1)
まず、本実施の形態としてウェハ状態の半導体装置について説明する。
またショートを生じさせにくい領域SURとは、上記のショートを生じさせやすい領域SLRに形成されるTEGとは異なる構成を有するものである。つまりショートを生じさせにくい領域SURとは、配線評価用のTEGやTEG用パッドを跨ぐ配線を有するようなTEGを有しない領域のことである。
本実施の形態は、実施の形態1と比較して、チップ用パッドの構成において異なっている。以下、本実施の形態における半導体装置について説明する。
図11に示す本実施の形態の半導体装置は、チップ用パッドMPD1と境界線BDLとの距離L1は、チップ用パッドMPD2と境界線BDLとの距離L2よりも大きくなる。つまり実施の形態1の半導体装置と同様に、ショートを生じさせやすい領域SLRに対向するチップ用パッドMPD1と境界線BDLとの距離L1が、ショートを生じさせにくい領域SURに対向するチップ用パッドMPD2と境界線BDLとの距離L2よりも大きくなる。これによりチップ用パッドMPD1とTEG用パッドTPD1との、境界線BDLに垂直な方向に関する間隔は、チップ用パッドMPD2とTEG用パッドTPD2との、境界線BDLに垂直な方向に関する間隔よりも大きくなっている。
本実施の形態は、実施の形態1と比較して、チップ用パッドMPDの構成において異なっている。以下、本実施の形態における半導体装置について説明する。
本実施の形態のようにチップ用パッドMPD1が間引かれた領域を設ければ、ダイシング時に形成されるチッピング配線CPD2(図6参照)が隣り合うチップ用パッドMPD1間を跨ぐ位置に飛散されることによるショートの発生を抑制することができる。これはチップ用パッドMPD1が間引かれる分だけ、チップ用パッドMPD1間の配置ピッチが大きくなり、当該領域においてチップ用パッドMPD1同士がショートされる可能性が低減されるためである。具体的には図14においては丸点線で囲まれたチップ用パッドMPD1が間引かれた領域においては、チップ用パッドMPD1間の配置ピッチが他の領域の2倍の2Pになっている。
本実施の形態は、実施の形態1と比較して、チップ用パッドおよびTEG用パッドの構成において異なっている。以下、本実施の形態における半導体装置について説明する。
図15を参照して、本実施の形態においては、中央部パッドMPD1の平面形状が端部パッドMPD2の平面形状よりも小さくなっている。このため、中央部パッドMPD1同士の間隔W1は、端部パッドMPD2とそれに隣り合う中央部パッドMPD1との間隔W2よりも大きくなっている。よって、中央部パッドMPD1同士のショートを抑制することができる。
Claims (15)
- 主表面を有し、かつ前記主表面に素子形成領域と、前記素子形成領域を取り囲むダイシングライン領域とを有する半導体基板と、
前記素子形成領域内に形成された複数の第1のパッドと、
前記ダイシングライン領域内に形成された複数の第2のパッドとを備え、
複数の前記第1のパッドおよび複数の前記第2のパッドは、それぞれ前記素子形成領域の外縁の1辺に沿って1列に配置されており、
複数の前記第2のパッドが1列に配置された領域は前記第1のパッド同士の電気的短絡を生じさせやすい第1の領域と、前記第1のパッド同士の電気的短絡を生じさせにくい第2の領域とを有し、
複数の前記第1のパッドのうちの前記第1の領域に対向する位置に配置された一部の第1のパッドは、複数の前記第1のパッドのうちの前記第2の領域に対向する位置に配置された残りの第1のパッドよりも前記1辺から離れて配置されている、半導体装置。 - 主表面を有し、かつ前記主表面に素子形成領域と、前記素子形成領域を取り囲むダイシングライン領域とを有する半導体基板と、
前記素子形成領域内に形成された複数の第1のパッドと、
前記ダイシングライン領域内に形成された複数の第2のパッドとを備え、
複数の前記第1のパッドおよび複数の前記第2のパッドは、それぞれ前記素子形成領域の外縁の1辺に沿って1列に配置されており、
複数の前記第2のパッドが1列に配置された領域は前記第1のパッド同士の電気的短絡を生じさせやすい第1の領域と、前記第1のパッド同士の電気的短絡を生じさせにくい第2の領域とを有し、
複数の前記第1のパッドのうちの前記第1の領域に対向する位置に配置された一部の第1のパッドは、複数の前記第1のパッドのうちの前記第2の領域に対向する位置に配置された残りの第1のパッドよりも小さい平面形状を有しており、
前記一部の第1のパッドの配置ピッチは、前記残りの第1のパッドの配置ピッチよりも大きい、半導体装置。 - 主表面を有し、かつ前記主表面に素子形成領域と、前記素子形成領域を取り囲むダイシングライン領域とを有する半導体基板と、
前記素子形成領域内に形成された複数の第1のパッドと、
前記ダイシングライン領域内に形成された複数の第2のパッドとを備え、
複数の前記第1のパッドおよび複数の前記第2のパッドは、それぞれ前記素子形成領域の外縁の1辺に沿って1列に配置されており、
複数の前記第2のパッドが1列に配置された領域は前記第1のパッド同士の電気的短絡を生じさせやすい第1の領域と、前記第1のパッド同士の電気的短絡を生じさせにくい第2の領域とを有し、
複数の前記第1のパッドのうちの前記第1の領域に対向する位置に配置された一部の第1のパッドは、複数の前記第1のパッドのうちの前記第2の領域に対向する位置に配置された残りの第1のパッドの配置ピッチと同じピッチで並んだ複数のパッド配置箇所に位置するように配置され、かつ所定の前記パッド配置箇所において前記第1のパッドが配置されておらず間引かれている、半導体装置。 - 主表面を有し、かつ前記主表面に素子形成領域と、前記素子形成領域を取り囲むダイシングライン領域とを有する半導体基板と、
前記素子形成領域内に形成された複数の第1のパッドと、
前記ダイシングライン領域内に形成された複数の第2のパッドとを備え、
複数の前記第1のパッドおよび複数の前記第2のパッドは、それぞれ前記素子形成領域の外縁の1辺に沿って1列に配置されており、
1列に配置された複数の前記第1のパッドは、中央部に配置された中央部パッドと、前記中央部パッドの両端の各々に配置された端部パッドとを有し、
前記端部パッドは、前記中央部パッドよりも大きい平面形状を有しており、
前記中央部パッドが配置された領域に対向する位置には前記第2のパッドが配置されており、前記端部パッドが配置された領域に対向する位置には前記第2のパッドが配置されていない、半導体装置。 - 複数の前記第1のパッドのそれぞれは同一のピッチで並んでいる、請求項1、2および4のいずれかに記載の半導体装置。
- 前記一部の第1のパッドの配置ピッチは、前記残りの第1のパッドの配置ピッチよりも大きい、請求項1に記載の半導体装置。
- 前記第1のパッドのそれぞれは同一の間隔で並んでいる、請求項1に記載の半導体装置。
- 前記一部の第1のパッドの配置される間隔は、前記残りの第1のパッドの配置される間隔よりも大きい、請求項1または2に記載の半導体装置。
- 前記中央部パッド同士の配置される間隔は、前記端部パッドと前記中央部パッドとの配置される間隔よりも大きい、請求項4に記載の半導体装置。
- 複数の前記第1のパッドのそれぞれは同一の大きさの平面形状を有している、請求項1または3に記載の半導体装置。
- 前記一部の第1のパッドと前記1辺との距離は、前記残りの第1のパッドと前記1辺との距離よりも大きい、請求項2に記載の半導体装置。
- 前記中央部パッドと前記1辺との距離は、前記端部パッドと前記1辺との距離よりも大きい、請求項4に記載の半導体装置。
- 主表面を有し、かつ前記主表面に素子形成領域と、前記素子形成領域を取り囲むダイシングライン領域とを有する半導体基板と、
前記素子形成領域内に形成された複数の第1のパッドと、
前記ダイシングライン領域内に形成された複数の第2のパッドとを備え、
複数の前記第1のパッドおよび複数の前記第2のパッドは、それぞれ前記素子形成領域の外縁の1辺に沿って1列に配置されており、
1列に配置された複数の前記第1のパッドは、中央部に配置された第1中央部パッドと、前記第1中央部パッドの両端の各々に配置された第1端部パッドとを有し、
前記第1端部パッドは、前記第1中央部パッドよりも大きい平面形状を有しており、
複数の前記第2のパッドは、前記第1中央部パッドが配置された領域に対向する位置に配置された第2中央部パッドと、前記第1端部パッドが配置された領域に対向する位置に配置された第2端部パッドとを有し、
前記第2端部パッドは、前記第2中央部パッドよりも小さい平面形状を有している、半導体装置。 - 主表面を有し、かつ前記主表面に素子形成領域と、前記素子形成領域を取り囲むダイシングライン領域とを有する半導体基板と、
前記素子形成領域内に形成された複数の第1のパッドと、
前記ダイシングライン領域内に形成された複数の第2のパッドとを備え、
複数の前記第1のパッドおよび複数の前記第2のパッドは、それぞれ前記素子形成領域の外縁の1辺に沿って1列に配置されており、
1列に配置された複数の前記第1のパッドは、複数の前記第1のパッドが配置された領域の中央部に配置された第1中央部パッドと、前記第1中央部パッドの両端の各々に配置された第1端部パッドとを有し、
前記第1端部パッドは、前記第1中央部パッドよりも大きい平面形状を有しており、
複数の前記第2のパッドでは、複数の前記第2のパッドが配置された領域の中央部側に配置された前記第2のパッド同士のピッチよりも、前記中央部側よりも端部側に配置された前記第2のパッド同士のピッチの方が小さい、半導体装置。 - 1列に配置された複数の前記第2のパッドのうち、最端部に配置された前記第2のパッドは、他の前記第2のパッドよりも小さい平面形状を有している、請求項14に記載の半導体装置。
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