JPH0653266A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0653266A JPH0653266A JP4206865A JP20686592A JPH0653266A JP H0653266 A JPH0653266 A JP H0653266A JP 4206865 A JP4206865 A JP 4206865A JP 20686592 A JP20686592 A JP 20686592A JP H0653266 A JPH0653266 A JP H0653266A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor chip
- semiconductor device
- pads
- resin
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/061—Disposition
- H01L2224/0612—Layout
- H01L2224/06179—Corner adaptations, i.e. disposition of the bonding areas at the corners of the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49177—Combinations of different arrangements
- H01L2224/49179—Corner adaptations, i.e. disposition of the wire connectors at the corners of the semiconductor or solid-state body
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】
【目的】 半導体チップ1と外部とを電気的に接続する
ボンディングワイヤ3同士の接触によるショートを防ぐ
ことができる半導体装置を実現する。 【構成】 半導体チップ1の外周に沿って複数のパッド
2を配置した。ここで、半導体チップ1のコーナーに配
置されたパッド2aと隣接するパッド2bとの間隔を、
その他のパッド2間の間隔よりも大きく取られている。
ボンディングワイヤ3同士の接触によるショートを防ぐ
ことができる半導体装置を実現する。 【構成】 半導体チップ1の外周に沿って複数のパッド
2を配置した。ここで、半導体チップ1のコーナーに配
置されたパッド2aと隣接するパッド2bとの間隔を、
その他のパッド2間の間隔よりも大きく取られている。
Description
【0001】
【産業上の利用分野】本発明は製造時において、ボンデ
ィングワイヤ間に生じるショートを防止する性能に優れ
た半導体装置に関する。
ィングワイヤ間に生じるショートを防止する性能に優れ
た半導体装置に関する。
【0002】
【従来の技術】周知のように、IC(半導体集積回
路)、LSI(大規模集積回路)等の半導体チップは、
通常、パッケージ内に封止された状態で電子装置の基板
に実装される。この半導体チップのパッケージへの封入
方法は、パッケージを構成する素材や構造、封入工程に
より種々分類されるが、例えば、封止樹脂用の型、つま
りモールドキャビティにより封止する方法が適用され
る。この方法によると、まず、リードフレームと呼ばれ
る導電体の中央部分にチップ搭載部が形成される。そし
て、このチップ搭載部に半導体チップが搭載され、その
後、エポキシ等の樹脂により半導体チップおよびリード
フレームが成形封止される。
路)、LSI(大規模集積回路)等の半導体チップは、
通常、パッケージ内に封止された状態で電子装置の基板
に実装される。この半導体チップのパッケージへの封入
方法は、パッケージを構成する素材や構造、封入工程に
より種々分類されるが、例えば、封止樹脂用の型、つま
りモールドキャビティにより封止する方法が適用され
る。この方法によると、まず、リードフレームと呼ばれ
る導電体の中央部分にチップ搭載部が形成される。そし
て、このチップ搭載部に半導体チップが搭載され、その
後、エポキシ等の樹脂により半導体チップおよびリード
フレームが成形封止される。
【0003】図3は、従来の半導体チップの概略構成を
示す平面図である。この図3(a)において、1は半導
体チップであり、2,2・・・はパッドである。これら
の複数のパッドは、半導体チップ1上面の外周に沿って
配置されている。また、図3(b)に示すように、半導
体チップ1の角部は、半導体チップ1の角から所定の長
さ分の間隔をおいて、各々パッド2a,2b・・・が配
置されている。
示す平面図である。この図3(a)において、1は半導
体チップであり、2,2・・・はパッドである。これら
の複数のパッドは、半導体チップ1上面の外周に沿って
配置されている。また、図3(b)に示すように、半導
体チップ1の角部は、半導体チップ1の角から所定の長
さ分の間隔をおいて、各々パッド2a,2b・・・が配
置されている。
【0004】図4(a)は、上述したパッド2a,2b
・・・にボンディングワイヤ3a、3b・・・が接続さ
れたところを示す図である。近年の半導体装置は多ピ
ン、ロングワイヤ化が進み、かつ、チップサイズを小さ
くするためにボンディング用パッドの間隔を狭く配置す
るようになってきた。このため、図に示すように各ワイ
ヤが極めて近接して配置される。
・・・にボンディングワイヤ3a、3b・・・が接続さ
れたところを示す図である。近年の半導体装置は多ピ
ン、ロングワイヤ化が進み、かつ、チップサイズを小さ
くするためにボンディング用パッドの間隔を狭く配置す
るようになってきた。このため、図に示すように各ワイ
ヤが極めて近接して配置される。
【0005】
【発明が解決しようとする課題】ところで、上述した半
導体装置においては、樹脂をモールドキャビティ内に注
入する際、半導体チップ1のパッド2に接続されている
ボンディングワイヤ3が、樹脂と共に流されてショート
してしまうことがあった。そして、実験結果によれば、
ボンディングワイヤ3のうち、上述した封止工程によっ
て流され易いものは、半導体チップ1の角部に近接して
設けられるパッド2aに接続されている1本であること
が判明した。すなわち、この配置のワイヤは1つの角部
に2本あるので、1チップに流され易いワイヤが8本存
在する。ここで、半導体チップ1の角部に近いワイヤの
みが極端に樹脂の力を大きく受ける。そして、図4
(b)の6に示すように、隣接するボンディングワイヤ
3と接触する。ショートしてしまった半導体チップは、
使用不可能である。このような半導体装置の構造を改め
ない限り、一定の割合で不良品を出してしまうという問
題があった。本発明は、上述したような事情に鑑みてな
されたもので、半導体チップの封止工程において、封止
樹脂のモールドキャビティ内流入時にボンディングワイ
ヤ3同士の接触によるショートを防ぐことができる半導
体装置を提供することを目的とする。
導体装置においては、樹脂をモールドキャビティ内に注
入する際、半導体チップ1のパッド2に接続されている
ボンディングワイヤ3が、樹脂と共に流されてショート
してしまうことがあった。そして、実験結果によれば、
ボンディングワイヤ3のうち、上述した封止工程によっ
て流され易いものは、半導体チップ1の角部に近接して
設けられるパッド2aに接続されている1本であること
が判明した。すなわち、この配置のワイヤは1つの角部
に2本あるので、1チップに流され易いワイヤが8本存
在する。ここで、半導体チップ1の角部に近いワイヤの
みが極端に樹脂の力を大きく受ける。そして、図4
(b)の6に示すように、隣接するボンディングワイヤ
3と接触する。ショートしてしまった半導体チップは、
使用不可能である。このような半導体装置の構造を改め
ない限り、一定の割合で不良品を出してしまうという問
題があった。本発明は、上述したような事情に鑑みてな
されたもので、半導体チップの封止工程において、封止
樹脂のモールドキャビティ内流入時にボンディングワイ
ヤ3同士の接触によるショートを防ぐことができる半導
体装置を提供することを目的とする。
【0006】
【課題を解決するための手段】本発明による半導体装置
は、ボンディング用パッドがチップ周囲に配置され、該
チップが樹脂によってモールドされた半導体装置におい
て、前記チップの角部近傍の前記ボンディング用パッド
の間隔を他の部分の前記ボンディング用パッドの間隔よ
り大としたことを特徴としている。
は、ボンディング用パッドがチップ周囲に配置され、該
チップが樹脂によってモールドされた半導体装置におい
て、前記チップの角部近傍の前記ボンディング用パッド
の間隔を他の部分の前記ボンディング用パッドの間隔よ
り大としたことを特徴としている。
【0007】
【作用】上記構成によれば、半導体チップの角部に配置
されたパッドの間隔を、その他のパッド間の間隔よりも
十分に大きく取ったので、該半導体チップを樹脂により
封止する工程において、ワイヤが樹脂によって流されて
もワイヤ間の接触によるショートを防ぐことができる。
されたパッドの間隔を、その他のパッド間の間隔よりも
十分に大きく取ったので、該半導体チップを樹脂により
封止する工程において、ワイヤが樹脂によって流されて
もワイヤ間の接触によるショートを防ぐことができる。
【0008】
【実施例】以下、図面を参照して、この発明の実施例に
ついて説明する。図1は本発明の実施例による半導体装
置の構成を示す平面図である。この図において上述した
図3および図4の各部に対応する部分には同一の符号を
付け、その説明を省略する。この半導体チップ1の特徴
は、図1(b)に示すように、半導体チップ1の角部近
傍のパッドの位置を離して設けたことである。すなわ
ち、半導体チップ1上に設けられたパッド2a,2b,
2c...のうち、最も角部に配されているパッド2a
と、これに隣接されるパッド2bとの間隔l2が、パッ
ド2bと、2bに隣接されるパッド2cとの間隔l1よ
りも広くとられている。この場合、間隔l2を間隔l1よ
りも50μm程度大きくとれば、前述したショートの発
生を略防ぐことができる。そして、さらに、間隔l2を
間隔l1よりも100μm程度大きく取った場合には、
確実にショートの発生を防ぐことが可能である。
ついて説明する。図1は本発明の実施例による半導体装
置の構成を示す平面図である。この図において上述した
図3および図4の各部に対応する部分には同一の符号を
付け、その説明を省略する。この半導体チップ1の特徴
は、図1(b)に示すように、半導体チップ1の角部近
傍のパッドの位置を離して設けたことである。すなわ
ち、半導体チップ1上に設けられたパッド2a,2b,
2c...のうち、最も角部に配されているパッド2a
と、これに隣接されるパッド2bとの間隔l2が、パッ
ド2bと、2bに隣接されるパッド2cとの間隔l1よ
りも広くとられている。この場合、間隔l2を間隔l1よ
りも50μm程度大きくとれば、前述したショートの発
生を略防ぐことができる。そして、さらに、間隔l2を
間隔l1よりも100μm程度大きく取った場合には、
確実にショートの発生を防ぐことが可能である。
【0009】図2は、以上説明したようにして製造され
た半導体装置のボンディングワイヤ3の状態を表す図で
ある。ここで、図2(a)は、樹脂によって封止される
前の状態であり、図2(b)が、樹脂によって封止され
た後の状態である。この図2(b)に示すように、矢印
方向に樹脂が流入された場合であっても、角部のボンデ
ィングワイヤ3の間隔を十分にとってあるため、樹脂に
流されてもショートすることがない。
た半導体装置のボンディングワイヤ3の状態を表す図で
ある。ここで、図2(a)は、樹脂によって封止される
前の状態であり、図2(b)が、樹脂によって封止され
た後の状態である。この図2(b)に示すように、矢印
方向に樹脂が流入された場合であっても、角部のボンデ
ィングワイヤ3の間隔を十分にとってあるため、樹脂に
流されてもショートすることがない。
【0010】
【発明の効果】以上説明したように、本発明によれば半
導体チップのコーナーに位置するパッドの間隔を十分広
くしたので、成形封止する工程においてボンディングワ
イヤ同士の接触によるショートを防ぐことができる。し
たがって、本発明はボンディングワイヤの長さ(真上か
ら見た投影長さ)が3mmを超える長ワイヤを使用する
半導体装置に特に有効である。
導体チップのコーナーに位置するパッドの間隔を十分広
くしたので、成形封止する工程においてボンディングワ
イヤ同士の接触によるショートを防ぐことができる。し
たがって、本発明はボンディングワイヤの長さ(真上か
ら見た投影長さ)が3mmを超える長ワイヤを使用する
半導体装置に特に有効である。
【図1】 本発明の一実施例による半導体装置の構成を
示す平面図および部分拡大図である。
示す平面図および部分拡大図である。
【図2】 同実施例における半導体装置のボンディング
ワイヤのモールド前およびモールド後の状態を示す平面
図である。
ワイヤのモールド前およびモールド後の状態を示す平面
図である。
【図3】 従来の半導体装置の構成を示す平面図および
部分拡大図である。
部分拡大図である。
【図4】 従来の半導体装置のボンディングワイヤのモ
ールド前およびモールド後の状態を示す平面図である。
ールド前およびモールド後の状態を示す平面図である。
1……半導体チップ、2a,2b,2c・・・……パッ
ド、3a,3b,3c・・・ボンディングワイヤ、4
a,4b,4c……リード
ド、3a,3b,3c・・・ボンディングワイヤ、4
a,4b,4c……リード
Claims (1)
- 【請求項1】 ボンディング用パッドがチップ周囲に配
置され、該チップが樹脂によってモールドされた半導体
装置において、 前記チップの角部近傍の前記ボンディング用パッドの間
隔を他の部分の前記ボンディング用パッドの間隔より大
としたことを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4206865A JPH0653266A (ja) | 1992-08-03 | 1992-08-03 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4206865A JPH0653266A (ja) | 1992-08-03 | 1992-08-03 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0653266A true JPH0653266A (ja) | 1994-02-25 |
Family
ID=16530324
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4206865A Pending JPH0653266A (ja) | 1992-08-03 | 1992-08-03 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0653266A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5757082A (en) * | 1995-07-31 | 1998-05-26 | Rohm Co., Ltd. | Semiconductor chips, devices incorporating same and method of making same |
US5801450A (en) * | 1996-10-18 | 1998-09-01 | Intel Corporation | Variable pitch stagger die for optimal density |
US5923092A (en) * | 1996-06-13 | 1999-07-13 | Samsung Electronics, Co., Ltd. | Wiring between semiconductor integrated circuit chip electrode pads and a surrounding lead frame |
US8564100B2 (en) | 2010-06-15 | 2013-10-22 | Renesas Electronics Corporation | Semiconductor device |
WO2014119477A1 (ja) * | 2013-01-29 | 2014-08-07 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置及び半導体装置の製造方法 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59105349A (ja) * | 1982-12-08 | 1984-06-18 | Hitachi Ltd | 集積回路装置 |
JPS621238A (ja) * | 1985-06-26 | 1987-01-07 | Nec Corp | 半導体装置 |
-
1992
- 1992-08-03 JP JP4206865A patent/JPH0653266A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59105349A (ja) * | 1982-12-08 | 1984-06-18 | Hitachi Ltd | 集積回路装置 |
JPS621238A (ja) * | 1985-06-26 | 1987-01-07 | Nec Corp | 半導体装置 |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5757082A (en) * | 1995-07-31 | 1998-05-26 | Rohm Co., Ltd. | Semiconductor chips, devices incorporating same and method of making same |
US5923092A (en) * | 1996-06-13 | 1999-07-13 | Samsung Electronics, Co., Ltd. | Wiring between semiconductor integrated circuit chip electrode pads and a surrounding lead frame |
US5801450A (en) * | 1996-10-18 | 1998-09-01 | Intel Corporation | Variable pitch stagger die for optimal density |
US8564100B2 (en) | 2010-06-15 | 2013-10-22 | Renesas Electronics Corporation | Semiconductor device |
WO2014119477A1 (ja) * | 2013-01-29 | 2014-08-07 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置及び半導体装置の製造方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100475265B1 (ko) | 리이드프레임과그것을사용한반도체장치및그제조방법 | |
JPH041503B2 (ja) | ||
JPH0878605A (ja) | リードフレームおよびそれを用いた半導体集積回路装置 | |
JP2002118207A (ja) | 半導体パッケージ及びその製造方法 | |
JPH10284525A (ja) | 半導体装置の製造方法 | |
JPH05226564A (ja) | 半導体装置 | |
JP2004363458A (ja) | 半導体装置 | |
JPH1056098A (ja) | 半導体装置及びその製造方法 | |
KR100202760B1 (ko) | 반도체장치 | |
JPH0653266A (ja) | 半導体装置 | |
JP3226628B2 (ja) | テープキャリア、それを用いた半導体装置及びその製造方法 | |
JP3104695B2 (ja) | Bga型樹脂封止半導体装置 | |
JP3036339B2 (ja) | 半導体装置 | |
JP2913858B2 (ja) | 混成集積回路 | |
JP2518575B2 (ja) | 半導体チップ封止方法 | |
JPH10116953A (ja) | リードフレーム及びこれを用いた半導体装置 | |
KR200169976Y1 (ko) | 반도체 패키지 | |
JPH047865A (ja) | リードフレームおよびそれを用いた半導体集積回路装置 | |
JPH07161764A (ja) | 樹脂封止型半導体装置およびその製造方法 | |
JPH03167834A (ja) | 樹脂封止型半導体装置 | |
KR19980019661A (ko) | 홈이 형성된 인쇄회로기판을 이용한 COB(Chip On Board)패키지 | |
KR19980069737A (ko) | 리이드프레임, 반도체장치 및 그 제조방법 | |
KR100244509B1 (ko) | 반도체 패키지의 제조방법 | |
JPH0750388A (ja) | 樹脂封止型半導体装置及び製造方法 | |
KR940011381B1 (ko) | 반도체 리드 프레임 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19960618 |