JP5173525B2 - 半導体ウエハ、半導体チップ、半導体装置、及び半導体装置の製造方法 - Google Patents

Description

本発明は、半導体ウエハ、半導体チップ、及びその半導体チップを搭載した半導体装置に関する。さらに、半導体装置の製造方法に関する。

半導体ウエハは、スクライブ線領域により複数の素子形成領域が区画されている。半導体チップは、後工程において、スクライブ線領域に沿ってダイシングすることにより取り出される。ダイシングは、ブレード等を用いて半導体ウエハを切削することにより行われる。この際、スクライブ線領域内にダメージが発生し、そのダメージが素子形成領域に伝達されてしまう場合がある。

素子形成領域にダメージが伝達されてしまった場合には、半導体チップの信頼性が低下してしまうことは避けられない。そこで、ダイシング工程時のスクライブ線領域内のダメージに起因する半導体装置の信頼性低下を抑制する技術が提案されている（特許文献１、２）。

図１２に、特許文献１に記載の半導体ウエハ１５０の部分拡大平面図を、図１３に、図１２のＸＩＩ−ＸＩＩ切断部断面図を示す。半導体ウエハ１５０には、図１２に示すように、矩形状の複数の半導体チップ領域１０２、及びこの半導体チップ領域１０２を取り囲むスクライブ線領域１０１がある。また、半導体ウエハ１５０は、半導体基板１４５上に第１の層間絶縁膜１４０、拡散防止膜１４１、低誘電率膜１４２、パッシベーション膜１１０等を備える（図１３参照）。

スクライブ線領域１０１内の半導体チップ領域１０２との境界付近には、図１２に示すように、半導体チップ領域１０２を取り囲むように無端状の溝１０７、１０８が形成されている。この溝１０７、１０８は、図１３に示すように、半導体基板１４５まで貫通する分離溝となっている。また、スクライブ線領域１０１の図１２中のＹ軸方向には、ＴＥＧ（test element group）用のパッドの金属パターン１３０が形成されている。

上記構成の半導体ウエハ１５０は、ダイシング工程において、ブレード装置（不図示）によりＸ軸方向の溝１０７を含むようにＸ軸方向のスクライブ線領域１０１をダイシングする。その後、Ｙ軸方向の溝１０８を含むようにＹ軸方向のスクライブ線領域１０１をダイシングする。上記特許文献１には、半導体チップ領域１０２の近傍に、半導体基板１４５の表面が露出する深さの溝１０７、１０８を配設することにより、ダイシング時のダメージを半導体チップ領域１０２に伝わり難くすることができる旨が記載されている。

図１４に、特許文献２に記載の半導体装置の部分拡大断面図を示す。この半導体装置１５２は、銅配線１３０、層間接続部１３１、低誘電率膜１３２ａ〜１３２ｃ、酸化珪素膜１３３、１３４、表面保護膜１１０ａ、シールリング１０９、溝部１０７ａ等を備える。

溝部１０７ａは、図１４に示すように、シールリング１０９よりも外側において、酸化珪素膜１３３の膜厚が薄くなる領域を形成するために設けている。これにより、ダイシング時の機械的なストレスにより、シリコン基板１４５ａの端面に欠け１３９が生じた場合においても、ダイシング時のダメージによる剥離が、シールリングに到達することを抑制することができる旨が記載されている。

特許文献３には、ダイシングプロセスの際のスクライブ線領域内のダメージを防止する技術ではないが、スクライブ線領域の両端、すなわちチップ領域との境界に、チップ領域を取り囲むようにパッシベーション膜の開口部を設ける構成が開示されている。図１５に、特許文献３に記載のダイシング前の半導体集積回路装置（半導体ウエハ）１５０ｂの要部断面図を示す。半導体ウエハ１５０ｂは、半導体基板（不図示）上に複数の素子が形成された半導体チップ領域１０２ｂと、これを取り囲むスクライブ線領域１０１ｂにより構成される。

スクライブ線領域１０１ｂには、酸化シリコン膜からなる絶縁層１４０の上層に金属膜１３０ｂ、パッシベーション膜１１０ｂが形成されている。パッシベーション膜１１０ｂには、半導体チップ領域１０２を取り囲むように無端状の溝１０７ｂが形成されている。
特開２００６−１０８４８９号公報 段落番号００１５−００３５、図３，４ 特開２００６−１４０４０４号公報 段落番号００２１−００５６、図１−４ 特開２００６−２０３２１５号公報 図２３

近時においては、チップシュリンクの要請に応えるべく、スクライブ線領域の幅の狭線化が進んでいる。このため、ダイシング切断面と、素子形成領域の間のマージンが減少し、以前にも増してダイシング工程において発生するスクライブ線領域内のダメージが半導体チップ領域に伝達されやすくなっている。従って、スクライブ線領域の狭線化にも対応可能な信頼性の高い半導体装置を提供する技術が強く求められている。

上記特許文献１においては、無端状の溝１０７、１０８を半導体基板１４５まで貫通する構成としているので、エッチングにより溝を形成する場合には、エッチング時間が長くなってしまうという問題がある。また、スクライブ線領域内に配設する金属パターン１３０は、溝１０７、１０８より内側に配設しなければならないという制約がある。

上記特許文献２は、低誘電率膜を使用した半導体装置において、シールリング内部のクラックを防止する方法として有効な手段であるが、スクライブ線領域の幅の狭線化にも対応可能な半導体装置を提供する方法については何ら開示されていない。

上記特許文献３は、バンプ形成時の不具合を解消するための構成が開示されているが、スクライブ線領域の幅の狭線化にも対応可能な半導体装置を提供する方法については何ら開示されていない。

本発明に係る半導体ウエハは、スクライブ線領域と、前記スクライブ線領域により区画される複数の素子形成領域を有する半導体ウエハであって、前記スクライブ線領域に島状に配設された導電性パターンと、前記導電性パターンのうち、少なくとも前記スクライブ線領域に沿ってダイシングすることにより得られる半導体チップのダイシングカット面に露出、若しくは露出する可能性のある導電性パターンの上層に、当該導電性パターンと対向配置するように形成された島状のパッシベーション膜と、を備えるものである。ここで、「露出する可能性のある」とは、ダイシングの際のブレードの位置合わせ精度の限界によって、導電性パターンがダイシングカット面に残存して露出する可能性があることを意味する。

本発明に係る半導体ウエハによれば、半導体チップのダイシングカット面に露出する、若しくは露出する可能性のある導電性パターンの上層に島状のパッシベーション膜を設けているので、半導体チップとして取り出した際に露出する導電性パターンの剥離を防止することができる。その結果、導電性パターンが飛散してショート不良を引き起こすことを防止できる。また、スクライブ線領域上において島状にパッシベーション膜を形成することにより素子形成領域と分断しているので、ダイシング工程でスクライブ線領域のパッシベーション膜にクラックが発生した場合においても、そのクラックが素子形成領域に達してしまうことを防止することができる。

本発明に係る第1の態様の半導体チップは、上記半導体ウエハを、前記スクライブ線領域に沿ってダイシングすることにより分断されたものである。

本発明に係る第２の態様の半導体チップは、半導体基板上に素子形成領域を備える半導体チップであって、ダイシングカット面に露出する島状のパッシベーション膜を前記素子形成領域の外側に区画される額縁領域に複数備え、当該パッシベーション膜は、前記素子形成領域のパッシベーション膜と分断されているものである。

本発明に係る半導体装置は、上記半導体チップを搭載したものである。

本発明に係る半導体装置の製造方法は、スクライブ線領域と、前記スクライブ線領域により区画された複数の素子形成領域を有する半導体ウエハを用意し、前記スクライブ線領域に、導電性パターンを形成し、前記導電性パターンのうち、前記スクライブ線領域に沿ってダイシングした際に半導体チップのダイシングカット面に露出する、若しくは露出する可能性のある導電性パターンの上層に、当該導電性パターンと対向配置するように島状のパッシベーション膜を形成し、前記スクライブ線領域に沿ってダイシングすることにより半導体チップを取り出すものである。

本発明によれば、信頼性の高い半導体ウエハ、半導体チップ、及びこの半導体チップを搭載した半導体装置を提供することができるという優れた効果を有する。

以下、本発明を適用した実施形態の一例について説明する。なお、本発明の趣旨に合致する限り、他の実施形態も本発明の範疇に属し得ることは言うまでもない。

［実施形態１］
図１は、本実施形態に係る半導体ウエハ５０を説明するための模式的平面図である。半導体ウエハ５０は、同図に示すように、スクライブ線領域１、及びスクライブ線領域１により区画される複数の素子形成領域２を有する。素子形成領域２は、配線、トランジスタ、抵抗等の素子が形成される領域であり、縦、横方向に整列して形成されている。一方、スクライブ線領域１は、ダイシングカットが行われる領域であり、図１に示すカットライン３に沿ってカットされることにより、素子形成領域２が個々に分断されて半導体チップが得られる。半導体チップは、素子形成領域２と、スクライブ線領域１のダイシングカットによりカットされなかった領域（以下、「額縁領域５」と云う）により構成される。

図２に、本実施形態１に係る半導体ウエハ５０の部分拡大平面図を示す。素子形成領域２は、半導体チップの素子形成領域２を保護するためのパッシベーション膜（以下、「Ｃ−パッシベーション膜」と云う）１０により被覆されている。Ｃ−パッシベーション膜１０の外周部近傍には、複数のＣ−開口部１１が設けられている。このＣ−開口部１１は、Ｃ−パッシベーション膜１０の下層に形成された電極パッド１２とダイパッド（不図示）との間でワイヤボンディンを行うために設けられている。

スクライブ線領域１においては、層間絶縁膜４０上には島状のパッシベーション膜（以下、「Ｉ−パッシベーション膜」と云う）２０が複数形成されている。層間絶縁膜４０には、半導体基板に形成された下層配線層と最上層となる配線（不図示）とを電気的に接続するための接続用のビア（不図示）等が所定の箇所に形成されている。なお、半導体基板（不図示）には、下層配線、トランジスタ、抵抗等の各種素子（不図示）が形成されている。また、上記パッシベーション膜が「島状」であるとは、スクライブ線領域１から素子形成領域２まで連続されて形成されているものを除外したアイランド状の形状であることを意味する。

Ｉ−パッシベーション膜２０は、スクライブ線領域１をダイシングした際に露出するダイシングカット面に配設された導電性パターンとして金属パターン３０と、層間絶縁膜４０を介して対向配置するように形成されている。複数のＩ−パッシベーション膜２０のいくつかにはＩ−開口部２１が設けられている。Ｉ−開口部２１は、半導体ウエハの特性試験を行うためにプローブ針を、その下層に位置する金属パターン３０に接触可能なように設けられている。従って、プローブ針を当接する必要のない金属パターン（例えば、位置合わせ用マーク）には、Ｉ−開口部２１を設ける必要はない。

Ｉ−パッシベーション膜２０の下層には、図２のＩ−パッシベーション膜２０中に記載されている点線の領域７に、導電性パターンとして金属パターン３０が形成されている。金属パターン３０は、例えば、製造プロセスデータや素子データ等を取得するためのＴＥＧ用のパッドの金属パターンや、位置合わせのためのパターンであり、スクライブ線領域１に形成されている。１つのＩ−パッシベーション膜２０の下層には、１つ又は複数の金属パターン３０が配設されている。

図３に図２の一点鎖線の囲み線６の領域の部分拡大平面図を示す。また、図４（ａ）は図３のＩＶａ−ＩＶａ切断部端面図であり、ダイシングカットされた後の半導体チップの切断面に相当する。図４（ｂ）は図３のＩＶｂ−ＩＶｂの切断部端面図である。図５は図３のＶ−Ｖ切断部端面図である。さらに、図６は、図３のダイシングカット領域４を切断した後の半導体チップ５１の一部拡大端面図である。

半導体ウエハ５０のスクライブ線領域１には、半導体基板４５上に層間絶縁膜４０、その内部に配設された島状の金属パターン３０、さらにその上層に島状のＩ−パッシベーション膜２０等が形成されている（図４−図６参照）。スクライブ線領域１において、Ｉ−パッシベーション膜２０は、層間絶縁膜４０上の所定の領域に形成されるように構成されている。本実施形態１においては、Ｉ−パッシベーション膜２０が配設されていない層間絶縁膜４０の露出部は、図５に示すように、層間絶縁膜４０に凹部４１が形成されている領域と一致する。このように構成することにより、より効果的に、ダイシング時のダメージを素子形成領域２に伝達し難くすることができる。

ここで、スクライブ線領域１の幅をＷ１，ダイシングカット領域４の幅をＷ２、Ｉ−パッシベーション膜２０の幅をＷ３，その下層に形成された金属パターン３０の幅をＷ４，Ｉ−開口部２１の幅をＷ５とする。なお、ここでいう幅は、スクライブ線領域１の短軸方向における長さを言うものとする。本実施形態１においては、Ｗ１＞Ｗ３＞Ｗ４＞Ｗ２＞Ｗ５の関係を満たすように構成されている。

ダイシングカットされる領域は、スクライブ線領域１の中央部近傍に位置する。ダイシングカット時のブレードの刃の位置合わせ精度を考慮し、素子形成領域２が切断されることがないよう、スクライブ線領域１の短軸方向の両側に額縁領域５を形成する。半導体ウエハ５０を、スクライブ線領域１に沿ってダイシングしたときに分断される半導体チップ５１は、素子形成領域２と額縁領域５により構成される。換言すると、額縁領域５の幅をＷ６としたときに、Ｗ１＝Ｗ２＋２Ｗ６の関係を満たす。

ダイシングカット領域４の幅Ｗ２は、Ｉ−パッシベーション膜２０の幅Ｗ３よりも小さく、ダイシング時にはＩ−パッシベーション膜２０の中央領域が切り落とされるように構成されている。ダイシングカットにより分断された半導体チップ５１には、Ｉ−パッシベーション膜２０の切り落とされた中央領域の両側が、それぞれ別の半導体チップ５１の側面に露出する。この半導体チップ５１に残存したパッシベーション膜をＳ−パッシベーション膜２５（図６参照）とし、その幅をＷ７とすると、Ｗ３＝２Ｗ７＋Ｗ２となる。但し、Ｉ−パッシベーション膜２０から取り出されるＳ−パッシベーション膜２５の幅Ｗ７は、一対の対向部において同一である必要はない。また、同一になるように設定した場合においても、ダイシングカットの位置合わせ精度の限界により、幅が異なる場合もある。

また、本実施形態１においては、ダイシングカット領域４の幅Ｗ２は、金属パターン３０の幅Ｗ４よりも小さく、ダイシング時には金属パターン３０の中央領域が切り落とされるように構成されている。ダイシングカットにより分断された半導体チップ５１には、金属パターン３０の切断面が、それぞれ別の半導体チップの側面に露出する。この半導体チップの側面に露出する金属パターンをＳ−金属パターン３５（図６参照）とし、スクライブ線領域の短軸方向のＳ−金属パターンの幅をＷ８とすると、Ｗ４＝２Ｗ８＋Ｗ２となる。但し、金属パターン３０から取り出されるＳ−金属パターン３５の幅Ｗ８は、必ずしも一対の対向部において同一の幅である必要はない。また、同一になるように設定した場合においても、ダイシングカットの位置合わせ精度の限界により、幅が異なる場合もある。

ダイシングカット領域４の幅Ｗ２は、Ｉ−パッシベーション２０に形成されたＩ−開口部２１の幅Ｗ５よりも大きくする。また、ダイシング時の切断面であるダイシングカット面２６がＩ−開口部２１の形成領域とならないようにする。これは、ダイシングカット面に露出する、若しくは露出する可能性のある金属パターンの上層をパッシベーション膜より保護する構成とするためである。

Ｉ−パッシベーション膜２０は、半導体ウエハ５０をスクライブ線領域に沿ってダイシングした時に半導体チップ側面であるダイシングカット面２６（図６参照）に露出するＳ−金属パターン３５と、層間絶縁膜４０を介して対向配置（オーバーラップ配置）されるように形成されている（図４（ａ）参照）。ダイシングカット面２６において、Ｓ−パッシベーション膜２５は、側面視上、その両端部にＳ−金属パターン３５との非対向領域（第1非対向領域２５Ｙ、第２非対向領域２５Ｚ）がある。

半導体チップ５１において、ダイシングカット面２６にＳ−金属パターン３５が配設されていることは必ずしも必要ではない。すなわち、本発明に係る半導体チップ５１は、ダイシングカット領域４の幅Ｗ２内に金属パターン３０が収まるように構成する態様でもよく、半導体チップのダイシングカット面２６にＳ−金属パターン３５が配設されていない態様であってもよい。但し、近時においては、チップシュリンクの要請に応えるべく、スクライブ線領域の幅を狭線化し、金属パターンがスクライブ線領域の幅方向の大半を覆うようになってきている。

スクライブ線領域１は、上述したようにチップシュリンク化の観点から狭小化することが好ましく、かつ、ダイシングカット領域４は可能な限り狭い幅とすることが好ましい。スクライブ線領域１に対するダイシングカット領域４の割合を大きく設定すると、ダイシング時のクラックやチッピングの影響を半導体チップが受けやすくなるためである。従って、ダイシングカット領域４の幅Ｗ２よりも、金属パターン３０の幅Ｗ４の方が大きく設定されることが多い。

ダイシングカット面２６において、半導体チップのＳ−パッシベーション膜２５は、Ｓ−金属パターン３５と対向配置するように構成されている。これにより、半導体チップ５１の額縁領域５にＳ−金属パターン３５が残存する構成においても、Ｓ−金属パターン３５が剥離してパッド間のショートを起こしたり、金属屑が飛散してボンディングワイヤや、ＴＡＢ（Tape Automated Bonding）のＩＬＢ（Inner Lead Bonding）の不良を発生したりすることを防止することができる。

また、図６中の符号２７のように、Ｓ−パッシベーション膜２５のダイシング時にクラックが発生した場合であっても、Ｓ−パッシベーション膜２５は、素子形成領域２のＣ−パッシベーション膜１０とは分断されて構成されているので、素子形成領域２内にクラックが伝達されることを阻止することができる。従って、信頼性の高い半導体ウエハ、半導体チップ、及びこの半導体チップを搭載した半導体装置を提供することができる。

また、ダイシングカットラインが、Ｉ−パッシベーション膜２０の外側領域である凹部４１の形成領域に万が一ずれた場合、金属パターン３０がダイシングカット面に露出することはない。これは、凹部４１の領域には、金属パターン３０が形成されていないためである。従って、製造マージンを広くとることが可能となる。

また、本実施形態１によれば、図４（ａ）に示すように、半導体チップのダイシングカット面２６において、側面視上、Ｓ−パッシベーション膜２５にＳ−金属パターン３５との非対向領域を設けている。Ｓ−金属パターン３５の露出領域を半導体チップのダイシングカット面２６のみにすることにより、より効果的に金属屑の飛散を防止することができる。また、製造工程上の位置合わせ精度の限界等により、位置ずれが生じた場合においても、Ｓ−金属パターン３５にＳ−パッシベーション膜３５との非対向領域が形成されてしまうことを抑制することができるので、製造マージンを高めることができる。

なお、本実施形態１に係る金属パターン３０は、層間絶縁膜４０中に配設されている例について説明したが、これに限定されるものではなく、例えば、金属パターン３０とＩ−パッシベーション膜２０とが直接的に接触している態様、すなわち、金属パターン３０の直上にＩ−パッシベーション膜２０を形成する態様としてもよい。また、金属パターン３０としては、単層のものに限定されず、複数層からなる積層体であってもよい。また、導電性パターンであればよく、材料が金属以外のものであってもよい。また、本実施形態１に係る金属パターン３０は、１層構造の例について説明したが、多層配線構造の半導体チップ等において、複数層の金属層と、これらを連結するビアにより金属パターンを形成してもよい。

［実施形態２］
次に、上記実施形態１とは異なる半導体ウエハの一例について説明する。なお、以降の説明において、上記実施形態と同一の要素、部材については同一の符号を付し、適宜その説明を省略する。

本実施形態２に係る半導体ウエハは、下記の点を除く基本的な構成は、上記実施形態１に係る半導体ウエハの構成と同じである。すなわち、上記実施形態１に係る半導体ウエハに係る金属パターン３０の幅Ｗ４は、ダイシングカット領域４の幅Ｗ２よりも大きく、かつ、ダイシングカット後の半導体チップ５１の側面にＳ−金属パターン３０が露出されるように配置されていたのに対し、本実施形態２に係る金属パターン３０ａの幅Ｗ４は、ダイシングカット領域４の幅Ｗ２よりも小さく、かつ、ダイシングカット領域４内に金属パターン３０ａが配設されている点において相違する。換言すると、本実施形態２に係る半導体ウエハにおいては、ダイシングカット工程により金属パターンが切り落とされ、半導体チップに金属パターンが残存しない構成となっている。

図７に、本実施形態２に係る半導体ウエハの切断部端面図を示す。本実施形態２においては、Ｗ１＞Ｗ３＞Ｗ２＞Ｗ４＞Ｗ５の関係を満たすように構成されている。すなわち、上述したように、金属パターン３０ａの幅Ｗ４は、ダイシングカット領域４の幅Ｗ２よりも小さく、かつ、ダイシングカット領域４内に金属パターン３０ａが配設されている。従って、ダイシングカット後の半導体チップの側面は、図４（ｂ）に示すように、金属パターンが露出しない構成となる。

半導体ウエハのダイシング工程においては、ダイシングカット領域４の位置合わせ精度の限界や製造マージンを考慮し、ダイシングカット領域４のマージンを設定しておく必要がある。本実施形態２によれば、スクライブ線領域１に配設された金属パターン３０ａの上層に、これよりも一回り大きいＩ−パッシベーション膜２０を配設しているので、ダイシングカット時に、金属パターン３０ａが半導体チップ側に位置合わせ精度の問題から残存した場合であっても、その上層にＳ−パッシベーション膜２５が配設されるように構成されている。このため、金属パターン３５が残存しても、その金属パターンが剥離してパッド間のショートを起こしたり、金属屑が飛散してボンディングワイヤの形成不良を発生したりすることを防止することができる。その結果、ダイシングカット領域の位置合わせ精度を考慮したマージン幅を、金属パターンのために広く設定したりする必要がなく、スクライブ線の狭小化に有利である。

［実施形態３］
本実施形態３に係る半導体ウエハは、下記の点を除く基本的な構成は、上記実施形態１に係る半導体ウエハの構成と同じである。すなわち、上記実施形態１に係る半導体ウエハに係る金属パターン３０の幅Ｗ４は、Ｉ−パッシベーション膜２０の幅Ｗ３よりも小さく、かつ、Ｉ−パッシベーション膜２０内に金属パターン３０が配設されるように構成されていたのに対し、本実施形態３に係る金属パターン３０ｂの幅Ｗ４は、Ｉ−パッシベーション膜２０の幅Ｗ３よりも大きく、かつ、スクライブ線領域１の幅方向において、Ｉ−パッシベーション膜２０と対向しない非対向領域が存在する点において相違する。また、上記実施形態１に係る層間絶縁膜４０は、Ｉ−パッシベーション膜２０が配設されていない領域においては、側面視上、凹部となるように形成されていたのに対し、本実施形態３に係る層間絶縁膜４０ｂは、Ｉ−パッシベーション膜２０が配設されていない領域においても、側面視上、凹部構造となっていない点において相違する。

上記特許文献１によれば、半導体基板１０１まで達する溝１０７、１０８の内側に金属パターンを納めなければならなかった。同様に、上記特許文献３によれば、パッシベーション膜１０１ｂより幅広く金属パターンを配設することはできなかった。本実施形態３によれば、パッシベーション膜より幅広く金属パターンを配設することが可能である。

図８に、本実施形態３に係る半導体ウエハの上記実施形態１に係る図３に相当する位置にある部分拡大平面図を示す。また、図９に図８のＩＸ−ＩＸ切断部端面図を、図１０に図８のＸ−Ｘ切断部端面図を示す。

本実施形態３においては、図８に示すように、Ｗ１＞Ｗ４＞Ｗ３＞Ｗ２＞Ｗ５の関係を満たすように構成されている。金属パターン３０ｂは、図８の点線７ｂにより図示された領域に配設されている。より具体的には、上述したように、金属パターン３０ｂの幅Ｗ４は、Ｉ−パッシベーション膜２０の幅Ｗ３よりも大きく、かつ、スクライブ線領域１の幅方向において、Ｉ−パッシベーション膜２０と対向しない非対向領域２８（図１０参照）が存在するように金属パターン３０ｂが配設されている。本実施形態３においては、ダイシングカット領域が、Ｉ−パッシベーション膜２０の上層に位置するように設定する。

本実施形態３に係る層間絶縁膜４０ｂは、図９及び図１０に示すように、Ｉ−パッシベーション膜２０が積層されていない領域において、上記実施形態１のように凹部構造としていない。これにより、金属パターン３０ｂの幅Ｗ４が、Ｉ−パッシベーション膜２０の幅Ｗ３よりも大きい場合であっても層間絶縁膜４０ｂにより被覆されるので、半導体チップの額縁領域５において、平面視上、Ｓ−金属パターン３０ｂの露出する領域がない。同時に、半導体チップのダイシングカット面２６において、金属パターンの上層にＳ−パッシベーション膜２５を配設している。

本実施形態３によれば、金属パターン３０ｂの幅Ｗ４を大きく設定したい場合において特に有効である。すなわち、金属パターン３０ｂの幅Ｗ４に合わせて、ダイシングカット領域２の幅Ｗ２を大きく設定することなく、スクライブ線領域の狭小化を図りながら、半導体チップの額縁領域に残存するＳ−金属パターン３５が剥離してパッド間のショートを起こしたり、金属屑が飛散してボンディングワイヤの不良等を発生したりすることを防止することができる。

また、Ｓ−パッシベーション膜２５にダイシング時にクラックが発生した場合であっても、Ｓ−パッシベーション膜２５は、素子形成領域２のＣ−パッシベーション膜１０とは分断されて構成されているので、素子形成領域２内にクラックが伝達されることを阻止することができる。また、本実施形態３においては、スクライブ線領域の層間絶縁膜をパッシベーション膜と対応してパターニングしない構成としているので、エッチング時間等が短くなるというメリットもある。

［実施形態４］
本実施形態４に係る半導体ウエハは、下記の点を除く基本的な構成は、上記実施形態１に係る半導体ウエハの構成と同じである。すなわち、上記実施形態１に係る半導体ウエハに係るＳ−パッシベーション膜２５は、ダイシングカット面において、側面視上、その両端部にＳ−金属パターン２５との非対向領域（第１非対向領域２５Ｙ、第２非対向領域２５Ｚ）が形成されていたのに対し、本実施形態４に係るＳ−パッシベーション膜２５ｃは、Ｓ−金属パターン３５との非対向領域がない点において相違する。

図１１に、本実施形態４に係る半導体ウエハの図３のＩＶａ−ＩＶａ切断部端面図に相当する図、すなわち、半導体チップのダイシングカット面の端面図を示す。Ｉ−パッシベーション膜２０は、半導体ウエハ５０をスクライブ線領域に沿ってダイシングした時にＳ−金属パターン３５のダイシングカット面２６における幅と略同一幅のＳ−パッシベーション膜２５ｃが層間絶縁膜４０ｃを介して対向配置（オーバーラップ配置）されている（図１１参照）。

本実施形態４によれば、半導体チップの側面に露出する導電性パターンの上層に島状のパッシベーション膜を設けているので、半導体チップとして取り出した際に露出する導電性パターンの剥離を防止することができる。その結果、導電性パターンが飛散してショート不良を引き起こすことを防止できる。また、スクライブ線領域上において島状にパッシベーション膜を形成することにより素子形成領域と分断しているので、ダイシング工程でスクライブ線領域のパッシベーション膜にクラックが発生した場合においても、そのクラックが素子形成領域に達してしまうことを防止することができる。

なお、本発明によれば、層間構造によらずにパッシベーション膜のクラック（カバークラック）が素子形成領域２に達するのを抑制できる。さらに、層間構造によらずに金属パターンをダイシングするときに発生する金属屑の飛散防止に有効である。また、パッシベーション膜の上層には、バンプなどを積層してもよく、本発明の趣旨を逸脱しない範囲において、種々の変形が可能である。

本実施形態１に係る半導体ウエハの模式的平面図。 本実施形態１に係る半導体ウエハの部分拡大平面図。 本実施形態１に係る半導体ウエハの部分拡大平面図。 （ａ）は図３のＩＶａ−ＩＶａ切断部端面図、（ｂ）は図３のＩＶｂ−ＩＶｂ切断部端面図。 図３のＶ−Ｖ切断部端面図。 ダイシングカット後の半導体チップの切断部端面図。 実施形態２に係る半導体ウエハの切断部端面図。 実施形態３に係る半導体ウエハの部分拡大平面図。 図８のＩＸ−ＩＸ切断部端面図。 図８のＸ−Ｘ切断部端面図。 実施形態４に係る半導体ウエハの切断部断面図。 特許文献１に係る半導体ウエハの部分拡大平面図。 図１２のＸＩＩＩ−ＸＩＩＩ切断部断面図。 特許文献２に記載の半導体装置の部分拡大断面図。 特許文献３に記載のダイシング前の半導体ウエハの要部断面図。

符号の説明

１ スクライブ線領域
２ 素子形成領域
３ ダイシングライン
４ ダイシングカット領域
５ 額縁領域
１０ Ｃ−パッシベーション膜
１１ Ｃ−開口部
１２ 電極パッド
２０ Ｉ−パッシベーション膜
２１ Ｉ−開口部
２５ Ｓ−パッシベーション膜
２６ 半導体チップの切断面（ダイシングカット面）
２７ クラック
２８ 非対向領域
３０ 金属パターン
３５ Ｓ−金属パターン
４０ 層間絶縁膜
４１ 凹部
４５ 半導体基板
５０ 半導体ウエハ
５１ 半導体チップ

Claims (11)

1. スクライブ線領域と、
   前記スクライブ線領域により区画される複数の素子形成領域を有する半導体ウエハであって、
   前記スクライブ線領域に配設された導電性パターンと、
   前記導電性パターンのうち、少なくとも前記スクライブ線領域に沿ってダイシングすることにより得られる半導体チップのダイシングカット面に露出する、若しくは露出する可能性のある導電性パターンの上層に、当該導電性パターンと対向配置するように形成された島状のパッシベーション膜と、を備える半導体ウエハ。
2. 前記ダイシングカット面において、側面視上、前記パッシベーション膜の両端部に前記導電性パターンと非対向となる領域が形成されていることを特徴とする請求項１に記載の半導体ウエハ。
3. 前記島状のパッシベーション膜には、前記導電性パターンまで貫通する開口部が形成されていることを特徴とする請求項１又は２に記載の半導体ウエハ。
4. 前記導電性パターンは、金属パターンであることを特徴とする請求項１、２又は３に記載の半導体ウエハ。
5. 請求項１〜４のいずれか１項に記載の半導体ウエハを、前記スクライブ線領域に沿ってダイシングすることにより分断された半導体チップ。
6. 半導体基板上に素子形成領域を備える半導体チップであって、
   ダイシングカット面に露出する島状のパッシベーション膜を前記素子形成領域の外側に区画される額縁領域に複数備え、
   当該パッシベーション膜は、前記素子形成領域のパッシベーション膜と分断されており、
   前記ダイシングカット面に露出する島状のパッシベーション膜の下層に、前記ダイシングカット面に露出する導電性パターンを備え、当該導電性パターンは、前記ダイシングカット面において前記パッシベーション膜と対向配置するように形成されている半導体チップ。
7. 前記ダイシングカット面において、側面視上、前記パッシベーション膜の両端部に前記導電性パターンとの非対向領域を有することを特徴とする請求項６に記載の半導体チップ。
8. 前記額縁領域における前記パッシベーション膜が被覆されていない領域は、層間絶縁膜が露出していることを特徴とする請求項６、又は７に記載の半導体チップ。
9. 前記額縁領域における前記パッシベーション膜が被覆されていない領域に露出する前記層間絶縁膜は、当該層間絶縁膜に形成された凹部の底面であることを特徴とする請求項８に記載の半導体チップ。
10. 請求項５〜９のいずれか1項に記載の半導体チップを搭載した半導体装置。
11. スクライブ線領域と、前記スクライブ線領域により区画された複数の素子形成領域を有する半導体ウエハを用意し、
    前記スクライブ線領域に、導電性パターンを形成し、
    前記導電性パターンのうち、前記スクライブ線領域に沿ってダイシングした際に半導体チップのダイシングカット面に露出する、若しくは露出する可能性のある導電性パターンの上層に、当該導電性パターンと対向配置する島状のパッシベーション膜を形成し、
    前記スクライブ線領域に沿ってダイシングすることにより半導体チップを取り出す半導体装置の製造方法。

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