KR101646094B1 - 리드 프레임 및 이를 이용하여 제조된 반도체 패키지 - Google Patents

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Abstract

본 발명은 솔더 젖음성과 납땜성이 좋고 구리 와이어와의 본딩성이 우수하며, 제조 가격이 낮은 리드 프레임 및 이를 이용하여 제조된 반도체 패키지를 제공하기 위한 것이다. 이를 위해, 본 발명의 리드 프레임은, 기저 소재; 상기 기저 소재의 적어도 일 면의 표면에 형성되며, 니켈을 포함하는 제1 금속층;상기 제1 금속층의 표면에 형성되며, 팔라듐을 포함하는 제2 금속층; 및 상기 제2 금속층의 표면에 형성되며, 은을 포함하는 제3 금속층;을 구비한다.

Description

리드 프레임 및 이를 이용하여 제조된 반도체 패키지{lead frame and semiconductor package manufactured by using the same}
본 발명은 전기 소자에 관한 것으로, 특히 리드 프레임 및 이를 이용하여 제조된 반도체 패키지에 관한 것이다.
리드 프레임(lead frame)은 반도체 칩을 외부 장치와 전기적으로 연결시켜줄 뿐만 아니라 반도체 칩(chip)을 지지해주는 역할을 한다. 반도체 칩을 리드 프레임에 접착하고, 본딩 와이어(bonding wire)를 이용하여 반도체 칩을 리드 프레임에 본딩한 후 몰드(mold) 수지로 밀봉함으로써, 반도체 패키지(package)가 제조된다.
최근에는 반도체 패키지 제조 공정에서 납을 사용하지 않기 위하여 팔라듐 선도금 프레임(Palladium Preplated Frame; 이하, PPF로 약칭함) 방식의 리드 프레임이 널리 사용되고 있다. PPF 방식은 니켈 도금층 위에 팔라듐 도금층을 형성하는 방식으로, 열이 가해지는 조립 공정에서 팔라듐이 산화되거나, 니켈이 팔라듐 도금층에 확산되어 팔라듐 도금층의 표면에 니켈 산화물을 만들어, 와이어 본딩성과 솔더 젖음성/납땜성을 나쁘게 한다.
이를 해결하기 위하여 한국공개특허(2010-0103015)에서는 팔라듐 도금층 위에 금(Au) 도금층을 형성한 구조를 제공한다. 그러나, 금(Au)은 다른 금속 재료에 비해 무게당 가격이 수배에서 수십배에 이르는 매우 고가이기 때문에 리드 프레임의 제조 비용이 너무 높아지며, 이로 인하여 리드프레임의 경쟁력이 저하된다는 문제점이 있다.
리드 프레임의 제조 비용을 줄이기 위해 일본공개특허(1999-111909)에서는 금(Au)을 사용하지 않고 니켈 도금층 위에 팔라듐 합금 도금층을 형성한 구조를 제공한다. 이 때, 팔라듐 합금의 팔라듐 함량이 50% 이상이며, 그 두께는 0.05∼1[um]으로 이루어진다. 그러나, 팔라듐의 가격 또한 금(Au)에 비견될 만큼 비싸서 팔라듐 합금 도금층에 포함되는 팔라듐의 함량이 50% 이상이고 그 두께가 0.05∼1[um]일 경우, 리드 프레임의 제조 비용은 금(Au) 도금층을 형성할 경우에 비해 크게 낮아지지 않는다. 이뿐만 아니라, 팔라듐 소재는 솔더 젖음성에 많은 영향을 주게 되는데, 팔라듐 소재의 함량이 50% 이상인 경우에 솔더 젖음성/납땜성이 떨어지는 문제점이 있다.
본 발명은 솔더 젖음성과 납땜성이 좋고 구리 와이어와의 접착력이 우수하며, 제조 가격이 낮은 리드 프레임을 제공하기 위한 것이다.
본 발명은 또한, 상기 리드 프레임을 이용하여 제조되며, 높은 신뢰성을 가지면서도 제조 가격이 낮은 반도체 패키지를 제공하기 위한 것이다.
상기 과제를 해결하기 위한 본 발명의 리드 프레임은, 기저 소재; 상기 기저 소재의 적어도 일 면의 표면에 형성되며, 니켈을 포함하는 제1 금속층; 상기 제1 금속층의 표면에 형성되며, 팔라듐을 포함하는 제2 금속층; 및 상기 제2 금속층의 표면에 형성되며, 은을 포함하는 제3 금속층; 을 구비한다.
상기 제3 금속층의 두께는 상기 제2 금속층의 두께보다 얇은 박막이다.
상기 제3 금속층은 은-팔라듐 합금을 포함한다.
상기 제3 금속층의 표면에 형성되며, 은-팔라듐 합금을 포함하며 제4 금속층;을 더 구비한다.
상기 제3 금속층의 두께는 상기 제2 금속층의 두께보다 두껍다.
상기 제4 금속층의 상기 은-팔라듐 합금에 포함된 팔라듐의 함량은 5∼50 [atomic%]과 4.4∼46 [weight%] 중 하나이다.
상기 기저 소재의 표면을 거칠게 개질한 것을 특징으로 한다.
상기 기저 소재와 상기 제1 금속층 사이에 표면이 거칠게 개질된 개질층;
을 더 포함한다.
상기 제1 금속층은 니켈 합금을 포함한다.
제2 금속층은 팔라듐 합금을 포함한다.
상기 제2 금속층은 니켈(Ni), 구리(Cu), 코발트(Co), 몰리브덴(Mo), 루테늄(Ru), 주석(Sn) 및 인듐(In) 중 적어도 하나와 팔라듐 소재의 합금으로 구성된다.
상기 최외각에 구비된 금속층의 표면에 유기 피막층이 더 형성된다.
상기 은-팔라듐 합금에는 금(Au), 니켈(Ni), 구리(Cu), 코발트(Co), 몰리브덴(Mo), 루테늄(Ru), 주석(Sn) 및 인듐(In) 중 적어도 하나가 첨가될 수 있다.
상기 과제를 해결하기 위한 본 발명의 반도체 패키지는 다이 패드와 리드부를 구비하는 기저 소재, 상기 기저 소재의 적어도 일 면의 표면에 형성되며 니켈을 포함하는 제1 금속층, 상기 제1 금속층의 표면에 형성되며 팔라듐을 포함하는 제2 금속층, 상기 제2 금속층의 표면에 형성되며 은을 포함하는 제3 금속층, 및 상기 제3 금속층의 표면에 형성되며 은-팔라듐 합금을 포함하는 제4 금속층을 구비하는 리드 프레임; 상기 다이 패드에 접착되는 반도체 칩; 및 상기 반도체 칩과 상기 리드부를 연결하는 복수개의 본딩 와이어들을 구비한다.
상기 제4 금속층의 상기 은-팔라듐 합금에 포함된 팔라듐의 함량은 5∼50 [atomic%]과 4.4∼46 [weight%] 중 하나이다.
상기 과제를 해결하기 위한 본 발명의 반도체 패키지는 다이 패드와 리드부를 구비하는 기저 소재, 상기 기저 소재의 적어도 일 면의 표면에 형성되며 니켈을 포함하는 제1 금속층, 상기 제1 금속층의 표면에 형성되며 팔라듐을 포함하는 제2 금속층, 및 상기 제2 금속층의 표면에 형성되며 은과 상기 제2 금속층에서 확산된 팔라듐을 포함하는 제3 금속층을 구비하는 리드 프레임; 상기 다이 패드에 접착되는 반도체 칩; 및 상기 반도체 칩과 상기 리드부를 연결하는 복수개의 본딩 와이어들을 구비한다.
상기 제3 금속층의 두께는 상기 제2 금속층의 두께보다 얇은 박막이다.
상기 제3 금속층은 은- 팔라듐 합금과 상기 제2 금속층에서 확산된 팔라듐을 포함한다.
상술한 바와 같이, 본 발명에 따른 리드 프레임은 구리 소재의 본딩 와이어와 접착력이 강하고, 다이 어태치(die attach) 공정 시에 에폭시의 블리딩 현상이 효과적으로 억제된다. 또한 최외각 금속층을 은-팔라듐 합금으로 형성함으로써 고가의 금을 사용하지 않게 되어 리드 프레임의 제조 단가가 대폭적으로 감소된다. 또한, 내변색 특성이 매우 좋고, 솔더의 젖음성과 납땜성이 향상된다.
또한, 본 발명의 다른 일 측면에 따른 반도체 패키지는 상기의 리드 프레임을 구비함으로써, 높은 신뢰성을 가지면서도 제조 단가를 효과적으로 낮출 수 있다.
도 1은 본 발명이 적용될 수 있는 리드 프레임의 일 예의 평면도이다.
도 2는 본 발명의 일 실시예에 따른 리드 프레임의 일부분의 단면도이다.
도 3 내지 도 7은 본 발명의 다른 실시예에 따른 리드 프레임의 일부분의 단면도이다. 도 8은 도 7의 V부분을 확대 도시한 도면이다.
도 9는 본 발명의 일 실시예에 따른 리드 프레임에 반도체 칩이 장착된 상태를 도시한 단면도이다.
도 10는 리드 프레임들의 변색 테스트 결과를 보여준다.
도 11은 본 발명에 따른 리드 프레임의 솔더 젖음성 테스트 결과를 보여준다.
도 12은 본 발명에 따른 리드 프레임의 납땜성 테스트 결과를 보여준다.
도 13은 본 발명에 따른 리드 프레임을 이용하여 제조된 반도체 패키지의 개략적인 단면도이다.
이하, 첨부한 도면들을 참고하여 본 발명의 실시예에 대하여 상세히 설명하기로 한다. 각 도면에 제시된 참조부호들 중 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명이 적용될 수 있는 리드 프레임의 일 예의 평면도이다. 도 1을 참조하면, 리드 프레임(100)은 다이 패드(107-1)와 리드부(107-2)를 구비한다. 다이 패드(107-1)에는 반도체 칩(도 8의 211)이 부착된다. 리드부(107-2)는 복수개의 리드들로 이루어지며, 복수개의 와이어들(도 8의 231)에 의해 반도체 칩(도 8의 211)과 연결된다. 따라서, 반도체 칩(도 8의 211)에서 출력되는 전기 신호는 리드부(107-2)를 통해서 외부 장치로 전달되고, 상기 외부 장치로부터 리드부(107-2)로 입력되는 전기 신호는 반도체 칩(도 8의 211)으로 전달될 수가 있다.
도 2는 본 발명의 일 실시예에 따른 리드 프레임의 일부분의 단면도이다. 도 3은 본 발명의 다른 실시예에 따른 리드 프레임의 일부분의 단면도이다.
도 2 및 도 3을 참조하면, 본 발명의 일 실시예들에 따른 리드 프레임(101, 102)은 기저 소재(107), 제1 금속층(111), 제2 금속층(121) 및 제3 금속층(131)을 구비한다.
기저 소재(107)는 제1 내지 제3 금속층들(111,121,131)이 도금되는 밑바탕 소재로써 금속판으로 구성되며, 제1 내지 제3 금속층들(111,121,131)을 평평하게 지지하는 경화 소재로 구성된다. 기저 소재(107)의 표면은 도 2와 같이 매끄럽게 형성될 수도 있고, 도 3의 기저 소재(1071)의 표면과 같이 거칠게 형성될 수 있다.
도 3과 같이 기저 소재(1071)의 표면을 거칠게 형성하기 위해 기계적 또는 화학적인 표면 처리를 하거나, 플라즈마 처리를 하거나, 전해 연마 처리를 수행할 수 있다. 표면의 거칠기는 중심선 평균 거칠기(Ra) 값이 약 1500 옴스트롱 이상이 되도록 형성하는 것이 바람직하다. 이렇게 기저 소재(1071)의 표면을 개질한 경우 기저 소재(1071) 표면에 형성된 다른 금속층들 간의 밀착력을 향상시킬 수 있다. 한편, 기저 소재(1071)의 표면을 개질하는 경우, 기저 소재(1071) 상에 형성된 제1 내지 제3 금속층(1111,1211,1311)에도 표면의 거칠기가 반영되어 각 표면이 거칠게 형성된다. 이렇게, 기저 소재(1071)로부터 반영된 표면 거칠기를 가지는 금속층은 구리 와이어의 접촉 면적이 넓게 때문에 와이어의 본딩력을 더욱 향상시키고, 최외각 금속층 상에 도포되는 에폭시와의 밀착력도 강화시킬 수 있다.
기저 소재(107)는 도 1에 도시된 리드 프레임(100)에서 다이 패드(107-1)와 리드부(107-2)에 해당된다. 기저 소재(107)는 구리 또는 구리 합금 소재로 구성될 수 있다. 한편, 제1 내지 제3 금속층들(111,121,131)은 도시된 바와 같이 기저 소재(107)의 양 면에 형성될 수 있으나 이에 한정되지 않고, 기저 소재(107)의 일 면에만 형성될 수도 있다.
제1 금속층(111)은 기저 소재(107)의 표면에 형성된다. 제1 금속층(111)은 니켈 또는 니켈 합금으로 구성될 수 있다. 제1 금속층의 두께(d1)는 약 0.05∼1[um]로 형성되는 것이 바람직하다. 제1 금속층(111)은 상부에 형성될 귀금속층과 밀착력이 좋은 소재 및 두께로 형성한다. 이러한 제1 금속층(111)은 기저 소재(107)로 사용된 구리 또는 구리 합금 등이 귀금속층으로 확산되는 것을 방지한다. 제1 금속층(111)은 전해 도금법에 의해 형성될 수 있다. 예컨대, 기저 소재(107)를 금속 이온 용액조에 넣고 고전류 밀도를 인가하여 단시간에 전해 도금함으로써 제1 금속층(111)이 형성될 수 있다. 한편, 도 3을 참조하면, 제1 금속층(1111)의 표면은 기저 소재(1071) 표면의 거칠기가 반영되어 거칠게 형성될 수 있다.
제2 금속층(121)은 제1 금속층(111)의 표면에 형성된다. 도 3을 참조하면,제2 금속층(1211)의 표면은 제1 금속층(1111) 표면의 거칠기가 반영되어 거칠게 형성될 수 있다. 제2 금속층(121)은 팔라듐 또는 팔라듐 합금 소재로 전해 도금함으로써 형성될 수 있으며, 그 두께(d2)는 안정성, 소재의 가격 및 표면 거칠기를 고려하여 약 0.002∼0.03[㎛] 정도로 이루어지는 것이 바람직하다. 제2 금속층(121)은 하부의 기저 소재 및 제1 금속층에 포함된 구리나 니켈 등의 소재가 표면으로 확산되는 것을 방지한다. 제2 금속층(121)의 두께가 두꺼운 경우 고융점으로 인해 솔더 납땜성이 저하되는 문제가 있어, 상기 범위 내에서 제2 금속층(121)을 형성한다. 제2금속층(121)이 팔라듐 합금으로 이루어지는 경우, 팔라듐에 첨가될 수 있는 금속으로는 니켈(Ni), 구리(Cu), 코발트(Co), 몰리브덴(Mo), 루테늄(Ru), 주석(Sn), 인듐(In) 등이 있다.
제3 금속층(131)은 제2 금속층(121)의 표면에 형성된다. 도 3을 참조하면, 제3 금속층(1311)의 표면은 제2 금속층(1211) 표면의 거칠기가 반영되어 거칠게 형성될 수 있다. 제3 금속층(131)은 은(Ag)으로 전해 도금함으로써 형성될 수 있다. 제3 금속층(131)의 두께는 제2 금속층(121)의 두께보다 얇게 형성되는데, 특히 박막으로 형성되는 것을 특징으로 한다. 바람직하게 제3 금속층(131)의 두께(d3)는 약 0.0002∼0.05[㎛]로 이루어지는 것이 바람직하다. 만약, 제3 금속층(131)의 두께가 0.05[㎛]를 초과하는 경우, 제2 금속층(121)에 포함된 팔라듐이 제3 금속층(131)의 표면까지 확산 또는 분산되는 것이 어렵다. 한편, 제3 금속층(131)의 두께가 0.0002[㎛]미만인 경우, 은의 함량이 미미하여 리드 프레임의 납땜성이 개선되는 효과를 얻을 수 없다.
본 발명의 일 실시예에 의하면, 은을 포함하는 제3 금속층(131)의 두께(d3)를 박막으로 함으로써, 반도체 패키지 제조 과정 중 열처리에 의해 제3 금속층(131)상에 제2 금속층(121)에 포함된 팔라듐의 분산이 이루어질 수 있는 장점이 있다.
본 발명의 일 실시예에 의한 리드 프레임(101, 102)을 이용하여 반도체 패키지를 제조하는 과정 중에는 각종 열처리를 수행하게 된다. 예를 들어, 고온에서 각종 큐어링 과정을 거치며, 리드 프레임에 와이어를 본딩하거나 솔더볼을 붙이는 과정에서도 열처리를 동반한다. 이러한 고온 상태 또는 열처리 과정 동안 이종 금속간에 엔트로피 증가 과정인 상호 확산이 빠르게 일어나게 된다.
제3 금속층(131)의 두께(d3)는 제2 금속층(121)의 두께(d2)보다 얇은 박막으로 이루어지므로, 열처리 과정 중에 제2 금속층(121)에 포함된 팔라듐은 보다 쉽게 제3 금속층(131)으로 확산된다. 따라서, 반도체 패키지에 포함된 리드 프레임의 제3 금속층(131)은 은(Ag) 이외에도 팔라듐(Pd)을 포함하게 된다. 이렇게 리드 프레임의 최외각 층이 은과 팔라듐을 모두 포함하게 되는 경우, 은 소재의 장점과 팔라듐 소재의 장점을 모두 가지게 된다. 상세히, 은에 의해 구리 소재의 본딩 와이어(도 8의 231)와 접착력이 강화되고, 다이 어태치 공정에 사용되는 에폭시의 블리딩(bleeding) 현상이 효과적으로 억제된다. 또한 팔라듐에 의해 내변색 특성이 매우 좋은 장점이 있다.
한편, 제3 금속층(131)은 은(Ag)-팔라듐 함급을 포함할 수 있다. 또한, 제3 금속층이 은- 팔라듐 함금을 포함하는 경우 다른 금속 소재, 예컨대 금(Au), 루테늄(Ru), 니켈(Ni), 및 인(P) 중 적어도 하나가 첨가될 수 있으며, 이들의 분율의 합은 약 5[%]를 초과하지 않는 것이 바람직하다. 이때도 제2 금속층(121)에 포함된 팔라듐의 확산을 위해 제3 금속층(131)의 두께는 제2 금속층(131)의 두께보다 얇게 형성되는데, 특히 박막으로 형성되는 것을 특징으로 한다. 바람직하게 제3 금속층의 두께는 약 0.0002∼0.05[㎛]로 이루어지는 것이 바람직하다. 한편, 에폭시의 블리딩 현상을 감소시키기 위해서는 제3 금속층(131)에 함유되는 은(Ag)의 분율을 확보할 필요가 있다. 즉, 제3 금속층(131)이 은-팔라듐 합금으로 이루어지는 경우 제2 금속층(121)에서 확산되는 팔라듐의 양 및 경제적인 비용을 고려하여, 팔라듐의 함량은 약 30[%]를 초과하지 않는 것이 바람직하다.
도 4는 본 발명의 또 다른 실시예에 따른 리드 프레임(103)의 일부분의 단면도이다.
도 4에 도시된 실시예는 기저 소재(107)와 제1 금속층(111) 사이에 개질층(110)이 더 포함되는 것이 다른 실시예와 상이하다. 그 외에 도 4 에 표시된 도면의 참조 번호 중 도 2 및 도 3과 동일한 참조 번호는 전술한 실시예와 동일한 구성요소를 가리킨다. 동일한 구성요소는 그 기능이나 작용 또한 동일하므로 이하에서 중복되는 설명은 생략하기로 한다.
개질층(110)은 구리, 구리 합금, 니켈 및 니켈 합금 중 적어도 하나를 포함하는 금속층이다. 제1 금속층(1111)과 접하는 개질층(110)의 표면은 각종 처리를 통해 거칠기를 가지게 할 수 있다. 예를 들어, 플라즈마를 이용한 처리, 전해 연마 및 기타 기계적, 물리적, 화학적 처리를 통해 개질층(110)의 표면에 거칠기를 가지게 할 수 있다. 이러한 개질층(110) 표면의 거칠기는 개질층(110) 상에 형성된 제1 내지 제3 금속층(1111,1211,1311)에도 표면의 거칠기가 반영되어 각 표면이 거칠게 형성된다. 이
도 5는 본 발명의 또 다른 실시예에 따른 리드 프레임(104)의 일부분의 단면도이다.
도 5에 도시된 실시예는 도 4 의 제3 금속층(1311)의 상에 유기 피막층(151)이 더 형성된 것을 특징으로 한다. 그 외에 도 5 에 표시된 도면의 참조 번호 중 도 4와 동일한 참조 번호는 전술한 실시예와 동일한 구성요소를 가리킨다. 동일한 구성요소는 그 기능이나 작용 또한 동일하므로 이하에서 중복되는 설명은 생략하기로 한다.
제3 금속층(1311)의 표면의 적어도 일부, 예컨대 반도체 칩(도 13의 211)이 장착되는 부분인 다이 패드(도 1의 107-1)에는 유기 피막층(151)이 코팅될 수 있다. 유기 피막층(151)은 유기물을 포함하여 이루어진다. 반도체 칩(도 13의 211)을 다이 패드(도 1의 107-1)에 장착하는 다이 어태치 공정에서 반도체 칩(도 13의 211)은 에폭시에 의해 다이 패드(도 1의 107-1)에 장착된다. 이 과정에서 에폭시의 블리딩(bleeding) 현상이 발생할 수 있는데, 유기 피막층(151)은 이러한 에폭시의 블리딩 현상을 매우 효과적으로 억제해주는 역할을 한다.
한편, 도 5 에서는 도 4의 리드 프레임(103)의 최외각 금속층 상에 유기 피막층(151)이 더 형성된 예를 도시하였으나, 본 발명은 이에 한정되지 않는다. 따라서, 도 2 및 도 3에 도시된 각각의 리드 프레임(101, 102)의 최외각 금속층 상에 유기 피막층(151)이 더 형성될 수도 있다.
도 6은 본 발명의 또 다른 실시예에 따른 리드 프레임(105)의 일부분의 단면도이다.
도 6에 도시된 실시예는 도 2의 실시예의 제3 금속층(131)의 상에 은-팔라듐 합금을 포함하는 제4 금속층(141)이 더 형성된 점 및 제3 금속층(131)의 두께가 제2 금속층(121)보다 두꺼운 점이 도 2의 실시예와 상이하다. 그 외에 도 6에 표시된 도면의 참조 번호 중 도 2와 동일한 참조 번호는 전술한 실시예와 동일한 구성요소를 가리킨다. 동일한 구성요소는 그 기능이나 작용 또한 동일하므로 이하에서 중복되는 설명은 생략하기로 한다.
제3 금속층(131)은 제2 금속층(121)의 표면에 형성된다. 제3 금속층(131)은 은(Ag)으로 전해 도금함으로써 형성될 수 있다. 제3 금속층(131)의 두께는 제2 금속층(121)보다 두껍게 약 0.02∼0.5[㎛]로 이루어지는 것이 바람직하다. 제3 금속층(131)을 은 소재로 구성함으로써, 구리로 구성된 기저 소재(107)와 구리 소재의 본딩 와이어(도 8의 231)의 접합력이 극대화되고, 제2 금속층(121)에 구비되는 팔라듐 소재의 산화가 최소화되며, 솔더(solder) 젖음성이 향상된다.
제4 금속층(141)은 제3 금속층(131)의 표면에 형성되어 리드 프레임(105)의 최외각 금속층을 이룬다. 제4 금속층(141)은 리드 프레임(105)의 변색이나, 산화를 방지하는 목적으로 형성된다. 제4 금속층(141)은 은(Ag)-팔라듐(Pd) 합금 소재로 형성될 수 있으며, 이 때 팔라듐의 함량은 약 5∼50[atomic%] 또는 약 4.4∼46[weight%]로 구성될 수 있다. 나머지 함량은 은으로 구성될 수 있다. 여기서 팔라듐의 함량이 5 [atomic%] 또는 4.4 [weight%] 미만인 경우에는 최외각층의 내변색성이 효과가 미미한 문제가 있다. 또한, 여기서 팔라듐의 함량이 50[atomic%] 또는 46 [weight%] 초과인 경우에는 와이어 본딩이 잘 되지 않고 납땜성이 좋지 않은 단점이 있다.
제4 금속층(141)을 이루는 은-팔라듐 합금에는 다른 금속 소재, 예컨대 금(Au), 니켈(Ni), 구리(Cu), 코발트(Co), 몰리브덴(Mo), 루테늄(Ru), 주석(Sn), 인듐(In) 등이 첨가될 수 있으며, 이들의 분율의 합은 약 10[%]를 초과하지 않는 것이 바람직하다. 제4 금속층(141)의 두께는 안정성, 가격 및 표면 거칠기를 고려하여 박막인 약 0.0002∼0.02[㎛]로 이루어지는 것이 바람직하다.
이와 같이 본 발명의 일 실시예에 의하면, 제3 금속층(131)의 두께가 두껍게 형성되더라도, 제3 금속층(131) 상에 은-팔라듐 함급으로 구성된 제4 금속층(141)이 형성되어 은으로 구성된 제3 금속층(131)의 변색 현상을 최소화시킨다. 한편, 리드 프레임(105)의 최외각층을 이루는 제4 금속층(141)이 금(Au)보다 활성이 큰 은(Ag)을 포함함으로 다이 어태치 공정에 사용되는 에폭시의 블리딩(bleeding) 현상이 효과적으로 감소된다. 에폭시의 블리딩 현상을 감소시키기 위해서는 제4 금속층(141)에 함유되는 은(Ag)의 분율을 확보할 필요가 있다. 즉, 제4 금속층(141)을 은-팔라듐 합금으로 형성하는 경우, 팔라듐의 분율은 약 50%를 넘지 않는 것이 바람직하다. 제4 금속층(141)을 은-팔라듐 합금으로 형성할 경우, 리드 프레임(101)의 연성 및 내식성이 향상된다.
도 7은 본 발명의 또 다른 실시예에 따른 리드 프레임(106)의 일부분의 단면도이다. 도 8은 도 7의 일부를 확대한 도면이다.
도 7에 도시된 실시예는 제1 금속층(1111)의 표면이 거칠기를 가지도록 형성되며, 도 6의 제1 금속층 상의 제2 내지 제4 금속층(1211,1311,1411)도 거칠기를 함께 가지도록 형성된 점 이 특징이다. 그 외에 도 7에 표시된 도면의 참조 번호 중 도 6과 동일한 참조 번호는 전술한 실시예와 동일한 구성요소를 가리킨다. 동일한 구성요소는 그 기능이나 작용 또한 동일하므로 이하에서 중복되는 설명은 생략하기로 한다.
제1 금속층(1111)은 2개층 즉, 씨드층(seed layer)(113)과 보호층(115)으로 구성될 수 있다. 씨드층(113)은 기저 소재(107)의 표면에 형성되며, 보호층(115)은 씨드층(113)의 표면에 형성된다. 씨드층(113)과 보호층(115)은 동일한 금속으로 구성될 수도 있고, 서로 다른 금속 소재로 형성될 수도 있다.
씨드층(113)은 그 표면이 거칠게 형성될 수 있다. 이를 위해, 기저 소재(107)를 황산 구리 용액 속에 넣고 5∼20초의 짧은 시간 동안 15 A/dm2 (ASD) 이상의 고전류 밀도를 인가하면서 씨드층(113)을 급속하게 성장시킴으로써 씨드층(113)의 표면은 노듈(nodule) 모양으로 형성되어 그 표면이 거칠어지게 된다.
이하, 씨드층(113)과 보호층(115)을 모두 동일한 금속, 예컨대 구리로 형성하되 거칠게 형성하는 방법에 대해 설명하기로 한다.
씨드층(113)을 구리로 형성하기 위하여 사용되는 황산 구리 용액은 황산(CuSO4)과 황산 구리 수화물(CuSO4·5H2O)을 포함한다. 황산 구리 용액에 포함되는 황산과 황산 구리 수화물(CuSO4·5H2O)의 농도는 10∼30[g/l]의 값을 가지는 것이 바람직하다.
황산 구리 수화물(CuSO4·5H2O)의 농도가 10[g/l] 보다 낮을 경우, 황산 구리 이온이 부족하여 씨드층(113)의 전해 도금 공정 시간이 늘어나게 되고, 그에 따라 전류 밀도를 증가시켜야 한다. 이 경우 씨드층(113)의 성장이 불안정하여 씨드층(113)과 기저 소재(107)와의 접합력이 약화될 수 있다. 반면, 황산 구리 수화물(CuSO4·5H2O)의 농도가 30[g/l] 보다 높을 경우, 씨드층(113)이 과도하게 성장하여 스머트(smut)가 발생할 수 있다. 이러한 스머트는 씨드층(113)이 기저 소재(107)로부터 벗겨지거나 그 표면이 벗겨지는 필링(peeling) 현상을 유발할 수 있다. 또한 황산 구리 수화물(CuSO4·5H2O)의 농도가 30[g/l] 보다 크면, 씨드층(113)이 과도하게 성장하여 버(Burr)가 형성될 수 있다. 따라서, 황산 구리 수화물(CuSO4·5H2O)의 농도는 10∼30[g/l]의 값을 가지는 것이 바람직하다.
황산의 농도는 20∼60[ml/l]의 값을 갖는 것이 바람직하다. 황산의 농도가 20[ml/l] 보다 낮을 경우 전도성 염이 부족하여, 씨드층(113)에서 전류가 집중되는 부분이 타서 검게 변할 수 있다. 이럴 경우 씨드층(113)은 요구되는 표면 거칠기를 갖지 못하며 전도도도 감소될 수 있다. 반면, 황산의 농도가 60[ml/l] 보다 높을 경우 전도성 염이 지나치게 많이 분포하여 씨드층(113)이 광택을 가지게 되므로, 소정의 거칠기를 갖는 씨드층(113)을 형성하기 어렵다.
한편, 씨드층(113)을 전해 도금법으로 형성할 경우에 공정 시간은 5∼20초로 설정하는 것이 바람직하다. 이는 상기 공정 시간이 5초 미만이면 씨드층(113)과 기저 소재(107)의 접착성이 떨어지고, 상기 공정 시간이 20초를 초과하는 경우 씨드층(113)의 표면이 벗겨지는 필링(peeling) 현상이 발생하기 때문이다.
씨드층(113)이 가지는 표면 거칠기(surface roughness: Ra)는 평균적으로 0.1∼0.5[um]인 것이 바람직하다. 씨드층(113)의 표면 거칠기가 0.1[um]보다 작으면 표면의 요철이 너무 작아 씨드층(113)의 상측에 형성될 보호층(115)의 요철 및 후속적으로 형성되는 도금층의 요철이 작아지기 때문에 몰딩부와의 인터로킹 효과가 저하될 수 있다. 반면, 씨드층(113)의 표면 거칠기가 0.5[um]보다 클 경우 씨드층(113)이 불안정하여 일부가 벗겨지는 필링(peeling)현상 또는 탈락 현상이 발생한다.
보호층(115)은 씨드층(113)의 표면에 형성되며, 씨드층(113)에 비해 저 전류 밀도를 인가되는 저속의 전해 도금법으로 형성될 수 있다. 이와 같이, 보호층(115)을 씨드층(113)과 동일한 금속 소재로 형성할 경우, 씨드층(113)과 보호층(115) 사이의 결합력이 우수하며, 제조 공정이 단순하여 신속하게 제1 도금층(111)을 형성할 수 있다.
보호층(115)의 두께는 0.125∼1.0[㎛]로 형성되는 것이 바람직하다. 보호층(115)의 두께가 0.125[㎛] 미만이면 씨드층(113)의 밀착력에 대한 보완이 부족할 수 있는 반면, 보호층(115)의 두께가 1.0[㎛]를 초과하면 보호층(115)의 표면 거칠기가 감소될 수 있다.
보호층(115)은 씨드층(113)의 표면에 얇게 형성되므로, 보호층(115)의 표면에도 씨드층(113)의 표면 거칠기가 반영될 수 있다. 즉, 보호층(115)의 표면에도 씨드층(113)의 표면에 대응되는 표면 거칠기가 형성되며, 그 거칠기는 씨드층(113)의 거칠기와 유사하게 0.1∼0.5[um] 정도로 형성될 수 있다.
한편, 씨드층(113)은 고전류에서 급속한 성장을 통해서 형성되므로, 기저 소재(107)와 밀착력이 다소 저하되거나 씨드층(113)의 일부가 탈락될 수 있다. 그러나 보호층(115)이 씨드층(113)의 표면에 형성되어 씨드층(113)의 밀착력이 약한 부분을 보완해 주므로, 씨드층(113)의 밀착력이 효과적으로 향상될 수 있다. 따라서, 씨드층(113)은 기저 소재(107)에 안정적으로 고정될 수 있다. 또한, 보호층(115)은 이물질이 씨드층(113)으로 침입하는 것을 방지하는 역할도 한다.
이와 같이, 씨드층(113)의 밀착력은 보호층(115)에 의해서 보완되므로 제1 금속층(111)은 전체적으로 기저 소재(107)에 안정적으로 고정될 수 있다. 또한, 제1 금속층(111)은 기저 소재(107)로부터 단번에 형성되어 표면 거칠기를 가지는 도금층에 비해서 유연성이 뛰어나 와이어 본딩 공정에 있어서 와이어의 본딩력을 더욱 향상시킬 수 있다.
씨드층(113)과 보호층(115)을 서로 다른 금속으로 구성할 경우에도 상기와 유사한 방법으로 실행될 수 있다.
제2 금속층(121)1은 제1 금속층(111)1의 표면에 형성된다. 제2 금속층(121)의 표면은 제1 금속층(111) 표면의 거칠기가 반영되어 거칠게 형성될 수 있다. 제3 금속층 내지 제4 금속층(1311, 1411)도 제1 금속층(1111) 표면의 거칠기가 반영되어 거칠게 형성될 수 있다.
한편, 도시되지 않았으나, 도 3 및 도 4의 실시예와 같이 기저 소재(107) 표면에 거칠기를 형성하거나, 기저 소재(107)와 제1 금속층(1111) 사이에 표면이 거칠기를 가지는 개질층(110)을 형성함으로써, 리드 프레임 표면이 거칠기를 가지게 할 수도 있다.
도 9는 본 발명의 또 다른 실시예에 따른 리드 프레임(106)에 반도체 칩이 장착된 상태를 도시한 단면도이다.
한편, 도 9를 참조하면 제4 금속층(141)의 표면의 적어도 일부, 예컨대 반도체 칩(211)이 장착되는 부분인 다이 패드(107-1)에는 유기 피막층(151)이 코팅될 수 있다. 유기 피막층(151)은 유기물을 포함하여 이루어진다. 반도체 칩(211)을 리드 프레임(107)의 다이 패드(107-1)에 장착하는 다이 어태치 공정에서 반도체 칩(211)은 에폭시에 의해 다이 패드(107-1)에 장착된다. 이 과정에서 에폭시의 블리딩(bleeding) 현상이 발생할 수 있는데, 유기 피막층(151)은 이러한 에폭시의 블리딩 현상을 매우 효과적으로 억제해주는 역할을 한다.
도 10은는 리드 프레임들의 변색 테스트 결과를 보여준다. 도 5의 (a)는 기저 소재(도 2의 107)의 표면에 니켈층(25[um])/팔라듐층(0.5[um])/은층(5[um])이 도금된 리드프레임, (b)는 기저 소재(도 2의 107)의 표면에 니켈층(25[um])/팔라듐층(0.5[um])/금층(0.25[um])이 도금된 리드 프레임 및 (c)는 본 발명에 따른 리드 프레임 즉, 기저 소재(도 2의 107)의 표면에 니켈층(25[um])/팔라듐층(0.5[um])/은층(5[um])/은-팔라듐 합금층(0.2[um])(팔라듐 함량: 20[atomic%])이 도금된 리드 프레임의 변색 테스트 결과를 보여준다.
테스트 조건은 리드 프레임들을 제조 공정에서 열적 이력(175℃에서 1시간, 200℃에서 40분, 175℃에서 4시간)을 거치고, 항온항습(20℃,45%RH)의 조건으로 5%의 황화암모늄 용액이 담긴 챔버(chamber)에 15분간 넣어놓는 것이다.
도 10를 참조하면, (b)와 (c)의 리드 프레임들은 거의 변색이 되지 않았고, (a)의 리드 프레임은 변색이 많이 되었음을 알 수 있다. 즉, 본 발명에 따른 리드 프레임(c)은 최외곽에 금(Au)으로 도금된 층을 갖는 리드 프레임(b)과 유사한 내변색 특성을 갖지만, 일반적인 리드 프레임(a)에 비해서는 내변색 특성이 월등함을 알 수 있다.
도 11은 본 발명에 따른 리드 프레임(도 2의 101)의 솔더 젖음성 테스트 결과를 보여주고, 도 12은 본 발명에 따른 리드 프레임(도 2의 101)의 납땜성 테스트 결과를 보여준다.
테스트에 사용된 리드 프레임(도 2의 101)은 기저 소재(도 2의 107)의 표면에 니켈층/팔라듐층(0.5[um])/은층(5[um])/은-팔라듐 합금층(0.2[um])(팔라듐 함량: 20[atomic%])이 도금된 구조를 갖는다.
테스트 조건은 리드 프레임(도 2의 101)을 175℃에서 4시간, 스팀 에이징(steam aging)에 8시간동안 노출시키고, 플럭스(R-flux: α-100)에 5초간 노출시킨 것이다.
도 12을 참조하면, 제로 크로쓰 타임(zero cross time)이 2번의 측정에서 각각 0.0초, 0.3초로 나타났다. 이것은 솔더 젖음성이 매우 양호함을 나타낸다.
도 12을 참조하면, 리드 프레임(도 2의 101)의 리드들에 솔더가 전체적으로 충분히 두툼하게 묻어 있는 것을 볼 수 있다. 이것은 납땜성이 매우 양호함을 나타낸다.
아래 표 1은 본 발명에 따른 리드 프레임(도 2의 101)의 와이어 본딩 접착력 테스트 결과를 보여준다.
아래 표 1은 최외곽층에 금(Au)이 형성된 리드 프레임과 본 발명에 따른 리드 프레임(도 2의 101) 즉, 기저 소재의 표면에 니켈층/팔라듐층/은층(5[um])/은-팔라듐 합금층(0.2[um])(팔라듐 함량: 20[atomic%])이 도금된 리드 프레임을 비교하여 보여준다.
와이어 본딩 접착력 테스트는 각각 와이어 본딩된 3개의 리드 프레임들을 175℃에서 2시간동안 큐어링(curing)을 실시한 상태에서 진행되었다.
최외곽층에 금층이 형성된 리드 프레임 기저 소재의 표면에 니켈층/팔라듐층/은층(5[um])/은-팔라듐 합금층(0.2[um])(팔라듐 함량: 20[atomic%])이 도금된 리드 프레임
평균(gf) 7.69 7.45
최소치(gf) 4.95 4.99
상기 표 1에서 알 수 있듯이, 본 발명에 따른 리드 프레임(도 2의 101)의 와이어 본딩 접착력은 최외곽층에 금층이 형성된 리드 프레임과 큰 차이가 없을 정도로 접착력이 좋다.
상술한 바와 같이, 본 발명에 따른 리드 프레임((도 2의 101)은 구리 소재의 본딩 와이어(도 8의 231)와 접착력이 강하고, 다이 어태치 공정 시에 에폭시의 블리딩 현상이 효과적으로 억제된다. 또한 최외각 금속층(도 2의 141)을 은-팔라듐 합금으로 형성함으로써 고가의 금을 사용하지 않게 되어 리드 프레임(도 2의 101)의 제조 단가가 대폭적으로 감소된다. 또한, 내변색 특성이 매우 좋고, 솔더의 젖음성과 납땜성이 향상된다.
도 13은 본 발명에 따른 리드 프레임(106)을 구비하여 제조된 반도체 패키지(200)의 일 예를 개략적으로 도시한 것이다. 도 8을 참조하면, 반도체 칩(211)이 에폭시(221)에 의해 다이 패드(107-1)에 접착되고, 본딩 와이어들(231)을 이용하여 반도체 칩(211)과 리드부(107-2)를 전기적으로 연결하며, 반도체 칩(211)의 반대편에 복수개의 솔더볼들(251)을 형성한다. 복수개의 솔더볼들(251)은 리드부(107-2)의 상하부를 전기적으로 연결하는 비어라인(via line)들(도시 안됨)을 통하여 본딩 와이어들(231)에 전기적으로 연결된다. 결과적으로, 복수개의 솔더볼들(251)은 반도체 칩(211)과 전기 신호를 주고받을 수 있다. 반도체 칩(211)과 본딩 와이어들(231) 및 리드 프레임(101)의 일부 또는 전부가 몰드 수지(241), 예컨대 에폭시 몰드 컴파운드(Epoxy Mold Compound)에 의해 밀봉됨으로써 반도체 패키지(200)가 완성된다.
상기와 같이, 반도체 칩(211)이 리드 프레임(106)에 접착될 때 에폭시(221)의 블리딩 현상이 효과적으로 억제되고, 본딩 와이어들(231)의 접합력이 크게 향상되기 때문에 반도체 패키지(200)는 높은 신뢰성을 갖는다.
또한, 리드 프레임(106)의 표면에 형성된 거칠기로 인하여 리드 프레임(106)과 몰드 수지(241) 사이의 밀착성이 우수하다. 따라서 몰드 수지(241)의 계면의 분리가 방지되고, 이물질이 외부로부터 몰드 수지(241)의 내부의 리드 프레임(106)으로 침투하는 것이 방지된다.
도 13에서는 도 7의 리드 프레임(106)에 의한 반도체 패키지를 도시하였으나, 같은 방식으로 도 2 내지 도 6에 도시된 리드 프레임(101, 102, 103, 104, 105)을 이용하여 반도체 패키지를 제조할 수도 있다. 한편, 도 2 내지 도 5에 도시된 리드 프레임(101, 102, 103, 104)을 이용하여 반도체 패키지를 제조하는 경우, 상술하였듯이 반도체 패키지 제조 후의 리드 프레임(101, 102, 103, 104)의 제3 금속층(131, 1311)에는 은 이외에도 제2 금속층(121, 1211)에서 확산된 팔라듐을 포함하는 것을 특징으로 한다. 본 발명은 도면들에 도시된 실시예들을 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이들로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (18)

  1. 기저 소재;
    상기 기저 소재의 적어도 일 면의 표면에 형성되며, 니켈을 포함하는 제1 금속층;
    상기 제1 금속층의 표면에 형성되며, 팔라듐을 포함하는 제2 금속층;
    상기 제2 금속층의 표면에 형성되며, 은을 포함하는 제3 금속층; 및
    상기 제3 금속층의 표면에 형성되며, 은-팔라듐 합금을 포함하며 제4 금속층;을 구비하고,
    상기 제4 금속층의 상기 은-팔라듐 합금에 포함된 팔라듐의 함량은 5∼50 [atomic%]과 4.4∼46 [weight%] 중 하나이며 상기 제4 금속층의 두께는 0.0002∼0.02[㎛]인 리드 프레임.
  2. 제1항에 있어서,
    상기 제3 금속층의 두께는 상기 제2 금속층의 두께보다 얇은 박막인 리드 프레임.
  3. 제2항에 있어서,
    상기 제3 금속층은 은-팔라듐 합금을 포함하는 리드 프레임.
  4. 제1항에 있어서,
    상기 제2 금속층의 두께는 0.002∼0.03[㎛]이고, 상기 제3 금속층의 두께는 0.02∼0.5[㎛]인 리드 프레임.
  5. 제4항에 있어서,
    상기 제3 금속층의 두께는 상기 제2 금속층의 두께보다 두꺼운 리드 프레임.
  6. 제1항에 있어서,
    상기 제4 금속층의 상기 은-팔라듐 합금에는 금(Au), 니켈(Ni), 구리(Cu), 코발트(Co), 몰리브덴(Mo), 루테늄(Ru), 주석(Sn), 및 인듐(In)의 적어도 하나를 포함하는 첨가물이 첨가되며, 상기 은-팔라듐 합금에서 상기 첨가물의 분율은 10[%] 미만인 리드 프레임.
  7. 제1항에 있어서,
    상기 기저 소재의 표면을 거칠게 개질한 리드 프레임.
  8. 제1항에 있어서,
    상기 기저 소재와 상기 제1 금속층 사이에 표면이 거칠게 개질된 개질층;을 더 포함하는 리드 프레임.
  9. 제1항에 있어서,
    상기 제1 금속층은 니켈 합금을 포함하는 리드 프레임.
  10. 제1항에 있어서,
    제2 금속층은 팔라듐 합금을 포함하는 리드 프레임.
  11. 제10항에 있어서,
    상기 제2 금속층은 니켈(Ni), 구리(Cu), 코발트(Co), 몰리브덴(Mo), 루테늄(Ru), 주석(Sn) 및 인듐(In) 중 적어도 하나와 팔라듐 소재의 합금으로 구성된 리드 프레임.
  12. 제1항에 있어서,
    상기 제4 금속층의 표면에 형성된 유기 피막층을 더 구비하는 리드 프레임.
  13. 제3항에 있어서,
    상기 은-팔라듐 합금에는 금(Au), 니켈(Ni), 구리(Cu), 코발트(Co), 몰리브덴(Mo), 루테늄(Ru), 주석(Sn) 및 인듐(In) 중 적어도 하나가 첨가될 수 있는 리드 프레임.
  14. 다이 패드와 리드부를 구비하는 기저 소재, 상기 기저 소재의 적어도 일 면의 표면에 형성되며 니켈을 포함하는 제1 금속층, 상기 제1 금속층의 표면에 형성되며 팔라듐을 포함하는 제2 금속층, 상기 제2 금속층의 표면에 형성되며 은을 포함하는 제3 금속층, 및 상기 제3 금속층의 표면에 형성되며 은-팔라듐 합금을 포함하는 제4 금속층을 구비하는 리드 프레임;
    상기 다이 패드에 접착되는 반도체 칩; 및
    상기 반도체 칩과 상기 리드부를 연결하는 복수개의 본딩 와이어들을 구비하고,
    상기 제4 금속층의 상기 은-팔라듐 합금에 포함된 팔라듐의 함량은 5∼50 [atomic%]과 4.4∼46 [weight%] 중 하나이며 상기 제4 금속층의 두께는 0.0002∼0.02[㎛]인 반도체 패키지.
  15. 제14항에 있어서,
    상기 제4 금속층의 상기 은-팔라듐 합금에는 금(Au), 니켈(Ni), 구리(Cu), 코발트(Co), 몰리브덴(Mo), 루테늄(Ru), 주석(Sn), 및 인듐(In)의 적어도 하나를 포함하는 첨가물이 첨가되며, 상기 은-팔라듐 합금에서 상기 첨가물의 분율은 10[%] 미만인 반도체 패키지.
  16. 제14항에 있어서,
    상기 리드 프레임은 상기 제4 금속층의 표면에 형성된 유기 피막층을 더 구비하는 반도체 패키지.
  17. 제14항에 있어서,
    상기 제2 금속층의 두께는 0.002∼0.03[㎛]이고, 상기 제3 금속층의 두께는 0.02∼0.5[㎛]인 반도체 패키지.
  18. 제17항에 있어서,
    상기 제3 금속층의 두께는 상기 제2 금속층의 두께보다 두꺼운 반도체 패키지.
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