KR20130061516A - 리드 프레임 및 이를 포함하는 반도체 패키지 - Google Patents

리드 프레임 및 이를 포함하는 반도체 패키지 Download PDF

Info

Publication number
KR20130061516A
KR20130061516A KR1020110127865A KR20110127865A KR20130061516A KR 20130061516 A KR20130061516 A KR 20130061516A KR 1020110127865 A KR1020110127865 A KR 1020110127865A KR 20110127865 A KR20110127865 A KR 20110127865A KR 20130061516 A KR20130061516 A KR 20130061516A
Authority
KR
South Korea
Prior art keywords
metal layer
palladium
lead frame
silver
copper
Prior art date
Application number
KR1020110127865A
Other languages
English (en)
Inventor
백성관
신동일
박세철
Original Assignee
삼성테크윈 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성테크윈 주식회사 filed Critical 삼성테크윈 주식회사
Priority to KR1020110127865A priority Critical patent/KR20130061516A/ko
Priority to PCT/KR2012/009087 priority patent/WO2013081306A1/en
Publication of KR20130061516A publication Critical patent/KR20130061516A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • H01L23/49582—Metallic layers on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48799—Principal constituent of the connecting portion of the wire connector being Copper (Cu)
    • H01L2224/488—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48838—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48839—Silver (Ag) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83399—Material
    • H01L2224/8349—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85439—Silver (Ag) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00015—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed as prior art
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/183—Connection portion, e.g. seal
    • H01L2924/18301—Connection portion, e.g. seal being an anchoring portion, i.e. mechanical interlocking between the encapsulation resin and another package part

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

본 발명은 리드 프레임 및 이를 포함하는 반도체 패키지에 관한 것이다. 본 발명의 리드 프레임은, 기저 소재; 상기 기저 소재의 적어도 일 면의 표면에 구리로 형성된 제1 금속층; 및 상기 제1 금속층의 표면에 형성되며, 적어도 은-팔라듐을 포함하는 합금으로 구성된 제2 금속층을 구비한다.

Description

리드 프레임 및 이를 포함하는 반도체 패키지{lead frame and semiconductor package including the same}
본 발명은 전기 소자에 관한 것으로, 특히 리드 프레임 및 이를 포함하는 반도체 패키지에 관한 것이다.
리드 프레임(lead frame)은 반도체 칩을 외부 장치와 전기적으로 연결시켜줄 뿐만 아니라 반도체 칩(chip)을 지지해주는 역할을 한다. 반도체 칩을 리드 프레임에 접착하고, 본딩 와이어(bonding wire)를 이용하여 반도체 칩을 리드 프레임에 본딩한 후 몰드(mold) 수지로 밀봉함으로써, 반도체 패키지(package)가 제조된다.
최근에는 반도체 패키지 제조 공정에서 납을 사용하지 않기 위하여 팔라듐 선도금 프레임(Palladium Preplated Frame; 이하, PPF로 약칭함) 방식의 리드 프레임이 널리 사용되고 있다. PPF 방식은 니켈 도금층 위에 팔라듐 도금층을 형성하는 방식으로, 열이 가해지는 조립 공정에서 팔라듐이 산화되거나, 니켈이 팔라듐 도금층에 확산되어 팔라듐 도금층의 표면에 니켈 산화물을 만들어, 와이어 본딩성과 솔더 젖음성/납땜성을 나쁘게 한다.
이를 해결하기 위하여 한국공개특허(2010-0103015)에서는 팔라듐 도금층 위에 금(Au) 도금층을 형성한 구조를 제공한다. 그러나, 금(Au)은 다른 금속 재료에 비해 무게당 가격이 수배에서 수십배에 이르는 매우 고가이기 때문에 리드 프레임의 제조 비용이 너무 높아지며, 이로 인하여 리드프레임의 경쟁력이 저하된다는 문제점이 있다.
리드 프레임의 제조 비용을 줄이기 위해 일본공개특허(1999-111909)에서는 금(Au)을 사용하지 않고 니켈 도금층 위에 팔라듐 합금 도금층을 형성한 구조를 제공한다. 이 때, 팔라듐 합금의 팔라듐 함량이 50% 이상이며, 그 두께는 0.05∼1[um]으로 이루어진다. 그러나, 팔라듐의 가격 또한 금(Au)에 비견될 만큼 비싸서 팔라듐 합금 도금층에 포함되는 팔라듐의 함량이 50% 이상이고 그 두께가 0.05∼1[um]일 경우, 리드 프레임의 제조 비용은 금(Au) 도금층을 형성할 경우에 비해 크게 낮아지지 않는다. 이뿐만 아니라, 팔라듐 소재는 솔더 젖음성에 많은 영향을 주게 되는데, 팔라듐 소재의 함량이 50% 이상인 경우에 솔더 젖음성/납땜성이 떨어지는 문제점이 있다.
본 발명은 솔더 젖음성과 납땜성이 좋고 구리 와이어와의 본딩성이 우수하며, 제조 가격이 낮은 리드 프레임을 제공하기 위한 것이다.
본 발명은 또한, 상기 리드 프레임을 이용하여 제조되며, 높은 신뢰성을 가지면서도 제조 가격이 낮은 반도체 패키지를 제공하기 위한 것이다.
상기 과제를 해결하기 위한 본 발명의 리드 프레임은,
기저 소재; 상기 기저 소재의 적어도 일 면의 표면에 구리로 형성된 제1 금속층; 및 상기 제1 금속층의 표면에 형성되며, 적어도 은-팔라듐을 포함하는 합금으로 구성된 제2 금속층을 구비한다.
상기 제1 금속층은 조화 표면 처리될 수 있다.
상기 제2 금속층의 두께는 0.5∼5 [um]로 형성되는 것이 바람직하다.
상기 제2 금속층은 은-팔라듐-구리(Ag-Pd-Cu) 합금이나, 은-팔라듐-금(Ag-Pd-Au) 또는 은-팔라듐-구리-금(Ag-Pd-Cu-Au) 등으로 구성될 수 있다.
상기 제2 금속층이 은-팔라듐 합금으로 구성될 경우에 상기 은-팔라듐 합금에 포함되는 팔라듐의 함량은 1∼30 [Atomic%]와 0.9∼27.7 [weight%] 중 하나로 구성될 수 있고, 상기 제2 금속층이 은-팔라듐-구리 합금으로 구성될 경우에 상기 은-팔라듐-구리 합금에 포함되는 팔라듐의 함량은 1∼30 [Atomic%]로, 구리의 함량은 1∼30 [Atomic%]으로 구성될 수 있으며, 상기 제2 금속층이 은-팔라듐-금으로 구성될 경우에 상기 은-팔라듐-금 합금에 포함된 팔라듐의 함량은 1∼30 [Atomic%]로, 금의 함량은 1∼10 [Atomic%]로 구성될 수 있고, 상기 제2 금속층이 은-팔라듐-구리-금으로 구성될 경우에 상기 은-팔라듐-구리-금 합금에 포함되는 팔라듐의 함량은 1∼30 [Atomic%]로, 구리의 함량은 1∼30 [Atomic%]로, 금의 함량은 1∼10 [Atomic%]로 구성될 수 있다.
상기 제2 금속층의 표면에 유기 피막층이 더 형성될 수 있다.
상기 기저 소재의 표면은 플라즈마 처리될 수 있다.
상기 과제를 해결하기 위한 본 발명의 반도체 패키지는,
다이 패드와 리드부를 구비하는 기저 소재, 상기 기저 소재의 적어도 일 면의 표면에 형성된 제1 금속층, 및 상기 제1 금속층의 표면에 형성되며 적어도 은-팔라듐을 포함하는 합금으로 형성된 제2 금속층을 구비하는 리드 프레임; 상기 다이 패드에 접착된 반도체 칩; 및 상기 반도체 칩과 상기 리드부를 연결하는 복수개의 본딩 와이어들을 구비한다.
상술한 바와 같이, 본 발명에 따른 리드 프레임은 구리 소재의 본딩 와이어와 접착력이 강하고, 다이 어태치(die attach) 공정 시에 에폭시의 블리딩 현상이 효과적으로 억제된다. 또한 최외각 금속층이 은-팔라듐 합금 또는 은-팔라듐을 포함하는 합금으로 형성됨으로써 고가의 금을 사용하지 않게 되어 리드 프레임의 제조 단가가 대폭적으로 감소되고, 솔더의 젖음성과 납땜성이 향상된다.
또한, 본 발명에 따른 반도체 패키지는 상기의 리드 프레임을 구비함으로써, 높은 신뢰성을 가지면서도 제조 단가가 크게 낮아지게 된다.
도 1은 본 발명이 적용될 수 있는 리드 프레임의 일 예의 평면도이다.
도 2는 본 발명에 따른 리드 프레임의 일부분의 단면도이다.
도 3은 도 2의 V부분을 확대 도시한 도면이다.
도 4는 본 발명에 따른 리드 프레임에 반도체 칩이 장착된 상태를 도시한 단면도이다.
도 5는 본 발명에 따른 리드 프레임의 납땜성 테스트 결과를 보여준다.
도 6은 본 발명에 따른 리드 프레임의 솔더 젖음성 테스트 결과를 보여준다.
도 7은 본 발명에 따른 리드 프레임을 이용하여 제조된 반도체 패키지의 개략적인 단면도이다.
이하, 첨부한 도면들을 참고하여 본 발명의 실시예에 대하여 상세히 설명하기로 한다. 각 도면에 제시된 참조부호들 중 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명이 적용될 수 있는 리드 프레임의 일 예의 평면도이다. 도 1을 참조하면, 리드 프레임(100)은 다이 패드(103)와 리드부(105)를 구비한다. 다이 패드(103)에는 반도체 칩(도 7의 211)이 부착된다. 리드부(105)는 복수개의 리드들로 이루어지며, 복수개의 와이어들(도 7의 231)에 의해 반도체 칩(도 7의 211)과 연결된다. 따라서, 반도체 칩(도 7의 211)에서 출력되는 전기 신호는 리드부(105)를 통해서 외부 장치로 전달되고, 상기 외부 장치로부터 리드부(105)로 입력되는 전기 신호는 반도체 칩(도 7의 211)으로 전달될 수가 있다.
도 2는 본 발명에 따른 리드 프레임의 일부분의 단면도이다. 도 2를 참조하면, 본 발명에 따른 리드 프레임(101)은 기저 소재(107), 제1 금속층(111) 및 제2 금속층(121)을 구비한다.
기저 소재(107)는 제1 및 제2 금속층들(111,121)이 도금되는 밑바탕 소재로써 평평한 금속판으로 구성되며, 제1 및 제2 금속층들(111,121)을 평평하게 지지하는 경화 소재로 구성된다. 제1 및 제2 금속층들(111,121)은 기저 소재(107)의 양 면에 형성될 수도 있고, 일 면에만 형성될 수도 있다. 기저 소재(107)는 도 1에 도시된 리드 프레임(100)에서 다이 패드(107-1)와 리드부(107-2)에 해당된다. 기저 소재(107)는 구리 또는 구리 합금 소재로 구성될 수 있다.
기저 소재(107)와 구리로 구성된 제1 금속층(111) 사이의 밀착력을 향상시키기 위하여 기저 소재(107)의 표면은 플라즈마 처리될 수 있다.
제1 금속층과 제2 금속층은 다음과 같이 여러 가지 실시예들에 의해 형성될 수 있다.
(1) 제1 실시예
제1 금속층(111)은 구리 스트라이크 도금으로 구성되고, 제2 금속층(121)은 은-팔라듐(Ag-Pd) 합금으로 구성될 수 있다.
제1 금속층(111)은 기저 소재(107)의 표면에 형성된다. 제1 금속층(111)은 구리 스트라이크 도금으로 구성되며, 전해 도금법에 의해 형성될 수 있다. 전해 도금법으로써, 기저 소재(107)를 금속 이온 용액조에 넣고 고전류를 인가함으로써 제1 금속층(111)이 형성될 수 있다.
제2 금속층(121)은 제1 금속층(111)의 표면에 형성되어 리드 프레임(101)의 최외각 금속층을 이룬다. 제2 금속층(121)은 은-팔라듐(Ag-Pd) 합금 소재로 형성될 수 있다. 제2 금속층(141)을 이루는 은-팔라듐 합금에는 다른 금속 소재, 예컨대 금(Au), 니켈(Ni), 구리(Cu), 코발트(Co), 몰리브덴(Mo), 루테늄(Ru), 인(P), 주석(Sn), 인듐(In) 등이 첨가될 수 있으며, 이들의 분율의 합은 10[%]를 초과하지 않는 것이 바람직하다. 제2 금속층(121)은 안정성, 가격 및 표면 거칠기를 고려하여 0.5∼5[㎛]의 두께를 가지며, 그 팔라듐 함량은 1∼30 [atomic%] 또는 0.9∼27.7[weight%]로 구성되는 것이 바람직하다.
(2) 제2 실시예
제1 금속층(111)은 니켈 또는 니켈 합금으로 구성되고, 제2 금속층(121)은 은-팔라듐(Ag-Pd) 합금으로 구성될 수 있다.
제1 금속층(111)은 기저 소재(107)의 표면에 형성된다. 제1 금속층(111)은 니켈 또는 니켈 합금으로 형성되며, 전해 도금법에 의해 형성될 수 있다. 예컨대, 기저 소재(107)를 금속 이온 용액조에 넣고 고전류를 인가하여 전해 도금함으로써 제1 금속층(111)이 형성될 수 있다.
제2 금속층(121)을 구성하는 은-팔라듐 합금에 대해서는 제1 실시예에서 설명한 것과 동일함으로 중복 설명은 생략하기로 한다.
(3) 제3 실시예
제1 금속층(111)은 조화(roughness) 표면 처리된 구리 도금층으로 형성되고, 제2 금속층(121)은 은-팔라듐(Ag-Pd) 합금으로 구성될 수 있다.
제1 금속층(111)은 기저 소재(107)의 표면에 형성된다. 제1 금속층(111)은 구리 도금층으로 형성되고, 그 표면은 조화(roughness) 처리됨으로써, 제1 금속층(111)의 표면은 거칠어진다. 즉, 제1 금속층(111)은 구리를 이용하여 조화 표면 처리를 할 수 있다. 구리를 이용한 조화 표면 처리를 위해, 기저 소재(107)를 황산 구리 용액 속에 넣고 5∼20초의 짧은 시간 동안 15 A/dm2 (ASD) 이상의 고전류 밀도를 인가하여 급속하게 성장시킴으로써 기조 소재(107) 위에 구리 도금층이 형성되고, 그 표면은 노듈(nodule) 모양으로 형성되어 그 표면이 거칠어지게 된다.
제2 금속층(121)을 구성하는 은-팔라듐 합금에 대해서는 제1 실시예에서 설명한 것과 동일함으로 중복 설명은 생략하기로 한다.
제1 내지 제3 실시예와 같이, 리드 프레임(101)의 최외각을 이루는 제2 금속층(121)은 은-팔라듐(Ag-Pd) 합금으로 형성되며, 제2 금속층(121)에 금(Au)보다 활성이 큰 은(Ag)이 포함됨으로써, 다이 어태치 공정에 사용되는 에폭시의 블리딩 현상이 효과적으로 감소된다. 에폭시의 블리딩 현상을 감소시키기 위해서는 제2 금속층(121)에 함유되는 은(Ag)의 분율을 확보할 필요가 있다. 즉, 제2 금속층(121)을 구성하는 은-팔라듐 합금에서 팔라듐의 분율은 40%를 넘지 않는 것이 바람직하다. 제2 금속층(121)을 은-팔라듐 합금으로 형성함으로써, 리드 프레임(101)의 연성 및 내식성이 향상된다.
(4) 제4 실시예
제1 금속층(111)은 구리 스트라이크 도금으로 구성되고, 제2 금속층(121)은 은-팔라듐-금(Ag-Pd-Au) 합금으로 구성될 수 있다.
제1 금속층(111)을 구성하는 스트라이크 도금에 대해서는 제1 실시예에서 설명한 바와 동일함으로 이에 대한 중복 설명은 생략하기로 한다.
제2 금속층(121)은 제1 금속층(111)의 표면에 형성되어 리드 프레임(101)의 최외각 금속층을 이룬다. 제2 금속층(121)은 은-팔라듐-금(Ag-Pd-Au) 합금 소재로 형성될 수 있다. 제2 금속층(121)은 안정성, 가격 및 표면 거칠기를 고려하여 0.5∼5[㎛]의 두께를 가지며, 팔라듐 함량은 1∼30 [atomic%], 금(Au)은 1∼10[atomic%]로 구성되는 것이 바람직하다.
(5) 제5 실시예
제1 금속층(111)은 조화 표면 처리된 구리 도금층으로 형성되고, 제2 금속층(121)은 은-팔라듐-금(Ag-Pd-Au) 합금으로 구성될 수 있다.
제1 금속층(111)을 구성하는 조화 표면 처리된 구리 도금층에 대해서는 제3 실시예에서 설명한 바와 같고, 제2 금속층(121)을 구성하는 은-팔라듐-금 합금에 대해서는 제4 실시예에서 설명한 바와 동일함으로, 이들에 대한 중복 설명은 생략하기로 한다.
(6) 제6 실시예
제1 금속층(111)은 구리 스트라이크 도금으로 구성되고, 제2 금속층(121)은 은-팔라듐-구리(Ag-Pd-Cu) 합금으로 구성될 수 있다.
제1 금속층(111)을 구성하는 구리 스트라이크 도금에 대해서는 제1 실시예에서 설명한 바와 동일함으로 이에 대한 중복 설명은 생략하기로 한다.
제2 금속층(121)은 제1 금속층(111)의 표면에 형성되어 리드 프레임(101)의 최외각 금속층을 이룬다. 제2 금속층(121)은 은-팔라듐-구리(Ag-Pd-Cu) 합금 소재로 형성될 수 있다. 제2 금속층(121)은 안정성, 가격 및 표면 거칠기를 고려하여 0.5∼5[㎛]의 두께를 가지며, 팔라듐 함량은 1∼30 [atomic%], 구리(Cu)는 1∼30[atomic%]로 구성되는 것이 바람직하다.
(7) 제7 실시예
제1 금속층(111)은 조화 표면 처리된 구리 도금층으로 형성되고, 제2 금속층(121)은 은-팔라듐-구리(Ag-Pd-Cu) 합금으로 구성될 수 있다.
제1 금속층(111)을 구성하는 조화 표면 처리된 구리 도금층에 대해서는 제3 실시예에서 설명한 바와 동일하며, 제2 금속층(121)을 구성하는 은-팔라듐-구리 합금에 대해서는 제6 실시예에서 설명한 바와 동일함으로, 이들에 대한 중복 설명은 생략하기로 한다.
(8) 제8 실시예
제1 금속층(111)은 구리 스트라이크 도금으로 구성되고, 제2 금속층(121)은 은-팔라듐-구리-금(Ag-Pd-Cu-Au) 합금으로 구성될 수 있다.
제1 금속층(111)을 구성하는 구리 스트라이크 도금에 대해서는 제1 실시예에서 설명한 바와 동일함으로 이에 대한 중복 설명은 생략하기로 한다.
제2 금속층(121)은 제1 금속층(111)의 표면에 형성되어 리드 프레임(101)의 최외각 금속층을 이룬다. 제2 금속층(121)은 은-팔라듐-구리-금(Ag-Pd-Cu-Au) 합금 소재로 형성될 수 있다. 제2 금속층(121)은 안정성, 가격 및 표면 거칠기를 고려하여 0.5∼5[㎛]의 두께를 가지며, 팔라듐 함량은 5∼30 [atomic%], 구리(Cu)는 1∼30[atomic%], 금(Au)은 1∼10[atomic%]로 구성되는 것이 바람직하다.
(9) 제9 실시예
제1 금속층(111)은 조화 표면 처리되고, 제2 금속층(121)은 은-팔라듐-구리-금(Ag-Pd-Cu-Au) 합금으로 구성될 수 있다.
제1 금속층(111)을 구성하는 조화 표면 처리된 구리 도금층에 대해서는 제3 실시예에서 설명한 바와 동일하며, 제2 금속층(121)을 구성하는 은-팔라듐-구리-금 합금에 대해서는 제8 실시예에서 설명한 바와 동일함으로, 이들에 대한 중복 설명은 생략하기로 한다.
(10) 제10 실시예
제1 금속층(111)은 니켈-팔라듐(Ni-Pd) 합금으로 구성되고, 제2 금속층(121)은 은-팔라듐-구리-금(Ag-Pd-Cu-Au) 합금으로 구성될 수 있다.
제1 금속층(111)은 기저 소재(107)의 표면에 형성된다. 제1 금속층(111)은 니켈-팔라듐(Ni-Pd) 합금으로 구성될 수 있다.
제2 금속층(121)은 안정성, 가격 및 표면 거칠기를 고려하여 0.5∼5[㎛]의 두께를 가지며, 팔라듐 함량은 1∼30 [atomic%], 구리(Cu)는 1∼30[atomic%], 금(Au)은 1∼10[atomic%]로 구성되는 것이 바람직하다.
도 3은 도 2의 V부분을 확대 도시한 도면이다. 도 3을 참조하면, 제1 금속층(111)은 2개층 즉, 씨드층(seed layer)(113)과 보호층(115)으로 구성될 수 있다. 씨드층(113)은 기저 소재(107)의 표면에 형성되며, 보호층(115)은 씨드층(113)의 표면에 형성된다. 씨드층(113)과 보호층(115)은 동일한 금속으로 구성될 수도 있고, 서로 다른 금속 소재로 형성될 수도 있다.
씨드층(113)은 그 표면이 거칠게 형성될 수 있다. 이를 위해, 기저 소재(107)를 황산 구리 용액 속에 넣고 5∼20초의 짧은 시간 동안 15 A/dm2 (ASD) 이상의 고전류 밀도를 인가하면서 씨드층(113)을 급속하게 성장시킴으로써 씨드층(113)의 표면은 노듈(nodule) 모양으로 형성되어 그 표면이 거칠어지게 된다.
이하, 씨드층(113)과 보호층(115)을 모두 동일한 금속, 예컨대 구리로 형성하되 거칠게 형성하는 방법에 대해 설명하기로 한다.
씨드층(113)을 구리로 형성하기 위하여 사용되는 황산 구리 용액은 황산(CuSO4)과 황산 구리 수화물(CuSO4ㅇ5H2O)을 포함한다. 황산 구리 용액에 포함되는 황산과 황산 구리 수화물(CuSO4 ㅇ5H2O)의 농도는 10∼30[g/l]의 값을 가지는 것이 바람직하다.
황산 구리 수화물(CuSO4ㅇ5H2O)의 농도가 10[g/l] 보다 낮을 경우, 황산 구리 이온이 부족하여 씨드층(113)의 전해 도금 공정 시간이 늘어나게 되고, 그에 따라 전류 밀도를 증가시켜야 한다. 이 경우 씨드층(113)의 성장이 불안정하여 씨드층(113)과 기저 소재(107)와의 접합력이 약화될 수 있다. 반면, 황산 구리 수화물(CuSO4ㅇ5H2O)의 농도가 30[g/l] 보다 높을 경우, 씨드층(113)이 과도하게 성장하여 스머트(smut)가 발생할 수 있다. 이러한 스머트는 씨드층(113)이 기저 소재(107)로부터 벗겨지거나 그 표면이 벗겨지는 필링(peeling) 현상을 유발할 수 있다. 또한 황산 구리 수화물(CuSO4ㅇ5H2O)의 농도가 30[g/l] 보다 크면, 씨드층(113)이 과도하게 성장하여 버(Burr)가 형성될 수 있다. 따라서, 황산 구리 수화물(CuSO4ㅇ5H2O)의 농도는 10∼30[g/l]의 값을 가지는 것이 바람직하다.
황산의 농도는 20∼60[ml/l]의 값을 갖는 것이 바람직하다. 황산의 농도가 20[ml/l] 보다 낮을 경우 전도성 염이 부족하여, 씨드층(113)에서 전류가 집중되는 부분이 타서 검게 변할 수 있다. 이럴 경우 씨드층(113)은 요구되는 표면 거칠기를 갖지 못하며 전도도도 감소될 수 있다. 반면, 황산의 농도가 60[ml/l] 보다 높을 경우 전도성 염이 지나치게 많이 분포하여 씨드층(113)이 광택을 가지게 되므로, 소정의 거칠기를 갖는 씨드층(113)을 형성하기 어렵다.
한편, 씨드층(113)을 전해 도금법으로 형성할 경우에 공정 시간은 5∼20초로 설정하는 것이 바람직하다. 이는 상기 공정 시간이 5초 미만이면 씨드층(113)과 기저 소재(107)의 접착성이 떨어지고, 상기 공정 시간이 20초를 초과하는 경우 씨드층(113)의 표면이 벗겨지는 필링(peeling) 현상이 발생하기 때문이다.
씨드층(113)이 가지는 표면 거칠기(surface roughness: Ra)는 평균적으로 0.1∼0.5[um]인 것이 바람직하다. 씨드층(113)의 표면 거칠기가 0.1[um]보다 작으면 표면의 요철이 너무 작아 씨드층(113)의 상측에 형성될 보호층(115)의 요철 및 후속적으로 형성되는 도금층의 요철이 작아지기 때문에 몰딩부와의 인터로킹 효과가 저하될 수 있다. 반면, 씨드층(113)의 표면 거칠기가 0.5[um]보다 클 경우 씨드층(113)이 불안정하여 일부가 벗겨지는 필링(peeling)현상 또는 탈락 현상이 발생한다.
보호층(115)은 씨드층(113)의 표면에 형성되며, 씨드층(113)에 비해 저 전류 밀도를 인가되는 저속의 전해 도금법으로 형성될 수 있다. 이와 같이, 보호층(115)을 씨드층(113)과 동일한 금속 소재로 형성할 경우, 씨드층(113)과 보호층(115) 사이의 결합력이 우수하며, 제조 공정이 단순하여 신속하게 제1 도금층(111)을 형성할 수 있다.
보호층(115)의 두께는 0.125∼1.0[㎛]로 형성되는 것이 바람직하다. 보호층(115)의 두께가 0.125[㎛] 미만이면 씨드층(113)의 밀착력에 대한 보완이 부족할 수 있는 반면, 보호층(115)의 두께가 1.0[㎛]를 초과하면 보호층(115)의 표면 거칠기가 감소될 수 있다.
보호층(115)은 씨드층(113)의 표면에 얇게 형성되므로, 보호층(115)의 표면에도 씨드층(113)의 표면 거칠기가 반영될 수 있다. 즉, 보호층(115)의 표면에도 씨드층(113)의 표면에 대응되는 표면 거칠기가 형성되며, 그 거칠기는 씨드층(113)의 거칠기와 유사하게 0.1∼0.5[um] 정도로 형성될 수 있다.
한편, 씨드층(113)은 고전류에서 급속한 성장을 통해서 형성되므로, 기저 소재(107)와 밀착력이 다소 저하되거나 씨드층(113)의 일부가 탈락될 수 있다. 그러나 보호층(115)이 씨드층(113)의 표면에 형성되어 씨드층(113)의 밀착력이 약한 부분을 보완해 주므로, 씨드층(113)의 밀착력이 효과적으로 향상될 수 있다. 따라서, 씨드층(113)은 기저 소재(107)에 안정적으로 고정될 수 있다. 또한, 보호층(115)은 이물질이 씨드층(113)으로 침입하는 것을 방지하는 역할도 한다.
이와 같이, 씨드층(113)의 밀착력은 보호층(115)에 의해서 보완되므로 제1 금속층(111)은 전체적으로 기저 소재(107)에 안정적으로 고정될 수 있다. 또한, 제1 금속층(111)은 기저 소재(107)로부터 단번에 형성되어 표면 거칠기를 가지는 도금층에 비해서 유연성이 뛰어나 와이어 본딩 공정에 있어서 와이어의 본딩력을 더욱 향상시킬 수 있다.
씨드층(113)과 보호층(115)을 서로 다른 금속으로 구성할 경우에도 상기와 유사한 방법으로 실행될 수 있다.
본 발명에 따르면, 리드 프레임(101)의 최외각층을 이루는 제2 금속층(121)이 금(Au)보다 활성이 큰 은(Ag)을 포함함으로 다이 어태치 공정에 사용되는 에폭시의 블리딩(bleeding) 현상이 효과적으로 감소된다. 에폭시의 블리딩 현상을 감소시키기 위해서는 제2 금속층(121)에 함유되는 은(Ag)의 분율을 확보할 필요가 있다. 즉, 제2 금속층(121)을 은-팔라듐 합금 또는 은-팔라듐을 포함하는 합금으로 형성하는 경우, 팔라듐의 분율은 40%를 넘지 않는 것이 바람직하다. 제2 금속층(121)을 은-팔라듐 합금 또는 은-팔라듐을 포함하는 합금으로 형성할 경우, 리드 프레임(101)의 연성 및 내식성이 향상된다.
한편, 도 4를 참조하면 제2 금속층(121)의 표면의 적어도 일부, 예컨대 반도체 칩(211)이 장착되는 부분인 다이 패드(107-1)에는 유기 피막층(131)이 코팅될 수 있다. 유기 피막층(131)은 유기물을 포함하여 이루어진다. 반도체 칩(211)을 리드 프레임(107)의 다이 패드(107-1)에 장착하는 다이 어태치 공정에서 반도체 칩(211)은 에폭시에 의해 다이 패드(107-1)에 장착된다. 이 과정에서 에폭시의 블리딩 현상이 발생할 수 있는데, 유기 피막층(131)은 이러한 에폭시의 블리딩 현상을 매우 효과적으로 억제해주는 역할을 한다.
도 5는 본 발명에 따른 리드 프레임(도 2의 101)의 납땜성 테스트 결과를 보여준다. 즉, 도 5는 리드 프레임의 딥앤룩(Dip & Look) 평가 결과를 보여준다.
테스트에는 3개의 리드 프레임들(a,b,c)이 사용되었다. 제1 리드 프레임(a)은 기저 소재의 표면에 구리층/은-팔라듐 합금층(팔라듐 함량: 5[weight%])(3[um])이 도금된 것이고, 제2 리드 프레임(b)은 기저 소재의 표면에 구리층/은-팔라듐 합금층(팔라듐 함량: 5[weight%])(9[um])이 도금된 것이며, 제3 리드 프레임(c)은 기저 소재의 표면에 구리층/은-팔라듐 합금층(팔라듐 함량: 5[weight%])(15[um])이 도금된 것이다.
테스트 조건은 리드 프레임(도 2의 101)을 175℃에서 2시간, 스팀 에이징에 8시간동안 노출시키고, 플럭스(R-flux: α-100)에 5초간 디핑(dipping)하였다.
도 5를 참조하면, 리드 프레임들(a,b,c)의 리드들에 솔더가 전체적으로 충분히 두툼하게 묻어 있는 것을 볼 수 있다. 이것은 납땜성이 매우 양호함을 나타낸다.
도 6은 본 발명에 따른 리드 프레임(도 2의 101)의 솔더 젖음성 테스트 결과를 보여준다. 즉, 제로 크로쓰 타임(Zero Cross Time) 평가 결과를 보여준다.
테스트에는 3개의 리드 프레임들이 사용되었다. 제1 리드 프레임은 기저 소재의 표면에 구리층/은-팔라듐 합금층(팔라듐 함량: 5[weight%])(3[um])이 도금된 것이고, 제2 리드 프레임은 기저 소재의 표면에 구리층/은-팔라듐 합금층(팔라듐 함량: 5[weight%])(9[um])이 도금된 것이며, 제3 리드 프레임은 기저 소재의 표면에 구리층/은-팔라듐 합금층(팔라듐 함량: 5[weight%])(15[um])이 도금된 것이다.
테스트 조건은 리드 프레임(도 2의 101)을 175℃에서 2시간, 스팀 에이징에 8시간동안 노출시키고, 플럭스(R-flux: α-100)에 5초간 디핑(dipping)하였다.
도 6을 참조하면, 제1 리드 프레임의 제로 크로쓰 타임(a)은 0.58초, 제2 리드 프레임의 제로 크로쓰 타임(a)은 0.15초, 제3 리드 프레임의 제로 크로쓰 타임(a)은 0.17초로 나타났다. 제1 내지 제3 리드 프레임들의 제로 크로써 타임이 모두 3초 이하임으로, 이들의 솔더 젖음성이 매우 양호함을 알 수 있다.
상술한 바와 같이, 본 발명에 따른 리드 프레임(도 2의 101)은 구리 소재의 본딩 와이어(도 7의 231)와 접착력이 강하고, 다이 어태치 공정 시에 에폭시의 블리딩 현상이 효과적으로 억제된다. 또한 최외각 금속층(도 2의 121)을 은-팔라듐 합금 또는 은-팔라듐을 포함한 합금으로 형성함으로써 고가의 금을 사용하지 않게 되고, 금(Au)을 사용하더라도 미량을 사용함으로써, 리드 프레임(도 2의 101)의 제조 단가가 대폭적으로 감소된다. 또한, 솔더의 젖음성과 납땜성이 향상된다. 또한, 니켈을 사용하지 않거나 미량을 사용함으로써, 리드 프레임(도 2의 101)과 구리 소재의 와이어의 본딩 접착력이 향상된다.
리드 프레임(도 2의 101)의 기저 소재(107)와 은-팔라듐 합금을 포함하는 제2 금속층(121) 사이 또는 제1 금속층(111)과 은-팔라듐 합금을 포함하는 제2 금속층(121) 사이를 플라즈마 처리함으로써, 기저 소재(107)와 제2 금속층(121) 사이 또는 제1 금속층(111)과 제2 금속층(121) 사이의 밀착력이 향상될 수 있다.
도 7은 본 발명에 따른 리드 프레임(101)을 구비하여 제조된 반도체 패키지(200)의 일 예를 개략적으로 도시한 것이다. 도 7을 참조하면, 반도체 칩(211)이 에폭시(221)에 의해 다이 패드(107-1)에 접착되고, 본딩 와이어들(231)을 이용하여 반도체 칩(211)과 리드부(107-2)를 전기적으로 연결하며, 반도체 칩(211)의 반대편에 복수개의 솔더볼들(251)을 형성한다. 복수개의 솔더볼들(251)은 리드부(107-2)의 상하부를 전기적으로 연결하는 비어라인(via line)들(도시 안됨)을 통하여 본딩 와이어들(231)에 전기적으로 연결된다. 결과적으로, 복수개의 솔더볼들(251)은 반도체 칩(211)과 전기 신호를 주고받을 수 있다. 반도체 칩(211)과 본딩 와이어들(231) 및 리드 프레임(101)의 일부 또는 전부가 몰드 수지(241), 예컨대 에폭시 몰드 컴파운드(Epoxy Mold Compound)에 의해 밀봉됨으로써 반도체 패키지(200)가 완성된다.
상기와 같이, 반도체 칩(211)이 리드 프레임(101)에 접착될 때 에폭시(221)의 블리딩 현상이 효과적으로 억제되고, 본딩 와이어들(231)의 접합력이 크게 향상되기 때문에 반도체 패키지(200)는 높은 신뢰성을 갖는다.
또한, 리드 프레임(101)의 표면에 형성된 거칠기로 인하여 리드 프레임(101)과 몰드 수지(241) 사이의 밀착성이 우수하다. 따라서 몰드 수지(241)의 계면의 분리가 방지되고, 이물질이 외부로부터 몰드 수지(241)의 내부의 리드 프레임(101)으로 침투하는 것이 방지된다.
본 발명은 도면들에 도시된 실시예들을 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이들로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (13)

  1. 기저 소재;
    상기 기저 소재의 적어도 일 면의 표면에 구리로 형성된 제1 금속층; 및
    상기 제1 금속층의 표면에 형성되며, 적어도 은-팔라듐을 포함하는 합금으로 구성된 제2 금속층을 구비하는 리드 프레임.
  2. 제1항에 있어서,
    상기 제1 금속층은 조화 표면 처리된 리드 프레임.
  3. 제1항에 있어서,
    상기 제2 금속층의 두께는 0.5∼5 [um]로 형성된 리드 프레임.
  4. 제1항에 있어서,
    상기 은-팔라듐 합금에 포함되는 팔라듐의 함량은 1∼30 [Atomic%]와 0.9∼27.7 [weight%] 중 하나로 구성된 리드 프레임.
  5. 제1항에 있어서,
    상기 제2 금속층은 은-팔라듐-구리(Ag-Pd-Cu) 합금으로 형성된 리드 프레임.
  6. 제5항에 있어서,
    상기 은-팔라듐-구리 합금에 포함되는 팔라듐의 함량은 1∼30 [Atomic%]으로, 구리의 함량은 1∼30 [Atomic%]으로 구성된 리드 프레임.
  7. 제1항에 있어서,
    상기 제2 금속층은 은-팔라듐-금(Ag-Pd-Au) 합금으로 형성된 리드 프레임.
  8. 제7항에 있어서,
    상기 은-팔라듐-금 합금에 포함되는 팔라듐의 함량은 1∼30 [Atomic%]으로, 금의 함량은 1∼10 [Atomic%]으로 구성된 리드 프레임.
  9. 제1항에 있어서,
    상기 제2 금속층은 은-팔라듐-구리-금(Ag-Pd-Cu-Au) 합금으로 형성된 리드 프레임.
  10. 제11항에 있어서,
    상기 은-팔라듐-구리-금 합금에 포함되는 팔라듐의 함량은 1∼30 [Atomic%]으로, 구리의 함량은 1∼30 [Atomic%]으로, 금의 함량은 1∼10 [Atomic%]으로 구성된 리드 프레임.
  11. 제1항에 있어서,
    상기 제2 금속층의 표면에 유기 피막층이 더 형성된 리드 프레임.
  12. 제1항에 있어서,
    상기 기저 소재의 표면은 플라즈마 처리된 리드 프레임.
  13. 다이 패드와 리드부를 구비하는 기저 소재, 상기 기저 소재의 적어도 일 면의 표면에 형성된 제1 금속층, 및 상기 제1 금속층의 표면에 형성되며 적어도 은-팔라듐을 포함하는 합금으로 형성된 제2 금속층을 구비하는 리드 프레임;
    상기 다이 패드에 접착된 반도체 칩; 및
    상기 반도체 칩과 상기 리드부를 연결하는 복수개의 본딩 와이어들을 구비하는 반도체 패키지.
KR1020110127865A 2011-12-01 2011-12-01 리드 프레임 및 이를 포함하는 반도체 패키지 KR20130061516A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020110127865A KR20130061516A (ko) 2011-12-01 2011-12-01 리드 프레임 및 이를 포함하는 반도체 패키지
PCT/KR2012/009087 WO2013081306A1 (en) 2011-12-01 2012-11-01 Lead frame and semiconductor package including the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110127865A KR20130061516A (ko) 2011-12-01 2011-12-01 리드 프레임 및 이를 포함하는 반도체 패키지

Publications (1)

Publication Number Publication Date
KR20130061516A true KR20130061516A (ko) 2013-06-11

Family

ID=48535717

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110127865A KR20130061516A (ko) 2011-12-01 2011-12-01 리드 프레임 및 이를 포함하는 반도체 패키지

Country Status (2)

Country Link
KR (1) KR20130061516A (ko)
WO (1) WO2013081306A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150021734A (ko) * 2013-08-21 2015-03-03 엘지이노텍 주식회사 칩 패키지

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3015567A1 (en) * 2014-10-30 2016-05-04 Heraeus Deutschland GmbH & Co. KG Suppression of the formation of hillocks or crystals when sintering metal-organic silver compounds

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL8900172A (nl) * 1989-01-25 1990-08-16 Meco Equip Eng Werkwijze voor het soldeerbaar maken van metalen roosters voor halfgeleiders.
KR100231832B1 (ko) * 1997-03-25 1999-12-01 유무성 다중 도금층을 가진 반도체 리드프레임
JP2006344925A (ja) * 2005-05-11 2006-12-21 Sharp Corp 発光素子搭載用フレームおよび発光装置
KR20090043907A (ko) * 2007-10-30 2009-05-07 삼성테크윈 주식회사 리드 프레임, 그를 구비한 반도체 패키지 및 그 제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150021734A (ko) * 2013-08-21 2015-03-03 엘지이노텍 주식회사 칩 패키지

Also Published As

Publication number Publication date
WO2013081306A1 (en) 2013-06-06

Similar Documents

Publication Publication Date Title
JP5893826B2 (ja) リードフレーム及びその製造方法
KR101802851B1 (ko) 리드 프레임, 이를 포함하는 반도체 패키지, 및 리드 프레임의 제조 방법
KR101646094B1 (ko) 리드 프레임 및 이를 이용하여 제조된 반도체 패키지
US20040113241A1 (en) Gold spot plated leadframes for semiconductor devices and method of fabrication
TWI751150B (zh) 引線框架材及其製造方法
CN108026657B (zh) 引线框材料及其制造方法
KR20120031451A (ko) 중합체 코어 와이어
JP2013182978A (ja) 半導体装置及びその製造方法
KR101802850B1 (ko) 반도체 패키지
TW201108363A (en) Semiconductor device and method of manufacturing the same
JP6685112B2 (ja) リードフレーム及びリードフレームパッケージ、並びにこれらの製造方法
KR20130061516A (ko) 리드 프레임 및 이를 포함하는 반도체 패키지
KR101663695B1 (ko) 리드프레임, 이를 이용한 반도체 패키지 및 그 제조방법
KR102623540B1 (ko) 반도체 패키지 기판, 이를 포함하는 반도체 패키지, 및 반도체 패키지 기판의 제조방법
KR100544274B1 (ko) 스터드 범프용 기판의 금속 적층구조
CN209843700U (zh) 高密着性导线架
WO2013089376A1 (en) Lead frame and semiconductor package manufactured by using the same
KR101677061B1 (ko) 리드프레임, 이를 이용한 반도체 패키지 및 그 제조방법
CN115692362A (zh) 不锈钢封装衬底及其制造工艺
JPH10247716A (ja) 半導体装置用リードフレームの製造方法
KR20130046675A (ko) 회로기판, 이를 이용한 반도체 패키지 및 그 제조방법
KR20120113467A (ko) 리드프레임, 이를 이용한 반도체 패키지 및 그 제조방법

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E601 Decision to refuse application