CN209843700U - 高密着性导线架 - Google Patents

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Abstract

本实用新型提供一种高密着性导线架，包括一导线架本体、一设置于所述导线架本体的部分表面，且与所述导线架本体不同的导电材料构成的选择性镀层，及一形成于所述导线架本体未被所述选择性镀层覆盖表面的金属氧化物层。利用所述金属氧化物层作为接合媒介，提升与高分子封装材料的密着性。

Description

高密着性导线架
技术领域
本实用新型涉及一种半导体组件封装用的导线架，特别是涉及一种可提升导线架与高分子封装材料密着性的高密着性导线架。
背景技术
一般半导体组件封装用的导线架，是利用先将一由导电材料，例如不锈钢、铜、铜系合金或铁镍合金，构成的导电基片，以冲压或蚀刻方式形成所需的导线架结构后，将半导体芯片与所述导线架结构的垫片(die pad)黏接后，再利用打线接合(wire bonding)方式将所述半导体芯片与所述导线架结构的引脚电连接，最后再利用高分子封装材料，例如环氧树脂，进行封装、切单(dicing)，即可得到单颗半导体封装组件。
然而，因为用于封装的高分子封装材料与导线架材料(金属、合金金属)间因为性质不兼容密着性不佳，因此，容易导致高分子封装材料与导线架在切割或使用过程剥离，而产生半导体封装组件的可靠度(reliability)问题。
发明内容
本实用新型的目的在于提供一种可减少异质材料间性质不兼容，而提升异质材料间密着性的高密着性导线架。
本实用新型的高密着性导线架，包括导线架本体、选择性镀层，及金属氧化物层。
所述导线架本体具有导电性，所述选择性镀层设置于所述导线架本体的部分表面，选自与所述导线架本体不同的导电材料构成；且所述金属氧化物层形成于所述导线架本体未被所述选择性镀层覆盖的表面。
较佳地，本实用新型的高密着性导线架，其中，所述导线架本体包括多个导线架单元，每一个导线架单元具有框部，及自所述框部朝向远离所述框部延伸的引脚组。
较佳地，本实用新型的高密着性导线架，其中，所述每一个导线架单元还包含被所述框部圈围的芯片座，所述引脚组朝向所述芯片座延伸，并与所述芯片座间隔设置。
较佳地，本实用新型的高密着性导线架，其中，所述每一个导线架单元还包含多条连接所述框部与所述芯片座的支撑条。
较佳地，本实用新型的高密着性导线架，其中，所述引脚组具多条彼此间隔的引脚。
较佳地，本实用新型的高密着性导线架，其中，所述选择性镀层设置于所述引脚的部分顶面。
较佳地，本实用新型的高密着性导线架，其中，所述导线架本体由铜或铜系合金为材料构成，所述选择性镀层选自镍、钯、银或金，并设置于所述导线架本体的部分表面，所述金属氧化物层的材料是氧化铜或氧化亚铜，且全面地覆盖在所述导线架本体未被所述选择性镀层遮覆的表面。
本实用新型的有益效果在于：利用于所述导线架本体未被所述选择性镀层覆盖的表面形成一层金属氧化物层，而可利用所述金属氧化物层作为接合媒介，提升与高分子封装材料的密着性。
附图说明
本实用新型的其他特征及功效，将于参照图式的实施方式中清楚地呈现，其中：
图1是说明本实用新型高密着性导线架的一实施例的俯视示意图；
图2是图1中沿2-2割面线的剖视示意图；及
图3是说明利用所述实施例封装而得的半导体封装组件的剖视示意图。
具体实施方式
参阅图1、2，本实用新型高密着性导线架是可用于进行半导体芯片封装而形成一半导体封装结构。
所述高密着性导线架的一实施例包含一导线架本体2、一选择性镀层3，及一金属氧化物层4。
所述导线架本体2选自铜、铜系合金或铁镍合金等导电材料构成，包括多个导线架单元2A。每一个导线架单元2A具有一框部21、一被所述框部21圈围的芯片座22、多条连接所述芯片座22与所述框部21的支撑条23，及一引脚组24。所述引脚组24具有多条彼此间隔地自所述框部21朝向所述芯片座22延伸并与所述芯片座22间隔设置的引脚241。
前述导线架本体2的结构可利用冲压或蚀刻等方式形成，由于相关细部制程参数为本技术领域者所熟知，因此，不再多加赘述。
于一些实施例中，当后续封装的芯片尺寸较小或是散热性需求较小，则所述导线架本体2可不需具有所述芯片座22，因为不设置所述芯片座22，因此，也可不需所述支撑条23。
所述选择性镀层3形成于所述导线架本体2的部分表面。
详细的说，所述选择性镀层3是利用选择性电镀而选择性地将与所述导线架本体2不同的导电材料，例如：镍、钯、银或金等导电材料镀敷于所述导线架本体2的部分表面，而得以提升后续制程使用的材料(例如后续打线制程的焊线材料、焊料等)与所述导线架本体2间的湿润性(接着性)，提升不同制程间材料的接着性，以增加制程的可靠度。此外，要说明的是，所述选择性镀层3可视需求而为单层或多层结构，并选择性地形成在所述导线架本体2后续预与其它材料接合的表面(例如导线架本体2的部分顶面或底面)，于本实施例中，是以所述选择性镀层3为选择性地形成于所述导线架本体2的引脚241邻近所述芯片座22的顶面2411为例说明，然实际实施时并不以此为限。
所述金属氧化物层4形成于所述导线架本体2未被所述选择性镀层3覆盖的表面，由包含与所述导线架本体2相同金属的金属氧化物所构成。例如，当所述导线架本体2的构成材料为铜或铜系合金，所述金属氧化物层4可以是氧化铜(CuO)，或氧化亚铜(Cu2O)。
详细地说，所述金属氧化物层4可以利用化学处理方式，将形成有所述选择性镀层3的导线架本体2置于一化学处理液中，所述化学处理液可以是包含硫酸铜、硫代硫酸钠、柠檬酸钠、酒石酸钾钠等酸性溶液，而于所述导线架本体2未被所述选择性镀层3覆盖的表面镀敷形成由氧化铜或氧化亚铜构成的金属氧化物层4。
配合参阅图1、3，当利用本实用新型所述高密着性导线架进行半导体芯片100封装时，是先分别将所述半导体芯片100黏接于所述芯片座22，接着藉由打线制程，将位于每一个导线架单元2A的半导体芯片100藉由导线101分别与形成于所述引脚241表面的的选择性镀层3电连接，接着再利用高分子封装材料进行封装形成一封装层200后切单，即可得到如图3所示的半导体封装组件。由于所述金属氧化物层4与封装用高分子材料有较佳的密着性，因此，可增加所述导线架本体2与高分子封装材料间的密着性，而得以增加封装后半导体封装组件整体的可靠度。
综上所述，本实用新型所述高密着性导线架利用在导线架本体2未被选择性镀层3覆盖的表面形成金属氧化物层4，利用金属氧化物层4增加与后续封装用高分子材料的湿润性，解决现有因异质材料(例如铜与高分子材料)间不兼容而产生接着性不佳的问题，而可有效提升封装后组件的可靠度，所以确实可达成本实用新型的目的。
以上所述，仅为本实用新型的实施例而已，当不能以此限定本实用新型实施的范围，即凡依本实用新型权利要求书及说明书内容所作的简单的等效变化与修饰，皆仍属本实用新型的范围。

Claims (7)

1.一种高密着性导线架，其特征在于：包含：
可导电的导线架本体；
选择性镀层，设置于所述导线架本体的部分表面，且选自与所述导线架本体不同的导电材料构成；及
金属氧化物层，形成于所述导线架本体未被所述选择性镀层覆盖的表面。
2.根据权利要求1所述的高密着性导线架，其特征在于：所述导线架本体包括多个导线架单元，每一个导线架单元具有框部，及自所述框部朝向远离所述框部延伸的引脚组。
3.根据权利要求2所述的高密着性导线架，其特征在于：所述每一个导线架单元还包含被所述框部圈围的芯片座，所述引脚组朝向所述芯片座延伸，并与所述芯片座间隔设置。
4.根据权利要求3所述的高密着性导线架，其特征在于：所述每一个导线架单元还包含多条连接所述框部与所述芯片座的支撑条。
5.根据权利要求2所述的高密着性导线架，其特征在于：所述引脚组具多条彼此间隔的引脚。
6.根据权利要求5所述的高密着性导线架，其特征在于：所述选择性镀层设置于所述引脚的部分顶面。
7.根据权利要求1所述的高密着性导线架，其特征在于：所述导线架本体由铜或铜系合金为材料构成，所述选择性镀层选自镍、钯、银或金，并设置于所述导线架本体的部分表面，所述金属氧化物层的材料是氧化铜或氧化亚铜，且全面地覆盖在所述导线架本体未被所述选择性镀层遮覆的表面。
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