JP2020155748A - リードフレーム - Google Patents

リードフレーム Download PDF

Info

Publication number
JP2020155748A
JP2020155748A JP2019055685A JP2019055685A JP2020155748A JP 2020155748 A JP2020155748 A JP 2020155748A JP 2019055685 A JP2019055685 A JP 2019055685A JP 2019055685 A JP2019055685 A JP 2019055685A JP 2020155748 A JP2020155748 A JP 2020155748A
Authority
JP
Japan
Prior art keywords
plating layer
lead frame
silver
plating
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2019055685A
Other languages
English (en)
Other versions
JP6741356B1 (ja
Inventor
薫 菱木
Kaoru Hishiki
薫 菱木
啓一 大滝
Keiichi Otaki
啓一 大滝
佐々木　英彦
Hidehiko Sasaki
英彦 佐々木
浩太郎 留岡
Kotaro Tomeoka
浩太郎 留岡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ohkuchi Electronics Co Ltd
Original Assignee
Ohkuchi Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ohkuchi Electronics Co Ltd filed Critical Ohkuchi Electronics Co Ltd
Priority to JP2019055685A priority Critical patent/JP6741356B1/ja
Priority to KR1020200020524A priority patent/KR20200112658A/ko
Priority to CN202010120424.7A priority patent/CN111725170A/zh
Priority to TW109108593A priority patent/TWI831944B/zh
Priority to US16/825,288 priority patent/US10903150B2/en
Application granted granted Critical
Publication of JP6741356B1 publication Critical patent/JP6741356B1/ja
Publication of JP2020155748A publication Critical patent/JP2020155748A/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • H01L23/49582—Metallic layers on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4828—Etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3142—Sealing arrangements between parts, e.g. adhesion promotors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/17104—Disposition relative to the bonding areas, e.g. bond pads
    • H01L2224/17106—Disposition relative to the bonding areas, e.g. bond pads the bump connectors being bonded to at least one common bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48105—Connecting bonding areas at different heights
    • H01L2224/48106—Connecting bonding areas at different heights the connector being orthogonal to a side surface of the semiconductor or solid-state body, e.g. parallel layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81192—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81385—Shape, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81439—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85385—Shape, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85439—Silver (Ag) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Electroplating Methods And Accessories (AREA)

Abstract

【課題】リードフレーム基材の上面、側面、下面のうち、上面と側面に、銀めっきが最表層のめっきとして施されたリードフレームにおいて、コストや作業時間を低減して、生産性を向上させながら、銀めっき層を含むめっき層全体の厚さを薄く抑え、且つ、封止樹脂との密着性を格段に高くすることの可能なリードフレームを提供すること。【解決手段】銅系材料からなるリードフレーム基材１０の上面、側面、下面のうち、上面と側面に針状の突起群を有する粗化銀めっき層１１を最表層のめっき層として備え、粗化銀めっき層は、結晶方位＜００１＞、＜１１１＞、＜１０１＞の夫々の比率のうち結晶方位＜１０１＞の比率が最も高い結晶構造を有する。【選択図】図１

Description

本発明は、リードフレーム基材の上面、側面、下面のうち、上面と側面に、銀めっきが最表層のめっきとして施された半導体用リードフレームに関するものである。
半導体素子搭載用部品の一つとしてリードフレームがある。従来、リードフレーム基材の全面または一部に銀めっきが最表層のめっきとして施されたリードフレームが多く使用されているが、銀または銀を含有する合金は封止樹脂との密着性が悪く、衝撃や熱によってリードフレームと封止樹脂が容易に剥離するため、信頼性に問題がある。
この問題に対しては、リードフレーム基材の表面をマイクロエッチング処理によって凹凸を形成した粗化状態とすることで物理的なアンカー効果を生み出し、封止樹脂との密着性を向上させる手法が知られている。
しかし、リードフレームの製造において多く用いられているリードフレーム基材は、ケイ素を含む銅合金からなり、マイクロエッチング処理によってスマットと呼ばれる不純物残渣が発生する。このため、銅合金からなるリードフレーム基材の表面をマイクロエッチング処理によって凹凸を形成した粗化状態とする手法は使用できない。
また、銅合金からなるリードフレーム基材を用いたリードフレームの場合、半導体素子との接合時に用いる金属線との良好な接合性を確保するために、下地の銅合金からなるリードフレーム基材に存在する銅の拡散の影響を最小化する必要がある。このため、銀または銀を含有する合金などの貴金属または貴金属合金からなるめっき層を、下地めっき層を設けずに直接、銅合金からなるリードフレーム基材の上に形成する場合は、一般的にその貴金属または貴金属合金からなるめっき層の厚さを２μｍ以上にする必要がある。
その一方で、近年、半導体パッケージは小型化、低コスト化のため、軽薄短小での高密度実装が求められている。小型化のためには、めっき層の厚さをより薄くすることが求められており、貴金属または貴金属合金からなるめっき層の厚さに関しては、低コスト化の観点からもより一層薄くすることが求められている。
銅合金からなるリードフレーム基材を用いたリードフレームにおいて、貴金属または貴金属合金からなるめっき層の厚さを薄くするための方策の一つに、貴金属または貴金属合金からなるめっき層の下地めっき層として、銅の拡散を抑制する効果のあるニッケルまたはニッケルを含有する合金によるめっき層を形成することで、貴金属または貴金属合金からなるめっき層の厚さを薄くする手法がある。
しかし、貴金属または貴金属合金からなるめっき層が薄くなると樹脂との密着性が悪化し易い。
これらの問題に関連する従来技術として、特許文献１には、貴金属または貴金属合金からなるめっき層の下地めっき層に関し、銅合金の全面に緻密で平坦なニッケルめっき層を形成し、その上に縦方向への結晶成長を横方向への結晶成長よりも優先させたニッケルめっき層を形成して表面を凹凸のある面とすることにより物理的なアンカー効果を生み出し、封止樹脂との密着性を向上させる技術が開示されている。
また、特許文献２には、貴金属または貴金属合金からなるめっき層の下地めっき層に関し、銅合金上に山型状のニッケルめっき層を形成した後、その上にレベリング性の良いニッケルめっき層を形成することで凹凸形状を半球状とすることにより、封止樹脂との密着性を向上させ、且つ、エポキシ樹脂成分の滲み出しを防止する技術が開示されている。
また、特許文献３には、粗面のニッケル層上に金層と銀層からなる貴金属めっき層を形成する技術が開示されている。
特許第３２５９８９４号公報 特許第４８５３５０８号公報 特許第５１５１４３８号公報
これらの特許文献の技術は、樹脂との密着性を向上させるために、下地のめっき層を、表面が粗化面となるように形成し、その上に、粗化面の形状に追従するように貴金属めっき層を積層するものである。しかし、下地のめっき層の表面の粗化面を、貴金属めっき層が積層されても樹脂との密着性を向上できる凹凸形状を有する面となるように形成するには、下地のめっき層を厚く形成する必要があり、しかも、下地めっき層を粗化するためのめっき速度は低速であるため、作業時間が増大してコスト高となり、生産性が低下してしまう。
また、樹脂との密着性を向上させるための他の方策として、リードフレーム基材の表面に平滑な貴金属めっき層を形成後、貴金属めっき層の表面を粗化することも考えられるが、貴金属めっき層の表面を、樹脂との密着性を向上できる凹凸形状を有する粗化面となるように形成するには、粗化面を形成する前の平滑な貴金属めっき層を厚く形成する必要があるため、貴金属めっき層のコストが増大し、生産性が低下してしまう。
しかも、平滑なめっき層を形成後、表面を粗化するのでは、粗化する際に除去されるめっき金属が無駄となってしまう。
しかるに、本件発明者が試行錯誤を重ねたところ、上記各特許文献に開示されている技術に比べて、表面の粗化面を形成するためのコストや作業時間を低減して、生産性を向上させながら、めっき層全体の厚さを薄く抑え、且つ、封止樹脂との密着性を格段に高くし得る余地があることが判明した。
本発明は上記課題を鑑みてなされたものであり、その目的とするところは、リードフレーム基材の上面、側面、下面のうち、上面と側面に、コストや作業時間を低減して、生産性を向上させながら、銀めっきが最表層のめっきとして施されたリードフレームにおいて、銀めっき層を含むめっき層全体の厚さを薄く抑え、且つ、封止樹脂との密着性を格段に高くすることの可能なリードフレームを提供することである。
上記課題を解決するため、本発明のリードフレームは、銅系材料からなるリードフレーム基材の上面、側面、下面のうち、前記上面と側面に、針状の突起群を有する粗化銀めっき層を最表層のめっき層として備え、該粗化銀めっき層は、結晶方位＜００１＞、＜１１１＞、＜１０１＞の夫々の比率のうち結晶方位＜１０１＞の比率が最も高い結晶構造を有することを特徴とする。
また、本発明のリードフレームにおいては、前記粗化銀めっき層の平均結晶粒径が、０．２８μｍより小さいのが好ましい。
また、本発明のリードフレームにおいては、前記リードフレーム基材と前記粗化銀めっき層との間に、下地めっき層を備えているのが好ましい。
また、本発明のリードフレームにおいては、前記リードフレーム基材の下面に、ニッケル、パラジウム、金の順に積層されためっき層を備えているのが好ましい。
本発明によれば、リードフレーム基材の上面、側面、下面のうち、上面と側面に、銀めっきが最表層のめっきとして施されたリードフレームにおいて、コストや作業時間を低減して、生産性を向上させながら、銀めっき層を含むめっき層全体の厚さを薄く抑え、且つ、封止樹脂との密着性を格段に高くすることの可能なリードフレームが得られる。
本発明の第１実施形態に係るリードフレームの一例を示す図で、(a)は上面図、(b)は下面図、(c)は(a)のＡ−Ａ断面を模式的に示した説明図である。 本発明の第１実施形態に係る多列配列されたリードフレームの一例を示す平面図である。 本発明の第１実施形態に係る半導体素子実装用のリードフレームの製造手順の一例を示す説明図である。 本発明の第１実施形態に係る半導体素子実装用のリードフレームを用いた半導体パッケージの製造手順の一例を示す説明図である。 本発明の第２実施形態に係るリードフレームの一例を示す図で、(a)は上面図、(b)は下面図、(c)は(a)のＢ−Ｂ断面を模式的に示した説明図である。 本発明の第２実施形態に係る多列配列されたリードフレームの一例を示す平面図である。 本発明の第２実施形態に係る半導体素子実装用のリードフレームの製造手順の一例を示す説明図である。 本発明の第２実施形態に係る半導体素子実装用のリードフレームを用いた半導体パッケージの製造手順の一例を示す説明図である。
実施形態の説明に先立ち、本発明を導出するに至った経緯及び本発明の作用効果について説明する。
本件発明者は、表面の粗化面を形成するためのコストや作業時間を低減して、生産性を向上させながら、封止樹脂との密着性を向上させ、且つ、めっき層全体の厚さを薄くするためには、リードフレーム基材に対し、表面が粗化された下地めっき層を設けずに、表面が粗化された銀めっき層を、平滑な銀めっき層の表面を粗化することなく形成するか、下地めっき層を平滑に形成し、その上に表面が粗化された銀めっき層を、平滑な銀めっき層の表面を粗化することなく形成することが必要であると考えた。
そして、本件発明者は、試行錯誤の過程において、銅系材料からなるリードフレーム基材の上面、側面、下面のうち、上面と側面に、平滑な銀めっき層の表面を粗化することなく表面が粗化された銀めっき層として、針状の突起群を有する粗化銀めっき層を最表層のめっき層として備えたリードフレームを導出した。
なお、本願において、粗化銀めっき層が有する針状の突起群とは、表面積比（ここでは、平滑な面の表面積に対する、粗化銀めっき層の表面積の比率）が１．３０以上６．００以下となる複数の針状の突起の集合体をいう。
粗化銀めっき層を、このような表面積比となる針状の突起群を有する形態に形成すると、封止樹脂が個々の針状の突起の根元にまで流入し易くなり、封止樹脂が硬化したときに接触面積の増加や凹凸形状による物理的なアンカー効果を発揮し得ることが判明した。
さらに、本件発明者が試行錯誤を重ねた結果、針状の突起群を有する粗化銀めっき層は、従来の平滑な銀めっき層や、平滑な銀めっき層の表面を粗化することによって粗化面が形成された粗化銀めっき層の結晶構造とは異なる、所定の結晶方位の比率を大きくした結晶構造が成長することによって形成されること、及び、当該結晶構造が大きく成長することによって形成された針状の突起群を有した粗化面は、従来の技術によって形成された粗化面と比べて、封止樹脂との密着性を格段に向上させる効果があることが判明し、本発明を導出するに至った。
本発明のリードフレームは、銅系材料からなるリードフレーム基材の上面、側面、下面のうち、上面と側面に、針状の突起群を有する粗化銀めっき層を最表層のめっき層として備え、粗化銀めっき層は、結晶方位＜００１＞、＜１１１＞、＜１０１＞の夫々の比率のうち結晶方位＜１０１＞の比率が最も高い結晶構造を有する。
本発明のリードフレームのように、粗化銀めっき層が、１．３０以上６．００以下となる表面積比（ここでは、平滑な面の表面積に対する粗化銀めっき層の表面積の比率）の針状の突起群を有していれば、封止樹脂が個々の針状の突起の根元にまで流入し易くなる。このため、封止樹脂が硬化したときに接触面積の増加や凹凸形状による物理的なアンカー効果を発揮し、良好な密着性を得ることができる。なお、針状の突起群における個々の針状の突起の伸びる方向は一様では無く、上方向や斜め方向は勿論のこと、曲がった針の形状も含まれる。針状の突起群における個々の針状の突起が放射線状にランダムに伸びた形態であると、より一層の封止樹脂へのアンカー効果を高めることができる。
しかも、本発明のリードフレームのように、銅系材料からなるリードフレーム基材の上面と側面に最表層のめっき層として備わる針状の突起群を有する粗化銀めっき層を、結晶方位＜００１＞、＜１１１＞、＜１０１＞の夫々の比率のうち結晶方位＜１０１＞の比率が最も高い結晶構造を有した構成にすれば、例えば、表面積比（ここでは、平滑な面の表面積に対する銀めっき層の表面積の比率）が１．３０未満の凹凸による粗化面を有する銀めっき層や、結晶方位＜００１＞、＜１１１＞、＜１０１＞の夫々の比率のうち結晶方位＜１０１＞の比率が最も高い結晶構造とは異なる、従来の結晶構造を有する、平滑な銀めっき層の表面を粗化することによって粗化面が形成された粗化銀めっき層に比べて、更に深部にまで封止樹脂が入り込み易くなり、封止樹脂との密着性がより一層高くなる。
また、本発明のリードフレームのようにすれば、上面側における半導体素子を搭載する半導体素子搭載部や、半導体素子と直接的に又はワイヤーを介して電気的な接続を行う内部接続用端子部においては、粗化銀めっき層の針状の突起群により、半田やペースト等の接続部材との接触面積が増加することで水分の浸入を防止できるとともに、熱膨張によるひずみが抑制され、接続部材とめっき被膜間の層間剥離が抑制される。
なお、本発明のリードフレームの結晶方位＜００１＞、＜１１１＞、＜１０１＞の夫々の比率のうち結晶方位＜１０１＞の比率が最も高い結晶構造を有する、針状の突起群を有する粗化銀めっき層は、リードフレーム基材を下地として形成することができる。
また、本発明のリードフレームのようにすれば、結晶方位＜００１＞、＜１１１＞、＜１０１＞の比率のうち結晶方位＜１０１＞の比率が最も高い結晶構造を有する、針状の突起群を有する粗化銀めっき層により、封止樹脂との密着性を格段に向上させることができる結果、高温環境下における、リードフレーム基材の材料をなす銅の拡散を抑制するためのバリアめっき層を下地めっき層として形成する必要がある場合は、下地の銅の拡散を抑制する厚さまで、バリアめっき層を薄く平滑に形成すれば足り、表面が粗化されたバリアめっき層の形成は不要となる。
また、結晶方位＜００１＞、＜１１１＞、＜１０１＞の夫々の比率のうち結晶方位＜１０１＞の比率が最も高い結晶構造を有する、針状の突起群を有する粗化銀めっき層は、後述の条件での銀めっきにより、平滑な銀めっき層の表面を粗化することなく形成できる。
このため、本発明のリードフレームのようにすれば、樹脂との密着性を向上させるための粗化面の形成コストを最小化でき、且つ、めっき層全体の厚さを最小化することが可能となる。
また、本発明のリードフレームにおいては、好ましくは、粗化銀めっき層の平均結晶粒径は、０．２８μｍより小さい。
粗化銀めっき層の平均結晶粒径が、０．２８μｍ以上であると、銀めっきの結晶が高さ方向に成長したときの結晶同士の間隔が広くなり、１．３０以上６．００以下の表面積比（ここでは、平滑な面の表面積に対する粗化銀めっき層の表面積の比率）が得られない。
粗化銀めっき層の平均結晶粒径が、０．２８μｍより小さければ、銀めっきの結晶が高さ方向に成長したときの結晶同士の間隔が狭くなり、１．３０以上６．００以下の表面積比（ここでは、平滑な面の表面積に対する粗化銀めっき層の表面積の比率）が得られる。なお、より好ましくは、粗化銀めっき層の平均結晶粒径は、０．１５μｍ以上０．２５μｍ以下であるのがよい。
なお、本発明のリードフレームにおいては、リードフレーム基材と粗化銀めっき層との間に、下地めっき層を備えていてもよい。
本発明のリードフレームにおける粗化銀めっき層が有する針状の突起群の形状は、その下地の表面形態に何ら影響されずに粗化銀めっき層のみで形成されたものであることが好ましいが、下地の表面状態は平滑であっても粗化されていてもよい。生産性等のコストを考慮すれば、下地はリードフレーム基材の表面に活性化処理を施すのみで、その上に粗化銀めっき層を形成するのが好ましい。高温環境下における、下地のリードフレーム基材の材料をなす銅の拡散の影響を考慮する場合は、リードフレーム基材と粗化銀めっき層との間に、平滑な下地めっき層をバリアめっき層として設けるのがよい。この場合、下地の銅の拡散を抑制する厚さまで、めっき層を薄く平滑に形成すれば足りるため、薄い下地めっき層が好ましい。
また、本発明のリードフレームにおいては、リードフレーム基材の上面と側面に備わる、めっき層全体の厚さは、粗化銀めっき層を含む銀めっき層を、下地めっき層を設けずに直接、リードフレーム基材の上面及び側面上に形成する場合には、０．４μｍ以上６．０μｍ以下であることが好ましい。詳しくは、リードフレーム基材の上面及び側面の表面に銀ストライクめっき層を０．２μｍ以上３．０μｍ以下、より好ましくは１．５μｍ形成し、その上に針状の突起群を表面に持つ粗化銀めっき層を０．２μｍ以上３．０μｍ以下、より好ましくは０．５μｍ積層するのがよい。
下地にバリアめっき層として、例えばニッケルめっき層を設ける場合には、リードフレーム基材の上面と側面に備わる、ニッケルめっき層の厚さは、０．３μｍ以上３．０μｍ以下であることが好ましい。詳しくは、リードフレーム基材の上面及び側面の表面にニッケルめっき層を０．３μｍ以上３．０μｍ以下、好ましくは１．０μｍ形成し、その上に針状の突起群を表面に持つ粗化銀めっき層を０．２μｍ以上３．０μｍ以下、好ましくは０．５μｍ積層するのがよい。
下地のニッケルめっき層と、粗化銀めっき層との間に、例えばパラジウムめっき層を設ける場合には、パラジウムめっき層の厚さは、０．００５μｍ以上０．１μｍ以下であることが好ましい。詳しくは、リードフレーム基材の上面及び側面の表面に形成されたニッケルめっき層の上にパラジウムめっき層を０．００５μｍ以上０．１μｍ以下、好ましくは０．０１μｍ形成するのがよい。
下地のニッケルめっき層及びパラジウムめっき層と、粗化銀めっき層との間に、例えば金めっき層を設ける場合には、金めっき層の厚さは、０．０００５μｍ以上０．０１μｍ以下であることが好ましい。詳しくは、リードフレーム基材の上面及び側面の表面に形成されたニッケルめっき層及びパラジウムめっき層の上に金めっき層を０．０００５μｍ以上０．０１μｍ以下、好ましくは０．００１μｍ形成するのがよい。
また、本発明のリードフレームにおいては、リードフレーム基材の下面に、ニッケル、パラジウム、金の順に積層されためっき層を備えていてもよい。
なお、本発明のリードフレームにおける、結晶方位＜００１＞、＜１１１＞、＜１０１＞の夫々の比率のうち結晶方位＜１０１＞の比率が最も高い結晶構造を有する、針状の突起群を有する粗化銀めっき層は、メタンスルホン酸系銀めっき液からなる、銀濃度１．０ｇ／Ｌ以上１０ｇ／Ｌ以下の銀めっき浴を用いて、温度５５℃以上６５℃以下、電流密度３Ａ／ｄｍ2以上２０Ａ／ｄｍ2以下で５〜６０秒間めっきを行うことによって得ることができる。
従って、本発明によれば、リードフレーム基材の上面、側面、下面のうち、上面と側面に、銀めっきが最表層のめっきとして施されたリードフレームにおいて、表面の粗化面を形成するためのコストや作業時間を低減して、生産性を向上させながら、銀めっき層を含むめっき層全体の厚さを薄く抑え、且つ、封止樹脂との密着性を格段に高くすることの可能なリードフレームが得られる。
以下に、本発明を適用したリードフレーム及びその製造方法について説明する。なお、本発明は、特に限定が無い限り、以下の詳細な説明に限定されるものではない。
第１実施形態
図１は本発明の第１実施形態に係るリードフレームの一例を示す図で、(a)は上面図、(b)は下面図、(c)は(a)のＡ−Ａ断面を模式的に示した説明図である。図２は本発明の第１実施形態に係る多列配列されたリードフレームの一例を示す平面図である。図３は本発明の第１実施形態に係る半導体素子実装用のリードフレームの製造手順の一例を示す説明図である。図４は本発明の第１実施形態に係る半導体素子実装用のリードフレームを用いた半導体パッケージの製造手順の一例を示す説明図である。
本実施形態のリードフレーム１は、図１(a)に示すように、半導体素子が搭載される領域に向かって四方から伸びた複数の端子を備え、図１(c)に示すように、銅系材料からなるリードフレーム基材１０の上面、側面、下面のうち、上面と側面に、粗化銀めっき層１１を最表層のめっき層として備えている。図１中、１０ａは半導体素子と電気的に接続する内部接続用端子部、１０ｂは外部接続用端子部である。
粗化銀めっき層１１は、１．３０以上６．００以下の表面積比（ここでは、平滑な面の表面積に対する粗化銀めっき層の表面積の比率）となる針状の突起群を有している。
また、粗化銀めっき層１１は、結晶方位＜００１＞、＜１１１＞、＜１０１＞の夫々の比率のうち結晶方位＜１０１＞の比率が最も高い結晶構造を有している。
粗化銀めっき層１１の平均結晶粒径は、０．２８μｍより小さい大きさを有している。
また、本実施形態では、粗化銀めっき層１１は、銅系材料からなるリードフレーム基材１０を下地として０．２μｍ以上３．０μｍ以下の厚さに形成されている。
なお、本実施形態の変形例として、銅系材料からなるリードフレーム基材１０と粗化銀めっき層１１との間に、高温下での銅の拡散を阻止するバリアめっき層として機能する下地めっき層を備えていてもよい。その場合の下地めっき層は、ニッケルめっき、ニッケル／パラジウムめっき、ニッケル／パラジウム／金めっき、のいずれかからなるめっき層で構成することができる。その場合、粗化銀めっき層１１は、０．２μｍ以上３．０μｍ以下の厚さに形成するのがよい。
詳しくは、例えば、半導体素子との電気的接続を半田で行う場合の銅の拡散を阻止するバリアめっき層として機能する下地めっき層を、ニッケル／パラジウムめっきからなるめっき層、または、ニッケル／パラジウム／金めっきからなるめっき層で構成する場合は、粗化銀めっき層１１は、０．２μｍ以上３．０μｍ以下の厚さに形成するのがよい。
また、本実施形態のリードフレーム１は、リードフレーム基材１０の下面に、ニッケル、パラジウム、金の順に積層された外部接続用めっき層１３を備えている。
また、本実施形態のリードフレーム１は、図２に示すように個々のリードフレーム１が多列配列されている。
次に、本実施形態のリードフレーム１の製造工程の一例を、図３を用いて説明する。
まず、リードフレーム基材として、銅系材料からなる金属板１０を準備する（図３(a)参照）。
次に、金属板１０の両面にレジスト層Ｒ１を形成する（図３(b)参照）。
次に、金属板１０の上面側の第１のレジスト層Ｒ１の全領域を露光・現像するとともに、金属板１０の下面側の第１のレジスト層Ｒ１を外部接続用端子部１０ｂに対応した所定形状が描画されたガラスマスクを用いて露光・現像し、金属板１０の上面側の全領域を覆うとともに、金属板１０の下面側の外部接続用端子部１０ｂに対応した部位が開口した第１のめっき用レジストマスク３１−１を形成する（図３(c)参照）。
次に、第１のめっき用レジストマスク３１−１を用いて、金属板１０の下面における外部接続用端子部１０ｂに対応した部位に、例えば、厚さ０．３〜３μｍのニッケルめっき層、厚さ０．００５〜０．１μｍのパラジウムめっき層、厚さ０．０００５〜０．１μｍの金めっき層を順に積層し、外部接続用めっき層１３を形成する（図３(d)参照）。
次に、第１のめっき用レジストマスク３１−１を除去し（図３(e)参照）、金属板１０の上面に早い剥離性を有する第２のレジスト層Ｒ２を形成し、金属板１０の下面に剥離時間が５分程度の遅い剥製性を有する第２のレジスト層Ｒ２’を形成する（図３(f)参照）。
次に、所定のリードフレーム形状が描画されたガラスマスクを用いて露光・現像し、エッチング用レジストマスク３２、３２’を形成する（図３(g)参照）。
次に、両面にエッチング加工を施し、所定のリードフレーム形状を形成する（図３(h)参照）。
次に、金属板１０の上面側のエッチング用レジストマスク３２を除去し、金属板１０の下面側のエッチング用レジストマスク３２’は除去せずに残し（図３(i)参照）、第２のめっき用レジストマスクとして用いて、金属板１０の上面と側面に、針状の突起群を有する粗化銀めっき層１１を最表層のめっき層として形成する（図３(j)参照）。
次に、金属板１０の下面側のレジストマスク３２’を除去する（図３(k)参照）。
これにより、本実施形態のリードフレーム１が完成する。
なお、最表層のめっき層として針状の突起群を有する粗化銀めっき層１１の形成手順は、例えば、リードフレーム基材１０の表面を活性化処理するのみで粗化銀めっき層を形成するか、下地の銅の拡散を抑制しうる厚さまで、バリアめっき層として、例えばニッケルめっき層を薄く平滑に形成し、その上に粗化銀めっき層１１を形成する。このとき、粗化銀めっき層１１の密着性が懸念される場合は、粗化銀めっきの直前に、例えば銀ストライクめっき層を形成し、その上に粗化銀めっき層１１を形成してもよい。
このとき、結晶方位＜００１＞、＜１１１＞、＜１０１＞の夫々の比率のうち結晶方位＜１０１＞の比率が最も高い結晶構造を有する、表面積比（ここでは、平滑な面の表面積に対する粗化銀めっき層の表面積の比率）が１．３０以上６．００以下となる針状の突起群を有する、粗化銀めっき層１１を形成するために、メタンスルホン酸系銀めっき液からなる銀めっき浴中の銀濃度を１．０ｇ／Ｌ以上１０ｇ／Ｌ以下の範囲とする。特に、銀濃度を１．５ｇ／Ｌ以上５．０ｇ／Ｌ以下の範囲とすることがより好ましい。
銀濃度が１．０ｇ／Ｌ未満であると、十分な粗化銀めっき被膜を形成することができないので好ましくない。銀濃度が１０ｇ／Ｌよりも高いと、形成される粗化銀めっき被膜が平滑表面となってしまい、銀の針状結晶を得ることができないので好ましくない。
また、下地と粗化銀めっき層１１との接合性を向上させるために用いる銀ストライクめっきの代替として、パラジウムまたはパラジウムを含有する合金のめっき層を用いることにより、下地と粗化銀めっき層１１を好適に接合させることもできる。
さらに、半導体素子との接合性を向上させるために金または金を含有する合金のめっき層を粗化銀めっき層１１の下に形成してもよい。
なお、下地めっき層を設けずに直接、リードフレーム基材の上に形成する場合には、粗化銀めっき層１１の厚さは、０．２μｍ以上必要であり、０．２μｍ以上３．０μｍ以下とするのがよい。さらにコストの観点から、０．３μｍ以上１．０μｍ以下とするのがより好ましい。
また、半導体素子との電気的接続を半田で行う場合の銅の拡散を阻止するバリアとして機能する下地めっき層として下地めっき層をニッケル／パラジウムめっきからなるめっき層、または、ニッケル／パラジウム／金めっきからなるめっき層を設ける場合は、粗化銀めっき層１１の厚さは、０．２μｍ以上３．０μｍ以下とするのがよい。
次に、本実施形態のリードフレーム１を用いた半導体パッケージの製造工程の一例を、図４を用いて説明する。
まず、図３に示した製造手順によって製造された、本実施形態のリードフレーム１を準備する（図４(a)参照）。
次に、リードフレーム１の上面の内部接続用端子部１０ａの上に、半田１４を印刷し、その上に半導体素子２０を搭載し、固定することで、半導体素子２０の電極とリードフレーム１の内部接続用端子部１０ａとを電気的に接続する（図４(b)参照）。
次に、モールド金型を用いて、リードフレーム１の下面の外部接続用端子部１０ｂ以外の空間領域を封止樹脂１５で封止する（図４(c)参照）。
最後に、多列配列された半導体パッケージを、ダイシングやプレス等で個片化する（図４(d)参照）。
これにより、本実施形態のリードフレーム１を用いた半導体パッケージ２が得られる（図４(e)参照）。
第２実施形態
図５は本発明の第２実施形態に係るリードフレームの一例を示す図で、(a)は上面図、(b)は下面図、(c)は(a)のＢ−Ｂ断面を模式的に示した説明図である。図６は本発明の第２実施形態に係る多列配列されたリードフレームの一例を示す平面図である。図７は本発明の第２実施形態に係る半導体素子実装用のリードフレームの製造手順の一例を示す説明図である。図８は本発明の第２実施形態に係る半導体素子実装用のリードフレームを用いた半導体パッケージの製造手順の一例を示す説明図である。
本実施形態のリードフレーム１’は、図５(a)に示すように、半導体素子が搭載されるパッド部１０ｃと、パッド部１０ｃに向かって四方から伸びた複数の端子を備え、図５(c)に示すように、銅系材料からなるリードフレーム基材１０の上面、側面、下面のうち、上面と側面に、粗化銀めっき層１１を最表層のめっき層として備えている。図５中、１０ａは半導体素子と電気的に接続する内部接続用端子部、１０ｂは外部接続用端子部である。
粗化銀めっき層１１は、１．３０以上６．００以下の表面積比（ここでは、平滑な面の表面積に対する粗化銀めっき層の表面積の比率）となる針状の突起群を有している。
また、粗化銀めっき層１１は、結晶方位＜００１＞、＜１１１＞、＜１０１＞の夫々の比率のうち結晶方位＜１０１＞の比率が最も高い結晶構造を有している。
粗化銀めっき層１１の平均結晶粒径は、０．２８μｍより小さい大きさを有している。
また、本実施形態では、粗化銀めっき層１１は、銅系材料からなるリードフレーム基材１０を下地として０．２μｍ以上３．０μｍ以下の厚さに形成されている。
なお、本実施形態の変形例として、銅系材料からなるリードフレーム基材１０と粗化銀めっき層１１との間に、高温下での銅の拡散を阻止するバリアめっき層として機能する下地めっき層を備えていてもよい。その場合の下地めっき層は、ニッケルめっき、ニッケル／パラジウムめっき、ニッケル／パラジウム／金めっき、のいずれかからなるめっき層で構成することができる。その場合、粗化銀めっき層１１は、０．２μｍ以上３．０μｍ以下の厚さに形成するのがよい。
詳しくは、例えば、半導体素子との電気的接続をワイヤボンディング方式で行う場合の銅の拡散を阻止するバリアめっき層として機能する下地めっき層を、ニッケルめっきからなるめっき層で構成する場合は、粗化銀めっき層１１は、０．２μｍ以上３．０μｍ以下の厚さに形成するのがよい。
また、例えば、半導体素子との電気的接続をワイヤボンディング方式で行う場合の銅の拡散を阻止するバリアめっき層として機能する下地めっき層を、ニッケル／パラジウムめっきからなるめっき層で構成する場合は、粗化銀めっき層１１は、０．２μｍ以上３．０μｍ以下の厚さに形成するのがよい。
また、本実施形態のリードフレーム１’は、リードフレーム基材１０の下面に、ニッケル、パラジウム、金の順に積層された外部接続用めっき層１３を備えている。
また、本実施形態のリードフレーム１’は、図６に示すように個々のリードフレーム１’が多列配列されている。
次に、本実施形態のリードフレーム１’の製造工程の一例を、図７を用いて説明する。
本実施形態のリードフレーム１’の製造工程は、図３に示した第１実施形態のリードフレーム１の製造工程と略同様であり、最表層のめっき層として針状の突起群を有する粗化銀めっき層１１の形成手順も第１実施形態のリードフレーム１におけるものと略同様である（図７(a)〜図７(k)参照）。
なお、下地めっき層を設けずに直接、リードフレーム基材の上に形成する場合には、粗化銀めっき層１１の厚さは、０．２μｍ以上必要であり、０．２μｍ以上３．０μｍ以下とするのがよい。さらにコストの観点から、０．３μｍ以上１．０μｍ以下とするのがより好ましい。
また、半導体素子との電気的接続をワイヤボンディング方式で行う場合の銅の拡散を阻止するバリアとして機能する下地めっき層として、ニッケルめっき層を設ける場合には、粗化銀めっき層１１の厚さは、０．２μｍ以上３．０μｍ以下とするのがよい。
また、半導体素子との電気的接続をワイヤボンディング方式で行う場合の銅の拡散を阻止するバリアとして機能する下地めっき層として、ニッケル／パラジウムめっきからなるめっき層を設ける場合は、粗化銀めっき層１１の厚さは、０．２μｍ以上３．０μｍ以下とするのがよい。
次に、本実施形態のリードフレーム１’を用いた半導体パッケージの製造工程の一例を、図８を用いて説明する。
まず、図７に示した製造手順によって製造された、本実施形態のリードフレーム１’を準備する（図８(a)参照）。
次に、リードフレーム１’の上面のパッド部１０ｃの上に、ダイボンド１６を介して半導体素子２０を搭載し、固定するとともに、半導体素子２０の電極とリードフレーム１’の内部接続用端子部１０ａとをボンディングワイヤ１７を介して電気的に接続する（図８(b)参照）。
次に、モールド金型を用いて、リードフレーム１’の下面の外部接続用端子部１０ｂ以外の空間領域を封止樹脂１５で封止する（図８(c)参照）。
最後に、多列配列された半導体パッケージを、ダイシングやプレス等で個片化する（図８(d)参照）。
これにより、本実施形態のリードフレーム１’を用いた半導体パッケージ２’が得られる（図８(e)参照）。
（実施例１）
実施例１のリードフレームは、下地めっき無しでリードフレーム基材１０を下地として、リードフレーム基材１０の上面と側面に粗化銀めっき層１１を形成したリードフレームの一例である。
実施例１では、リードフレーム基材１０として、厚さ０．２ｍｍ、幅１８０ｍｍの帯状銅材を準備し（図３(a）参照）、この銅材の両面に、厚さ２５μｍの第1のレジスト層Ｒ１を形成し（図３(b)参照）、金属板１０の上面側の第1のレジスト層Ｒ１の全領域を露光・現像するとともに、金属板１０の下面側の第１のレジスト層Ｒ１を外部接続用端子部１０ｂに対応した所定形状が描画されたガラスマスクを用いて露光・現像し、金属板１０の上面側の全領域を覆うとともに、金属板１０の下面側の外部接続用端子部１０ｂに対応した部位が開口した第１のめっき用レジストマスク３１−１を形成した（図３(c)参照）。
次に、第１のめっき用レジストマスク３１−１を用いて、金属板１０の下面における外部接続用端子部１０ｂに対応した部位に、厚さ１．０μｍのニッケルめっき層、厚さ０．０１μｍのパラジウムめっき層、厚さ０．００１μｍの金めっき層を順に積層し、外部接続用めっき層１３を形成した（図３(d)参照）。
次に、第１のめっき用レジストマスク３１−１を除去し（図３(e)参照）、金属板１０の上面に剥離時間が１分程度の早い剥離性を有する第２のレジスト層Ｒ２を形成し、金属板１０の下面に剥離時間が５分程度の遅い剥離性を有する第２のレジスト層Ｒ２’を形成した（図３(f)参照）。
次に、所定のリードフレーム形状が描画されたガラスマスクを用いて露光・現像し、エッチング用レジストマスク３２、３２’を形成した（図３(g)参照）。
次に、両面にエッチング加工を施し、所定のリードフレーム形状を形成した（図３(h)参照）。
次に、剥離液槽に１分程度浸漬し、金属板１０の上面側のエッチング用レジストマスク３２を除去し、金属板１０の下面側のエッチング用レジストマスク３２’は除去せずに残した（図３(i)参照）。
次に、金属板１０の下面側のエッチング用レジストマスク３２’を第２のめっき用レジストマスクとして用いて、金属板１０の上面と側面に対し、アルカリおよび酸によって前処理を施した後、次のように電気めっき処理を施した。
メタンスルホン酸系銀めっき液からなる、銀濃度３．５ｇ／Ｌの銀めっき浴を用いて、温度６０℃、電流密度５Ａ／ｄｍ2で４５秒間めっきを行い、針状の突起群を有し、表面積比（ここでは、平滑な面の表面積に対する粗化銀めっき層の表面積の比率）、結晶方位＜００１＞、＜１１１＞、＜１０１＞の比率、結晶粒径（平均値）が表１に示す値となる、厚さが約１．５μｍの粗化銀めっき層１１を形成した（図３(j)参照）。
次に、剥離液槽に４分程度浸漬し、金属板１０の下面側のレジストマスク３２’を除去する（図３(k)参照）ことで、実施例１のリードフレーム１を得た。
（実施例２）
実施例２のリードフレームは、半導体素子との電気的接続をワイヤボンディング（金ワイヤー又は銅ワイヤー）方式で行う場合に、下地のバリアめっき層として、リードフレーム基材１０の上面と側面にニッケルめっき層を施して、リードフレーム基材１０に存在する銅の熱拡散を防止する構造のリードフレームの一例である。
実施例２では、金属板１０の上面側のエッチング用レジストマスク３２の除去（図７(i)参照）、金属板１０の上面と側面に対する電気めっきの前処理までは実施例１と略同様に行った。その後の電気めっき処理に際し、まず、スルファミン酸ニッケルと塩化ニッケル、ホウ酸からなるニッケルめっき浴を用いて、電流密度２Ａ／ｄｍ2で１分３０秒間めっきを行い、厚さが約１．０μｍの平滑な下地としてのニッケルめっき層を形成した。次に、メタンスルホン酸系銀めっき液からなる、銀濃度３．５ｇ／Ｌの銀めっき浴を用いて、温度６０℃、電流密度５Ａ／ｄｍ2で１５秒間めっきを行い、針状の突起群を有し、表面積比（ここでは、平滑な面の表面積に対する粗化銀めっき層の表面積の比率）、結晶方位＜００１＞、＜１１１＞、＜１０１＞の比率、結晶粒径（平均値）が表１に示す値となる、厚さが約０．５μｍの粗化銀めっき層１１を形成した。その後、実施例１と略同様に金属板１０の下面側のレジストマスク３２’を除去し（図７(k)参照）、実施例２のリードフレーム１’を得た。
（実施例３）
実施例３のリードフレームは、実施例２のリードフレームと同様、半導体素子との電気的接続をワイヤボンディング（金ワイヤー又は銅ワイヤー）方式で行う場合に、下地のバリアめっき層として、リードフレーム基材１０の上面と側面にニッケルめっき層とパラジウムめっき層を積層して、リードフレーム基材１０に存在する銅の熱拡散を防止する構造のリードフレームの一例である。
実施例３では、金属板１０の上面と側面に対する電気めっき処理におけるニッケルめっき層の形成までは、実施例２と略同様に行った。次に、ジクロロアミン系パラジウムめっき液からなるパラジウムめっき浴を用いて、電流密度２Ａ／ｄｍ2で１０秒間めっきを行い、厚さが約０．０１μｍの平滑な下地としてのパラジウムめっき層を形成した。次に、メタンスルホン酸系銀めっき液からなる、銀濃度３．５ｇ／Ｌの銀めっき浴を用いて、温度６０℃、電流密度５Ａ／ｄｍ2で１５秒間めっきを行い、針状の突起群を有し、表面積比（ここでは、平滑な面の表面積に対する粗化銀めっき層の表面積の比率）、結晶方位＜００１＞、＜１１１＞、＜１０１＞の比率、結晶粒径（平均値）が表１に示す値となる、厚さが約０．６μｍの粗化銀めっき層１１を形成した。その後、実施例１と略同様に金属板１０の下面側のレジストマスク３２’を除去し（図７(k)参照）、実施例３のリードフレーム１’を得た。
（実施例４）
実施例４のリードフレームは、半導体素子との電気的接続を半田にて行う場合に、下地のバリアめっきとして、リードフレーム基材１０の上面と側面に銀めっき層を施すことにより、半田への銀拡散をし易くした構造のリードフレームの一例である。
実施例４では、金属板１０の上面側のエッチング用レジストマスク３２の除去（図３(i)参照）、金属板１０の上面と側面に対する電気めっきの前処理までは実施例１と略同様に行った。その後の電気めっき処理に際し、シアン系銀めっき液からなる銀めっき浴を用いて、電流密度３Ａ／ｄｍ2で６０秒間めっきを行い、厚さが約１．１μｍの平滑な下地としての銀めっき層を形成した。次に、メタンスルホン酸系銀めっき液からなる、銀濃度３．５ｇ／Ｌの銀めっき浴を用いて、温度６０℃、電流密度５Ａ／ｄｍ2で１５秒間めっきを行い、針状の突起群を有し、表面積比（ここでは、平滑な面の表面積に対する粗化銀めっき層の表面積の比率）、結晶方位＜００１＞、＜１１１＞、＜１０１＞の比率、結晶粒径（平均値）が表１に示す値となる、厚さが約０．６μｍの粗化銀めっき層１１を形成した。その後、実施例１と略同様に金属板１０の下面側のレジストマスク３２’を除去し（図３(k)参照）、実施例４のリードフレーム１を得た。
（実施例５）
実施例５のリードフレームは、実施例４のリードフレームと同様、半導体素子との電気的接続を半田にて行う場合に、下地のバリアめっきとして、リードフレーム基材１０の上面と側面にニッケルめっき層とパラジウムめっき層と金めっき層とを積層して、リードフレーム基材１０に存在する銅の拡散を防止する構造のリードフレームの一例である。
実施例５では、金属板１０の上面と側面に対する電気めっき処理におけるパラジウムめっき層の形成までは、実施例３と略同様に行った。次に、シアン系金めっき液からなる金めっき浴を用いて、電流密度２Ａ／ｄｍ2で１０秒間めっきを行い、厚さが約０．００１μｍの平滑な下地としての金めっき層を形成した。次に、メタンスルホン酸系銀めっき液からなる、銀濃度３．５ｇ／Ｌの銀めっき浴を用いて、温度６０℃、電流密度５Ａ／ｄｍ2で１５秒間めっきを行い、針状の突起群を有し、表面積比（ここでは、平滑な面の表面積に対する粗化銀めっき層の表面積の比率）、結晶方位＜００１＞、＜１１１＞、＜１０１＞の比率、結晶粒径（平均値）が表１に示す値となる、厚さが約０．５μｍの粗化銀めっき層１１を形成した。その後、実施例１と略同様に金属板１０の下面側のレジストマスク３２’を除去し（図３(k)参照）、実施例５のリードフレーム１を得た。
（比較例１）
比較例１のリードフレームは、下地めっき無しでリードフレーム基材の上面と側面に平滑な銀めっき層を形成したリードフレームの一例である。
比較例１では、金属板の上面側のエッチング用レジストマスクの除去、金属板の上面と側面に対する電気めっきの前処理までは実施例１と略同様に行った。その後の電気めっき処理に際し、シアン系銀めっき液からなる、銀濃度６５ｇ／Ｌの銀めっき浴を用いて、電流密度３Ａ／ｄｍ2で３分間めっきを行い、平滑面を有する、厚さが約２．５μｍの銀めっき層を形成した。その後、実施例１と略同様に金属板の下面側のレジストマスクを除去し、比較例１のリードフレームを得た。
（比較例２）
比較例２のリードフレームは、表面積比（ここでは、平滑な面の表面積に対する銀めっき層の表面積の比率）が１．３０未満の凹凸による粗化面を有する銀めっき層をリードフレーム基材の上面と側面に形成したリードフレームの一例である。
比較例２では、金属板の上面側のエッチング用レジストマスクの除去、金属板の上面と側面に対する電気めっきの前処理までは実施例１と略同様に行った。その後の電気めっき処理に際し、シアン系銀めっき液からなる、銀濃度６５ｇ／Ｌの銀めっき浴を用いて、電流密度３Ａ／ｄｍ2で６分間めっきを行い、平滑な面を有する、厚さが約５．０μｍの銀めっき層を形成した。次に、銀めっき剥離液を用いて、銀めっき層の表面を、２分間マイクロエッチング処理を施すことで、銀めっき層の表面に凹凸を有する粗化面を形成した。このとき、表面に凹凸を有する粗化面が形成された銀めっき層の厚さは２．８μｍとなり、平滑面を有する銀めっき層の約半分程度の厚さとなった。その後、実施例１と略同様に金属板の下面側のレジストマスクを除去し、比較例２のリードフレームを得た。
（比較例３）
比較例３のリードフレームは、リードフレーム基材の上面と側面に、表面に粗化面を有する下地めっき層を形成し、その上に銀めっき層を形成したリードフレームの一例である。
比較例３では、金属板の上面側のエッチング用レジストマスクの除去、金属板の上面と側面に対する電気めっきの前処理までは実施例１と略同様に行った。その後の電気めっき処理に際し、まず、スルファミン酸ニッケルと塩化ニッケル、ホウ酸からなるニッケルめっき浴を用いて、電流密度２Ａ／ｄｍ2で７分３０秒間めっきを行い、平滑な面を有する、厚さが約５．０μｍのニッケルめっき層を形成した。次に、ニッケルめっき剥離液を用いて、ニッケルめっき層の表面を、２分間マイクロエッチング処理を施すことで、ニッケルめっき層の表面に凹凸を有する粗化面を形成した。このとき、表面に凹凸を有する粗化面が形成されたニッケルめっき層の厚さは２．６μｍとなり、平滑面を有するニッケルめっき層の約半分程度の厚さとなった。次に、シアン系銀めっき液からなる、銀濃度６５ｇ／Ｌの銀めっき浴を用いて、電流密度３Ａ／ｄｍ2で１分３０秒間めっきを行い、ニッケルめっき層の粗化面の形状に追従した、表面積比（ここでは、平滑な面の表面積に対する銀めっき層の表面積の比率）、結晶方位＜００１＞、＜１１１＞、＜１０１＞の比率、結晶粒径（平均値）が表１に示す値となる、厚さが約１．５μｍの、凹凸を持つ粗化面を有する銀めっき層を形成した。その後、実施例１と略同様に金属板の下面側のレジストマスクを除去し、比較例３のリードフレームを得た。
実施例１〜５、比較例１〜３の夫々のリードフレームにおけるめっき構成要件（めっき層の種類及び厚さ、表面積比（ここでは、平滑な面の表面積に対する（粗化又は平滑）銀めっき層の表面積の比率）、銀めっき層の結晶方位比率、結晶粒径（平均値）を表１に示す。
なお、結晶方位比率は、走査型電子顕微鏡（SEM: Scanning Electron Microscope）を用いて、10,000倍で観察した視野について電子線後方散乱回折解析装置（ESBD:Electron Backscatter Diffraction）により解析を行い、＜００１＞、＜１１１＞、＜１０１＞の各方位に対する許容角度を１５°として算出した。また、結晶粒径は、方位差１５°以上を粒界として求めた結晶粒の面積円相当径とした。
また。銀めっき層のめっき厚は、蛍光Ｘ線分析装置（SII製 SFT3300）を用いて測定し、ニッケル、パラジウム、金めっきを用いためっき層のめっき厚は、蛍光Ｘ線分析装置（SII製 SFT3300）を用いて測定した。
また、表面積比は、３Ｄレーザー顕微鏡（OLYMPUS製 OLS4100）を用いて測定した。
Figure 2020155748
樹脂密着性の評価
完成した実施例１〜５、比較例１〜３の夫々のリードフレームの粗化銀めっき層（比較例１では平滑な銀めっき層）の上に、評価用のΦ２ｍｍの円筒形の樹脂モールドを形成した。この樹脂に対し、ボンドテスタとしてＤａｇｅ Ｓｅｒｉｅｓ４０００（Ｄａｇｅ社製）を用いてシェア強度を測定することで樹脂密着性の評価を行った。
実施例１〜５、比較例１〜３の夫々の樹脂密着性の評価結果を表２に示す。
Figure 2020155748
比較例１のリードフレームは、シェア強度が１０ＭＰａであり、実用に際し十分な樹脂密着性を有しているとは言い難いことが認められた。
これに対し、実施例１〜５のリードフレームは、表２に示すとおり、いずれも、比較例１のリードフレームにおけるシェア強度の１．５倍のシュア強度を有し、樹脂密着性が格段に向上したことが認められた。
一方、比較例２、３のリードフレームは、比較例１のリードフレームにおけるシェア強度に比べれば、シェア強度が高く、樹脂密着性が向上したものの、比較例１のリードフレームにおけるシェア強度と比べて、１．１倍のシェア強度にとどまり、実施例１〜５のリードフレームのような格段の樹脂密着性向上効果は得られないことが認められた。
生産性の評価
実施例１〜５、比較例２、３の夫々のリードフレームにおける最表層のめっき層の表面形態を、粗化面を有した形態に形成するために要した加工時間および銀めっき量を比較し、生産性を評価した。生産性の評価に際しては、最表層のめっき層として平滑な銀めっき層が形成された、比較例１のリードフレームにおける当該加工時間、銀めっきの使用量を夫々１００としたときの相対的な数値を評価値として用いた。なお、リードフレームのめっき加工はライン搬送されている状態で行うため、当該加工時間の評価値は、各実施例、比較例のリードフレームのめっき加工において、最長のめっき時間を要する金属めっき層の形成に要した時間に基づいて算出した（実施例１：粗化銀めっき、実施例２、３、５：平滑ニッケルめっき、実施例４：平滑銀めっき、比較例２：平滑銀めっき、比較例３：平滑ニッケルめっき）。
実施例１〜５、比較例２、３の夫々の生産性（最表層のめっき層の表面形態を、粗化面を有した形態に形成するために要した加工時間および銀めっき量）の評価結果を表２に示す。
比較例２のリードフレームは、平滑な面を有する、厚さが約５．０μｍの銀めっき層を形成後に、銀めっき剥離液を用いて、マイクロエッチング処理を施すことで、銀めっき層の表面に凹凸を有する粗化面を形成した例であるが、表面に凹凸を有する粗化面が形成された銀めっき層の厚さは２．８μｍであって、平滑面を有する銀めっき層の約半分程度の厚さとなっており、表２に示すように、加工時間が２００、銀使用量が２００となり、加工時間が増大することに加えて、原価が高価である銀のコストが大幅に増大し、生産性が悪化することが認められた。
比較例３のリードフレームは、平滑な面を有する、厚さが約５．０μｍのニッケルめっき層を形成後に、ニッケルめっき剥離液を用いて、マイクロエッチング処理を施すことで、銀めっき層の表面に凹凸を有する粗化面を形成した例であるが、表面に凹凸を有する粗化面が形成されたニッケルめっき層の厚さは２．６μｍであって、平滑面を有するニッケルめっき層の約半分程度の厚さとなっており、表２に示すように、加工時間が２５０、銀使用量が６０となり、銀のコストはある程度低減することができるものの、加工時間が大幅に増大し、生産性が大幅に悪化することが認められた。
これに対し、実施例１〜５のリードフレームは、表２に示すとおり、いずれも、加工時間が２５〜５０、銀使用量が２０〜６０となり、比較例２のリードフレームに比べて、加工時間が７５〜８７．５％、銀使用量が７０〜９０％低減し、生産性が格段に向上したことが認められた。
また、実施例２、３、５のリードフレームは、比較例３のリードフレームに比べて、加工時間が８０％、銀使用量が６７％低減し、生産性が格段に向上したことが認められた。なお、実施例１と実施例４のリードフレームは、銀使用量が比較例３のリードフレームと同程度ではあるものの、比較例２のリードフレームに比べて大幅に低減しており、また、加工時間が比較例３のリードフレームに比べて、８８〜９０％低減し、生産性が格段に向上したことが認められた。
以上、本発明の好ましい実施形態及び実施例について詳説したが、本発明は、上述した実施形態及び実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施形態及び実施例に種々の変形及び置換を加えることができる。
また、本発明のリードフレームにおいては、リードフレーム基材の材質を銅合金等の銅系材料としたが、リードフレーム基材の材質をニッケル系合金としても適用可能である。
また、針状の突起群を有する粗化面の表面積比及び結晶構造を損ねない所定厚さであれば、本発明のリードフレームにおいて、最表層のめっき層として備える針状の突起群を有する粗化銀めっき層の上に、さらにカバー用のめっき層として、例えば、銀めっき層や、ニッケル、パラジウム、金を組み合わせためっき層を積層することも可能である。
本発明のリードフレームは、最表層に銀めっき層を備えたリードフレームを用いて樹脂封止型の半導体パッケージを製造することが必要とされる分野に有用である。
１ リードフレーム
２ 半導体パッケージ
１０ リードフレーム基材（金属板）
１０ａ 内部接続用端子部
１０ｂ 外部接続用端子部
１０ｃ パッド部
１１ 粗化銀めっき層
１３ 外部接続用めっき層
１４ 半田
１５ 封止樹脂
１６ ダイボンド
１７ ボンディングワイヤ
２０ 半導体素子
３１−１ めっき用レジストマスク
３２ エッチング用レジストマスク
３２’ エッチング及びめっき兼用レジストマスク
Ｒ１ 第１のレジスト層
Ｒ２ （速い剥離性を有する）第２のレジスト層
Ｒ２’ （遅い剥離性を有する）第２のレジスト層
銅合金からなるリードフレーム基材を用いたリードフレームにおいて、貴金属または貴金属合金からなるめっき層の厚さを薄くするための方策の一つに、貴金属または貴金属合金からなるめっき層の下地めっき層として、銅の拡散を抑制する効果のあるニッケルまたはニッケルを含有する合金によるめっき層を形成することで、貴金属または貴金属合金からなるめっき層の厚さを薄くする手法がある。
しかし、貴金属または貴金属合金からなるめっき層を薄くしても、樹脂との密着性を向上させることはできない。
これらの特許文献の技術は、樹脂との密着性を向上させるために、下地のめっき層を、表面が粗化面となるように形成し、その上に、粗化面の形状に追従するように貴金属めっき層を積層するものである。しかし、下地のめっき層の表面の粗化面を、貴金属めっき層が積層されても樹脂との密着性を向上できる凹凸形状を有する面となるように形成するには、下地のめっき層を厚く形成する必要があり、しかも、下地めっき層を粗化面にするためのめっき速度は低速であるため、作業時間が増大してコスト高となり、生産性が低下してしまう。
また、樹脂との密着性を向上させるための他の方策として、リードフレーム基材の表面に平滑な貴金属めっき層を形成後、貴金属めっき層の表面を粗化することも考えられるが、貴金属めっき層の表面を、樹脂との密着性を向上できる凹凸形状を有する粗化面となるように形成するには、粗化面を形成する前の平滑な貴金属めっき層を厚く形成する必要があるため、貴金属めっき層のコストが増大し、生産性が低下してしまう。
しかも、平滑なめっき層を形成後、表面を粗化するのでは、粗化する際に除去されるめっき金属が無駄となってしまう。
Figure 2020155748

Claims (4)

  1. 銅系材料からなるリードフレーム基材の上面、側面、下面のうち、前記上面と側面に、針状の突起群を有する粗化銀めっき層を最表層のめっき層として備え、該粗化銀めっき層は、結晶方位＜００１＞、＜１１１＞、＜１０１＞の夫々の比率のうち結晶方位＜１０１＞の比率が最も高い結晶構造を有することを特徴とするリードフレーム。
  2. 前記粗化銀めっき層の平均結晶粒径が、０．２８μｍより小さいことを特徴とする請求項１に記載のリードフレーム。
  3. 前記リードフレーム基材と前記粗化銀めっき層との間に、下地めっき層を備えていることを特徴とする請求項１又は２に記載のリードフレーム。
  4. 前記リードフレーム基材の下面に、ニッケル、パラジウム、金の順に積層されためっき層を備えていることを特徴とする請求項１〜３のいずれかに記載のリードフレーム。
JP2019055685A 2019-03-22 2019-03-22 リードフレーム Active JP6741356B1 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2019055685A JP6741356B1 (ja) 2019-03-22 2019-03-22 リードフレーム
KR1020200020524A KR20200112658A (ko) 2019-03-22 2020-02-19 리드 프레임
CN202010120424.7A CN111725170A (zh) 2019-03-22 2020-02-26 引线框
TW109108593A TWI831944B (zh) 2019-03-22 2020-03-16 導線架
US16/825,288 US10903150B2 (en) 2019-03-22 2020-03-20 Lead frame

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2019055685A JP6741356B1 (ja) 2019-03-22 2019-03-22 リードフレーム

Publications (2)

Publication Number Publication Date
JP6741356B1 JP6741356B1 (ja) 2020-08-19
JP2020155748A true JP2020155748A (ja) 2020-09-24

Family

ID=72047922

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019055685A Active JP6741356B1 (ja) 2019-03-22 2019-03-22 リードフレーム

Country Status (5)

Country Link
US (1) US10903150B2 (ja)
JP (1) JP6741356B1 (ja)
KR (1) KR20200112658A (ja)
CN (1) CN111725170A (ja)
TW (1) TWI831944B (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT201800005354A1 (it) 2018-05-14 2019-11-14 Dispositivo a semiconduttore e procedimento corrispondente
DE102018128109A1 (de) * 2018-11-09 2020-05-14 Infineon Technologies Ag Ein clip mit einem diebefestigungsabschnitt, der konfiguriert ist, um das entfernen von hohlräumen beim löten zu fördern
JP6736716B1 (ja) * 2019-03-22 2020-08-05 大口マテリアル株式会社 リードフレーム
CN113782453B (zh) * 2021-11-12 2022-02-08 深圳中科四合科技有限公司 一种引线框架的制作方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5151438Y2 (ja) 1975-09-22 1976-12-09
JP3259894B2 (ja) 1996-04-30 2002-02-25 ソニー株式会社 リードフレーム、その製造方法及びそのリードフレームを用いた半導体装置
US6087714A (en) * 1998-04-27 2000-07-11 Matsushita Electric Industrial Co., Ltd. Semiconductor devices having tin-based solder film containing no lead and process for producing the devices
JP2002299538A (ja) * 2001-03-30 2002-10-11 Dainippon Printing Co Ltd リードフレーム及びそれを用いた半導体パッケージ
JP3776824B2 (ja) * 2002-04-05 2006-05-17 株式会社東芝 半導体発光素子およびその製造方法
JP3841768B2 (ja) * 2003-05-22 2006-11-01 新光電気工業株式会社 パッケージ部品及び半導体パッケージ
US7049683B1 (en) * 2003-07-19 2006-05-23 Ns Electronics Bangkok (1993) Ltd. Semiconductor package including organo-metallic coating formed on surface of leadframe roughened using chemical etchant to prevent separation between leadframe and molding compound
US20060125062A1 (en) * 2004-12-15 2006-06-15 Zuniga-Ortiz Edgar R Semiconductor package having improved adhesion and solderability
JP4857594B2 (ja) * 2005-04-26 2012-01-18 大日本印刷株式会社 回路部材、及び回路部材の製造方法
JP5151438B2 (ja) 2007-12-10 2013-02-27 大日本印刷株式会社 半導体装置およびその製造方法、ならびに半導体装置用基板およびその製造方法
JP4853508B2 (ja) 2008-11-05 2012-01-11 住友金属鉱山株式会社 リードフレームの製造方法
KR101802850B1 (ko) * 2011-01-11 2017-11-29 해성디에스 주식회사 반도체 패키지
US9449188B2 (en) * 2014-10-10 2016-09-20 Salesforce.Com, Inc. Integration user for analytical access to read only data stores generated from transactional systems
JP6621681B2 (ja) * 2016-02-17 2019-12-18 株式会社三井ハイテック リードフレーム及びその製造方法、並びに半導体パッケージ
DE102016118784A1 (de) * 2016-10-04 2018-04-05 Infineon Technologies Ag Chipträger, konfiguriert zur delaminierungsfreien Kapselung und stabilen Sinterung
JP6828959B2 (ja) * 2017-01-17 2021-02-10 大口マテリアル株式会社 リードフレームおよびその製造方法

Also Published As

Publication number Publication date
CN111725170A (zh) 2020-09-29
US10903150B2 (en) 2021-01-26
JP6741356B1 (ja) 2020-08-19
US20200303288A1 (en) 2020-09-24
KR20200112658A (ko) 2020-10-05
TWI831944B (zh) 2024-02-11
TW202100808A (zh) 2021-01-01

Similar Documents

Publication Publication Date Title
JP6741356B1 (ja) リードフレーム
TWI826671B (zh) 半導體元件搭載用零件、引線框和半導體元件搭載用基板
TWI811532B (zh) 導線架
JP6744020B1 (ja) リードフレーム
JP6733941B1 (ja) 半導体素子搭載用基板
JP6736717B1 (ja) 半導体素子搭載用基板
JP6736716B1 (ja) リードフレーム

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190322

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190409

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190514

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200623

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200721

R150 Certificate of patent or registration of utility model

Ref document number: 6741356

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350