JP6736717B1 - 半導体素子搭載用基板 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 163
- 239000000758 substrate Substances 0.000 title claims abstract description 128
- 238000007747 plating Methods 0.000 claims abstract description 436
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 claims abstract description 222
- 229910052709 silver Inorganic materials 0.000 claims abstract description 219
- 239000004332 silver Substances 0.000 claims abstract description 219
- 229910052751 metal Inorganic materials 0.000 claims abstract description 109
- 239000002184 metal Substances 0.000 claims abstract description 109
- 239000013078 crystal Substances 0.000 claims abstract description 105
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 188
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 claims description 173
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 97
- 229910052737 gold Inorganic materials 0.000 claims description 97
- 239000010931 gold Substances 0.000 claims description 97
- 229910052759 nickel Inorganic materials 0.000 claims description 92
- 229910052763 palladium Inorganic materials 0.000 claims description 80
- 239000011347 resin Substances 0.000 abstract description 47
- 229920005989 resin Polymers 0.000 abstract description 47
- 238000010586 diagram Methods 0.000 abstract description 3
- -1 silver halide Chemical class 0.000 abstract description 3
- 238000005538 encapsulation Methods 0.000 abstract 1
- 239000000463 material Substances 0.000 description 36
- 230000000052 comparative effect Effects 0.000 description 29
- 238000007789 sealing Methods 0.000 description 23
- 239000002585 base Substances 0.000 description 22
- 238000004519 manufacturing process Methods 0.000 description 21
- AFVFQIVMOAPDHO-UHFFFAOYSA-N Methanesulfonic acid Chemical compound CS(O)(=O)=O AFVFQIVMOAPDHO-UHFFFAOYSA-N 0.000 description 18
- 238000009713 electroplating Methods 0.000 description 16
- 238000000034 method Methods 0.000 description 16
- 239000000243 solution Substances 0.000 description 16
- 239000012670 alkaline solution Substances 0.000 description 10
- 230000015572 biosynthetic process Effects 0.000 description 10
- 238000012545 processing Methods 0.000 description 10
- 229910021586 Nickel(II) chloride Inorganic materials 0.000 description 9
- KGBXLFKZBHKPEV-UHFFFAOYSA-N boric acid Chemical compound OB(O)O KGBXLFKZBHKPEV-UHFFFAOYSA-N 0.000 description 9
- 239000004327 boric acid Substances 0.000 description 9
- 229940098779 methanesulfonic acid Drugs 0.000 description 9
- QMMRZOWCJAIUJA-UHFFFAOYSA-L nickel dichloride Chemical compound Cl[Ni]Cl QMMRZOWCJAIUJA-UHFFFAOYSA-L 0.000 description 9
- KERTUBUCQCSNJU-UHFFFAOYSA-L nickel(2+);disulfamate Chemical compound [Ni+2].NS([O-])(=O)=O.NS([O-])(=O)=O KERTUBUCQCSNJU-UHFFFAOYSA-L 0.000 description 9
- 229910000510 noble metal Inorganic materials 0.000 description 9
- 238000007788 roughening Methods 0.000 description 8
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 7
- 229910052802 copper Inorganic materials 0.000 description 7
- 239000010949 copper Substances 0.000 description 7
- 238000011156 evaluation Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 6
- 229910000881 Cu alloy Inorganic materials 0.000 description 5
- 229910045601 alloy Inorganic materials 0.000 description 5
- 239000000956 alloy Substances 0.000 description 5
- 230000007423 decrease Effects 0.000 description 5
- 238000005530 etching Methods 0.000 description 3
- 239000010970 precious metal Substances 0.000 description 3
- 229910000679 solder Inorganic materials 0.000 description 3
- 229910001220 stainless steel Inorganic materials 0.000 description 3
- 239000010935 stainless steel Substances 0.000 description 3
- 239000002253 acid Substances 0.000 description 2
- 230000004913 activation Effects 0.000 description 2
- 239000003513 alkali Substances 0.000 description 2
- 238000004873 anchoring Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000001887 electron backscatter diffraction Methods 0.000 description 2
- 238000009499 grossing Methods 0.000 description 2
- 238000003475 lamination Methods 0.000 description 2
- QSHDDOUJBYECFT-UHFFFAOYSA-N mercury Chemical compound [Hg] QSHDDOUJBYECFT-UHFFFAOYSA-N 0.000 description 2
- 229910052753 mercury Inorganic materials 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 238000000465 moulding Methods 0.000 description 2
- 238000003825 pressing Methods 0.000 description 2
- 229910001256 stainless steel alloy Inorganic materials 0.000 description 2
- 229910000990 Ni alloy Inorganic materials 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000032798 delamination Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 230000008719 thickening Effects 0.000 description 1
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
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- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/561—Batch processing
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- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/568—Temporary substrate used as encapsulation process aid
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Abstract
Description
(1)金/ニッケル/銀
(2)金/パラジウム/ニッケル/銀
(3)金/パラジウム/ニッケル/パラジウム/銀
(4)金/ニッケル/パラジウム/銀
(5)金/ニッケル/パラジウム/金/銀
(6)金/パラジウム/ニッケル/パラジウム/金/銀
本件発明者は、半導体パッケージの端子等として用いられる、めっき層のみからなる柱状端子部と樹脂との密着性を向上させる方策として、柱状端子部の上面における下地のめっき層を、表面が粗化面となるように形成し、その上に、粗化面の形状に追従するように貴金属めっき層を積層することについて検討した。しかし、下地のめっき層の表面の粗化面を、貴金属めっき層が積層されても樹脂との密着性を向上できる凹凸形状を有する面となるように形成するためには、下地のめっき層を厚く形成する必要があり、しかも、下地めっき層を粗化面にするためのめっき速度は低速であるため、作業時間が増大してコスト高となり、生産性が低下してしまう。
また、本件発明者は、樹脂との密着性を向上させるための他の方策として、柱状端子部の上面を平滑な貴金属めっき層で形成後、貴金属めっき層の表面を粗化することについて検討した。しかし、貴金属めっき層の表面を、樹脂との密着性を向上できる凹凸形状を有する粗化面となるように形成するには、粗化面を形成する前の平滑な貴金属めっき層を厚く形成する必要があるため、貴金属めっき層のコストが増大し、生産性が低下してしまう。
そして、本件発明者は、試行錯誤の過程において、半導体素子搭載用基板に備わるめっき層のみからなる柱状端子部の構成として、下地めっき層の上面に、表面が粗化された銀めっき層として、針状の突起群を有する粗化銀めっき層を平滑な銀めっき層の表面を粗化することなく最表層のめっき層として備えた半導体素子搭載用基板を導出した。
なお、本願において、粗化銀めっき層が有する針状の突起群とは、表面積比(ここでは、平滑な面の表面積に対する、粗化銀めっき層の表面積の比率)が1.30以上6.00以下となる複数の針状の突起の集合体をいう。
粗化銀めっき層を、このような表面積比となる針状の突起群を有する形態に形成すると、封止樹脂が個々の針状の突起の根元にまで流入し易くなり、封止樹脂が硬化したときに接触面積の増加や凹凸形状による物理的なアンカー効果を発揮し、従来の技術と比べて、良好な密着性を得ることができることが判明した。
また、本発明の半導体素子搭載用基板のようにすれば、柱状端子部の上面側における半導体素子を搭載する半導体素子搭載部や、半導体素子と直接的に又はワイヤーを介して電気的な接続を行う内部接続用端子部においては、粗化銀めっき層の針状の突起群により、半田やペースト等の接続部材との接触面積が増加することで水分の浸入を防止できるとともに、熱膨張によるひずみが抑制され、接続部材とめっき被膜間の層間剥離が抑制される。
また、結晶方位<001>、<111>、<101>の夫々の比率のうち結晶方位<101>の比率が最も高い結晶構造を有する、針状の突起群を有する粗化銀めっき層は、後述の条件での銀めっきにより、平滑な銀めっき層の表面を粗化することなく形成できる。
このため、本発明の半導体素子搭載用基板のようにすれば、樹脂との密着性を向上させるための粗化面の形成コストを最小化でき、且つ、めっき層全体の厚さを最小化することが可能となる。
粗化銀めっき層の平均結晶粒径が、0.28μm以上であると、銀めっきの結晶が高さ方向に成長したときの結晶同士の間隔が広くなり、1.30以上6.00以下の表面積比(ここでは、平滑な面の表面積に対する粗化銀めっき層の表面積の比率)が得られない。
粗化銀めっき層の平均結晶粒径が、0.28μmより小さければ、銀めっきの結晶が高さ方向に成長したときの結晶同士の間隔が狭くなり、1.30以上6.00以下の表面積比(ここでは、平滑な面の表面積に対する粗化銀めっき層の表面積の比率)が得られる。なお、より好ましくは、粗化銀めっき層の平均結晶粒径は、0.15μm以上0.25μm以下であるのがよい。
また、本発明の半導体素子搭載用基板においては、好ましくは、柱状端子部は、金属板側から次の(1)〜(6)のいずれかの順に積層された金属からなるめっき層により形成された構成にする。
(1)金/ニッケル/銀
(2)金/パラジウム/ニッケル/銀
(3)金/パラジウム/ニッケル/パラジウム/銀
(4)金/ニッケル/パラジウム/銀
(5)金/ニッケル/パラジウム/金/銀
(6)金/パラジウム/ニッケル/パラジウム/金/銀
本発明の半導体素子搭載用基板における半導体素子搭載用基板の基材をなす金属板の材質がステンレス系合金である場合は、柱状端子部を、金/ニッケル/パラジウム/銀の順に積層された金属からなるめっき層により構成する。その場合は、金属板の一方の面側の柱状端子部に対応する部位の表面に、金めっき層を0.005μm以上0.5μm以下、好ましくは0.05μm形成し、その上に平滑な結晶のニッケルめっき層を20.0μm以上80.0μm以下、好ましくは30.0μm形成し、その上にパラジウムめっき層を0.005μm以上1.5μm以下、好ましくは0.05μm形成し、その上に針状の突起群を表面に持つ粗化銀めっき層を0.2μm以上3.0μm以下、好ましくは0.5μm形成するのがよい。
図1は本発明の第1実施形態に係る半導体素子搭載用基板の一例を示す図で、(a)は平面図、(b)は(a)のA−A断面を模式的に示した説明図である。図2は本発明の第1実施形態に係る多列配列された半導体素子搭載用基板の一例を示す平面図である。図3は本発明の第1実施形態に係る半導体素子搭載用基板の製造手順の一例を示す説明図である。図4は本発明の第1実施形態に係る半導体素子搭載用基板を用いた半導体パッケージの製造手順の一例を示す説明図である。
柱状端子部12−1は、異なる金属のめっき層のみからなり、図1(b)に示すように、針状の突起群を有する粗化銀めっき層11を最表層のめっき層として備えている。
粗化銀めっき層11は、1.30以上6.00以下の表面積比(ここでは、平滑な面の表面積に対する粗化銀めっき層の表面積の比率)となる針状の突起群を有している。
また、粗化銀めっき層11は、結晶方位<001>、<111>、<101>の夫々の比率のうち結晶方位<101>の比率が最も高い結晶構造を有している。
粗化銀めっき層11の平均結晶粒径は、0.28μmより小さい大きさを有している。
なお、柱状端子部12−1は、粗化銀めっき層11の下地のめっき層を、必要に応じて金、パラジウム、ニッケル、などおよびそれら合金によるめっきを選択し、順次積層して形成することができる。
金属板10の材質がステンレス系合金である場合は、柱状端子部12−1を、金/ニッケル/パラジウム/銀の順に積層された金属からなるめっき層により構成する。その場合は、金属板10の一方の面側の柱状端子部12−1に対応する部位の表面に、金めっき層を0.005μm以上0.5μm以下、好ましくは0.05μm形成し、その上に平滑な結晶のニッケルめっき層を20.0μm以上80.0μm以下、好ましくは30.0μm形成し、その上にパラジウムめっき層を0.005μm以上1.5μm以下、好ましくは0.05μm形成し、その上に針状の突起群を表面に持つ粗化銀めっき層を0.2μm以上3.0μm以下、好ましくは0.5μm形成するのがよい。
また、本実施形態の半導体素子搭載用基板1は、図2に示すように個々の半導体素子搭載用基板1が多列配列されている。
まず、半導体素子搭載用基板の基材として、銅系材料からなる金属板10を準備する(図3(a)参照)。
次に、金属板10の両面にレジスト層R1を形成する(図3(b)参照)。
次に、金属板10の上面側のレジスト層R1を柱状端子部12−1に対応した所定形状が形成されたマスクを用いて露光・現像するとともに、金属板10の下面側のレジスト層R1の全領域を露光・現像し、金属板10の上面側の柱状端子部12−1に対応した部位が開口し、金属板10の下面側の全領域を覆うめっき用レジストマスク31を形成する(図3(c)参照)。
次に、めっき用レジストマスク31を用いて、金属板10の上面における柱状端子部12−1に対応した部位に、針状の突起群を有する粗化銀めっき層11を最表層のめっき層として形成する(図3(d)参照)。
次に、めっき用レジストマスク31を除去する(図3(e)参照)。
これにより、本実施形態の半導体素子搭載用基板1が完成する。
銀濃度が1.0g/L未満であると、十分な粗化銀めっき被膜を形成することができないので好ましくない。銀濃度が10g/Lよりも高いと、形成される粗化銀めっき被膜が平滑表面となってしまい、銀の針状結晶を得ることができないので好ましくない。
まず、図3に示した製造手順によって製造された、本実施形態の半導体素子搭載用基板1を準備する(図4(a)参照)。
次に、半導体素子搭載用基板1の柱状端子部12−1上面の内部接続用端子部12aにおける半導体素子搭載領域の上に、半田14を印刷し、その上に半導体素子20を搭載し、固定することで、半導体素子20の電極と半導体素子搭載用基板1の内部接続用端子部12aとを電気的に接続する(図4(b)参照)。
次に、モールド金型を用いて、半導体素子搭載用基板1の上面側の空間領域を封止樹脂15で封止する(図4(c)参照)。
次に、半導体素子搭載用基板1の基材をなす金属板10を、金属板10が銅系材料からなる場合はエッチングにより除去し、金属板10がステンレス系材料からなる場合は引き剥がしにより除去する(図4(d)参照)。
最後に、多列配列された半導体パッケージを、ダイシングやプレス等で個片化する(図4(e)参照)。
これにより、本実施形態の半導体素子搭載用基板1を用いた半導体パッケージ2が得られる(図4(f)参照)。
図5は本発明の第2実施形態に係る半導体素子搭載用基板の一例を示す図で、(a)は上面図、(b)は(a)のB−B断面を模式的に示した説明図である。図6は本発明の第2実施形態に係る多列配列された半導体素子搭載用基板の一例の平面図である。図7は本発明の第2実施形態に係る半導体素子搭載用基板の製造手順の一例を示す説明図である。図8は本発明の第2実施形態に係る半導体素子搭載用基板を用いた半導体パッケージの製造手順の一例を示す説明図である。
柱状端子部12−1、12−2は、異なる金属のめっき層のみからなり、図5(b)に示すように、針状の突起群を有する粗化銀めっき層11を最表層のめっき層として備えている。
その他の構成は、第1実施形態の半導体素子搭載用基板1と略同様である。
また、本実施形態の半導体素子搭載用基板1’は、図6に示すように個々の半導体素子搭載用基板1’が多列配列されている。
本実施形態の半導体素子搭載用基板1’の製造工程は、図3に示した第1実施形態の半導体素子搭載用基板1の製造工程と略同様であり、最表層のめっき層として針状の突起群を有する粗化銀めっき層11の形成手順も第1実施形態の半導体素子搭載用基板1におけるものと略同様である(図7(a)〜図7(e)参照)。
まず、図7に示した製造手順によって製造された、本実施形態の半導体素子搭載用基板1’を準備する(図8(a)参照)。
次に、半導体素子搭載用基板1’の上面の柱状端子部12−2におけるパッド部12cの上に、ダイボンド16を介して半導体素子20を搭載し、固定するとともに、半導体素子20の電極と柱状端子部12−1における内部接続用端子部12aとをボンディングワイヤ17を介して電気的に接続する(図8(b)参照)。
次に、モールド金型を用いて、半導体素子搭載用基板1’の上面側の空間領域を封止樹脂15で封止する(図8(c)参照)。
次に、半導体素子搭載用基板1’の基材をなす金属板10を、金属板10が銅系材料からなる場合はエッチングにより除去し、金属板10がステンレス系材料からなる場合は引き剥がしにより除去する(図8(d)参照)。
最後に、多列配列された半導体パッケージを、ダイシングやプレス等で個片化する(図8(e)参照)。
これにより、本実施形態の半導体素子搭載用基板1’を用いた半導体パッケージ2’が得られる(図8(f)参照)。
半導体素子搭載用基板の基材10として厚さ0.15mm、幅180mmの帯状銅材(C194銅合金)を準備し(図3(a)参照)、この銅材の両面に、厚さ50μmのフィルムレジストをラミネートして、レジスト層R1を形成した(図3(b)参照)。
ラミネート条件は、ロール温度105℃、ロール圧力0.5MPa、送り速度2.5m/minで行なった。なお、ラミネートしたフィルムレジストには、ネガ型レジストであって、紫外線による露光が可能なレジストを用いた。
次に、上面側のレジスト層R1の上に、柱状端子部12−1に対応する所定パターンが形成されたマスクを用い、光源に紫外線の水銀ランプを用いて露光・現像するとともに、金属板10の下面側のレジスト層R1の全領域を露光・現像し、金属板10の上面側の柱状端子部12−1に対応した部位が開口し、金属板10の下面側の全領域を覆うめっき用レジストマスク31を形成した(図3(c)参照)。
詳しくは、まず、金めっき層を0.05μm形成し、その上に、スルファミン酸ニッケルと塩化ニッケル、ホウ酸からなるニッケルめっき浴を用いて、電流密度2A/dm2で90分間めっきを行い、平滑な結晶のニッケルめっき層を31.0μm形成した。
次に、メタンスルホン酸系銀めっき液からなる、銀濃度3.5g/Lの銀めっき浴を用いて、温度60℃、電流密度5A/dm2で15秒間めっきを行い、針状の突起群を有し、表面積比(ここでは、平滑な面の表面積に対する粗化銀めっき層の表面積の比率)、結晶方位<001>、<111>、<101>の比率、結晶粒径(平均値)が表1に示す値となる、厚さが0.5μmの粗化銀めっき層11を形成し、柱状端子部12−1を完成させた(図3(d)参照)。
次に、アルカリ溶液によりめっき用レジストマスク31を除去する(図3(e)参照)ことで、実施例1の半導体素子搭載用基板1を得た。
半導体素子搭載用基板用基材10として厚さ0.15mm、幅180mmの帯状ステンレス材(SUS430)を準備し(図3(a)参照)、このステンレス材の上面側に厚さ38μmのフィルムレジストを2枚、下面側には同じフィルムレジストを1枚ラミネートすることで、レジスト層R1を形成した(図3(b)参照)。
ラミネート条件は、ロール温度105℃、ロール圧力0.5MPa、送り速度2.5m/minで行なった。
次に、実施例1と同様に、上面側のレジスト層R1の上に、柱状端子部12−1に対応する所定パターンが形成されたマスクを用い、光源に紫外線の水銀ランプを用いて露光・現像するとともに、金属板10の下面側のレジスト層R1の全領域を露光・現像し、金属板10の上面側の柱状端子部12−1に対応した部位が開口し、金属板10の下面側の全領域を覆うめっき用レジストマスク31を形成した(図3(c)参照)。
詳しくは、まず、金めっき層を0.05μm形成し、その上に、スルファミン酸ニッケルと塩化ニッケル、ホウ酸からなるニッケルめっき浴を用いて、電流密度2A/dm2で90分間めっきを行い、平滑な結晶のニッケルめっき層を31.0μm形成し、その上にパラジウムめっき層を0.06μm形成した。
次に、メタンスルホン酸系銀めっき液からなる、銀濃度3.5g/Lの銀めっき浴を用いて、温度60℃、電流密度5A/dm2で15秒間めっきを行い、針状の突起群を有し、表面積比(ここでは、平滑な面の表面積に対する粗化銀めっき層の表面積の比率)、結晶方位<001>、<111>、<101>の比率、結晶粒径(平均値)が表1に示す値となる、厚さが0.5μmの粗化銀めっき層11を形成し、柱状端子部12−1を完成させた(図3(d)参照)。
次に、アルカリ溶液によりめっき用レジストマスク31を除去する(図3(e)参照)ことで、実施例2の半導体素子搭載用基板1を得た。
実施例3では、めっき用レジストマスク31の形成(図3(c)参照)、電気めっきの前処理までは実施例1と略同様に行った。その後の電気めっき処理に際し、金めっき層を0.05μm形成し、その上にパラジウムめっき層を0.05μm形成し、その上に、スルファミン酸ニッケルと塩化ニッケル、ホウ酸からなるニッケルめっき浴を用いて、電流密度2A/dm2で90分間めっきを行い、平滑な結晶のニッケルめっき層を30.0μm形成した。
次に、メタンスルホン酸系銀めっき液からなる、銀濃度3.5g/Lの銀めっき浴を用いて、温度60℃、電流密度5A/dm2で15秒間めっきを行い、針状の突起群を有し、表面積比(ここでは、平滑な面の表面積に対する粗化銀めっき層の表面積の比率)、結晶方位<001>、<111>、<101>の比率、結晶粒径(平均値)が表1に示す値となる、厚さが0.5μmの粗化銀めっき層11を形成し、柱状端子部12−1を完成させた(図3(d)参照)。
次に、アルカリ溶液によりめっき用レジストマスク31を除去する(図3(e)参照)ことで、実施例3の半導体素子搭載用基板1を得た。
実施例4では、めっき用レジストマスク31の形成(図3(c)参照)、電気めっきの前処理までは実施例1と略同様に行った。その後の電気めっき処理に際し、金めっき層を0.06μm形成し、その上にパラジウムめっき層を0.04μm形成し、その上に、スルファミン酸ニッケルと塩化ニッケル、ホウ酸からなるニッケルめっき浴を用いて、電流密度2A/dm2で90分間めっきを行い、平滑な結晶のニッケルめっき層を32.0μm形成し、その上にパラジウムめっき層を0.05μm形成した。
次に、メタンスルホン酸系銀めっき液からなる、銀濃度3.5g/Lの銀めっき浴を用いて、温度60℃、電流密度5A/dm2で15秒間めっきを行い、針状の突起群を有し、表面積比(ここでは、平滑な面の表面積に対する粗化銀めっき層の表面積の比率)、結晶方位<001>、<111>、<101>の比率、結晶粒径(平均値)が表1に示す値となる、厚さが0.5μmの粗化銀めっき層11を形成し、柱状端子部12−1を完成させた(図3(d)参照)。
次に、アルカリ溶液によりめっき用レジストマスク31を除去する(図3(e)参照)ことで、実施例4の半導体素子搭載用基板1を得た。
実施例5では、めっき用レジストマスク31の形成(図3(c)参照)、電気めっきの前処理までは、実施例1と略同様に行った。その後の電気めっき処理に際し、金めっき層を0.05μm形成し、その上に、スルファミン酸ニッケルと塩化ニッケル、ホウ酸からなるニッケルめっき浴を用いて、電流密度2A/dm2で90分間めっきを行い、平滑な結晶のニッケルめっき層を30.0μm形成し、その上にパラジウムめっき層を0.05μm形成した。
次に、メタンスルホン酸系銀めっき液からなる、銀濃度3.5g/Lの銀めっき浴を用いて、温度60℃、電流密度5A/dm2で15秒間めっきを行い、針状の突起群を有し、表面積比(ここでは、平滑な面の表面積に対する粗化銀めっき層の表面積の比率)、結晶方位<001>、<111>、<101>の比率、結晶粒径(平均値)が表1に示す値となる、厚さが0.5μmの粗化銀めっき層11を形成し、柱状端子部12−1を完成させた(図3(d)参照)。
次に、アルカリ溶液によりめっき用レジストマスク31を除去する(図3(e)参照)ことで、実施例5の半導体素子搭載用基板1を得た。
実施例6では、めっき用レジストマスク31の形成(図3(c)参照)、電気めっきの前処理までは実施例1と略同様に行った。その後の電気めっき処理に際し、金めっき層を0.06μm形成し、その上に、スルファミン酸ニッケルと塩化ニッケル、ホウ酸からなるニッケルめっき浴を用いて、電流密度2A/dm2で90分間めっきを行い、平滑な結晶のニッケルめっき層を32.0μm形成し、その上にパラジウムめっき層を0.04μm形成し、その上に金めっき層を0.006μm形成した。
次に、メタンスルホン酸系銀めっき液からなる、銀濃度3.5g/Lの銀めっき浴を用いて、温度60℃、電流密度5A/dm2で15秒間めっきを行い、針状の突起群を有し、表面積比(ここでは、平滑な面の表面積に対する粗化銀めっき層の表面積の比率)、結晶方位<001>、<111>、<101>の比率、結晶粒径(平均値)が表1に示す値となる、厚さが0.5μmの粗化銀めっき層11を形成し、柱状端子部12−1を完成させた(図3(d)参照)。
次に、アルカリ溶液によりめっき用レジストマスク31を除去する(図3(e)参照)ことで、実施例6の半導体素子搭載用基板1を得た。
実施例7では、めっき用レジストマスク31の形成(図3(c)参照)、電気めっきの前処理までは実施例1と略同様に行った。その後の電気めっき処理に際し、金めっき層を0.06μm形成し、その上にパラジウムめっき層を0.05μm形成し、その上に、スルファミン酸ニッケルと塩化ニッケル、ホウ酸からなるニッケルめっき浴を用いて、電流密度2A/dm2で90分間めっきを行い、平滑な結晶のニッケルめっき層を31.0μm形成し、その上にパラジウムめっき層を0.04μm形成し、その上に金めっき層を0.006μm形成した。
次に、メタンスルホン酸系銀めっき液からなる、銀濃度3.5g/Lの銀めっき浴を用いて、温度60℃、電流密度5A/dm2で15秒間めっきを行い、針状の突起群を有し、表面積比(ここでは、平滑な面の表面積に対する粗化銀めっき層の表面積の比率)、結晶方位<001>、<111>、<101>の比率、結晶粒径(平均値)が表1に示す値となる、厚さが0.5μmの粗化銀めっき層11を形成し、柱状端子部12−1を完成させた(図3(d)参照)。
次に、アルカリ溶液によりめっき用レジストマスク31を除去する(図3(e)参照)ことで、実施例7の半導体素子搭載用基板1を得た。
比較例1では、電気めっき処理における金めっき層の形成までは、実施例1と略同様に行った。次に、金めっき層の上に、スルファミン酸ニッケルと塩化ニッケル、ホウ酸からなるニッケルめっき浴を用いて、電流密度2A/dm2で90分間めっきを行い、ニッケルめっき層を30.0μm形成した。次に、シアン系銀めっき液からなる、銀濃度65g/Lの銀めっき浴を用いて、電流密度3A/dm2で1分30秒間めっきを行い、平滑面を有する、厚さが約1.5μmの銀めっき層を形成し、柱状端子部を完成させた。次に、アルカリ溶液によりめっき用レジストマスクを除去することで、比較例1の半導体素子搭載用基板を得た。
比較例2の半導体素子搭載用基板は、表面積比(ここでは、平滑な面の表面積に対する銀めっき層の表面積の比率)が1.30未満の凹凸による粗化面を有する銀めっき層を最表面のめっき層として柱状端子部を構成した半導体素子搭載用基板の一例である。
比較例2では、電気めっき処理におけるニッケルめっき層の形成までは、実施例1と略同様に行った。次に、シアン系銀めっき液からなる、銀濃度65g/Lの銀めっき浴を用いて、電流密度3A/dm2で5分間めっきを行い、平滑な面を有する、厚さが約4.0μmの銀めっき層を形成した。次に、銀めっき剥離液を用いて、銀めっき層の表面を、2分間マイクロエッチング処理を施すことで、銀めっき層の表面に凹凸を有する粗化面を形成し、柱状端子部を完成させた。このとき、表面に凹凸を有する粗化面が形成された銀めっき層の厚さは1.7μmとなった。次に、アルカリ溶液によりめっき用レジストマスクを除去することで、比較例2の半導体素子搭載用基板を得た。
比較例3の半導体素子搭載用基板は、表面に粗化面を有する下地めっき層を形成し、その上に銀めっき層を形成することで、柱状端子部を構成した半導体素子搭載用基板の一例である。
比較例3では、電気めっき処理における金めっき層の形成までは、実施例1と略同様に行った。その後の電気めっき処理に際し、まず、スルファミン酸ニッケルと塩化ニッケル、ホウ酸からなるニッケルめっき浴を用いて、電流密度2A/dm2で97分30秒間めっきを行い、平滑な面を有する、厚さが約34.5μmのニッケルめっき層を形成した。次に、ニッケルめっき剥離液を用いて、ニッケルめっき層の表面を、2分間マイクロエッチング処理を施すことで、ニッケルめっき層の表面に凹凸を有する粗化面を形成した。このとき、表面に凹凸を有する粗化面が形成されたニッケルめっき層の厚さは32.0μmとなった。次に、シアン系銀めっき液からなる、銀濃度65g/Lの銀めっき浴を用いて、電流密度3A/dm2で1分30秒間めっきを行い、ニッケルめっき層の粗化面の形状に追従した、表面積比(ここでは、平滑な面の表面積に対する銀めっき層の表面積の比率)、結晶方位<001>、<111>、<101>の比率、結晶粒径(平均値)が表1に示す値となる、厚さが約1.6μmの、凹凸を持つ粗化面を有する銀めっき層を形成し、柱状端子部を完成させた。次に、アルカリ溶液によりめっき用レジストマスクを除去することで、比較例3の半導体素子搭載用基板を得た。
なお、結晶方位比率は、走査型電子顕微鏡(SEM: Scanning Electron Microscope)を用いて、10,000倍で観察した視野について電子線後方散乱回折解析装置(ESBD:Electron Backscatter Diffraction)により解析を行い、<001>、<111>、<101>の各方位に対する許容角度を15°として算出した。また、結晶粒径は、方位差15°以上を粒界として求めた結晶粒の面積円相当径とした。
また、銀めっき層のめっき厚は、蛍光X線分析装置(SII製 SFT3300)を用いて測定し、ニッケル、パラジウム、金めっきを用いためっき層のめっき厚は、蛍光X線分析装置(SII製 SFT3300)を用いて測定した。
また、表面積比は、3Dレーザー顕微鏡(OLYMPUS製 OLS4100)を用いて測定した。
完成した実施例1〜7、比較例1〜3の夫々の半導体素子搭載用基板の粗化銀めっき層(比較例1では平滑な銀めっき層)の上に、評価用のΦ2mmの円筒形の樹脂モールドを形成した。この樹脂に対し、ボンドテスタとしてDage Series4000(Dage社製)を用いてシェア強度を測定することで樹脂密着性の評価を行った。
実施例1〜7、比較例1〜3の夫々の樹脂密着性の評価結果を表2に示す。
これに対し、実施例1〜7の半導体素子搭載用基板は、表2に示すとおり、いずれも、比較例1の半導体素子搭載用基板におけるシェア強度の1.5倍のシュア強度を有し、樹脂密着性が格段に向上したことが認められた。
一方、比較例2、3の半導体素子搭載用基板は、比較例1の半導体素子搭載用基板におけるシェア強度に比べれば、シェア強度が高く、樹脂密着性に向上したものの、比較例1の半導体素子搭載用基板におけるシェア強度と比べて、1.2倍のシェア強度にとどまり、実施例1〜7の半導体素子搭載用基板のような格段の樹脂密着性向上効果は得られないことが認められた。
実施例1〜7、比較例2、3の夫々の半導体素子搭載用基板における最表層のめっき層の表面形態を、粗化面を有した形態に形成するために要した加工時間および銀めっき量を比較し、生産性を評価した。生産性の評価に際しては、最表層のめっき層として平滑な銀めっき層が形成された、比較例1の半導体素子搭載用基板における当該加工時間、銀めっきの使用量を夫々100としたときの相対的な数値を評価値として用いた。なお、リードフレームのめっき加工はライン搬送されている状態で行うため、当該加工時間の評価値は、各実施例、比較例のリードフレームのめっき加工において、最長のめっき時間を要する金属めっき層の形成に要した時間に基づいて算出した(実施例1〜7、比較例2、3:平滑ニッケルめっき)。
実施例1〜7、比較例2、3の夫々の生産性(最表層のめっき層の表面形態を、粗化面を有した形態に形成するために要した加工時間および銀めっき量)の評価結果を表2に示す。
比較例3の半導体素子搭載用基板は、平滑な面を有する、厚さが約34.5μmのニッケルめっき層を形成後に、ニッケルめっき剥離液を用いて、マイクロエッチング処理を施すことで、銀めっき層の表面に凹凸を有する粗化面を形成した例であるが、表面に凹凸を有する粗化面が形成されたニッケルめっき層の厚さは32.0μmの厚さとなっており、表2に示すように、加工時間が108、銀使用量が100となり、加工時間が増大し、生産性が悪化することが認められた。
これに対し、実施例1〜7の半導体素子搭載用基板は、表2に示すとおり、いずれも、加工時間が100、銀使用量が30となり、比較例2の半導体素子搭載用基板に比べて、加工時間が同程度ではあるものの、銀使用量が89%低減し、生産コストが格段に低減したことが認められた。また、比較例3の半導体素子搭載用基板に比べて、加工時間が8%、銀使用量が70%低減し、生産性が格段に向上したことが認められた。
また、本発明の半導体素子搭載用基板においては、半導体素子搭載用基板の基材の材質を銅合金等の銅系材料やステンレス系合金としたが、半導体素子搭載用基板の基材の材質をニッケル系合金としても適用可能である。
また、針状の突起群を有する粗化面の表面積比及び結晶構造を損ねない所定厚さであれば、本発明の半導体素子搭載用基板において、最表層のめっき層として備える針状の突起群を有する粗化銀めっき層の上に、さらにカバー用のめっき層として、例えば、銀めっき層や、ニッケル、パラジウム、金を組み合わせためっき層を積層することも可能である。
2、2’ 半導体パッケージ
10 半導体素子搭載用基板の基材(金属板)
11 粗化銀めっき層
12−1、12−2 柱状端子部
12a 内部接続用端子部
12b 外部接続用端子部
12c パッド部
13 外部接続用めっき層
14 半田
15 封止樹脂
16 ダイボンド
17 ボンディングワイヤ
20 半導体素子
31 めっき用レジストマスク
R1 レジスト層
Claims (4)
- 金属板の一方の面に、めっき層のみからなる柱状端子部を備えた半導体素子搭載用基板であって、
前記柱状端子部は、針状の突起群を有する粗化銀めっき層を最表層のめっき層として備え、該粗化銀めっき層は、結晶方位<001>、<111>、<101>の夫々の比率のうち結晶方位<101>の比率が最も高い結晶構造を有することを特徴とする半導体素子搭載用基板。 - 前記粗化銀めっき層の平均結晶粒径が、0.28μmより小さいことを特徴とする請求項1に記載の半導体素子搭載用基板。
- 前記柱状端子部において前記金属板に接しているめっき層が、金めっき層であることを特徴とする請求項1又は2に記載の半導体素子搭載用基板。
- 前記柱状端子部は、前記金属板側から次の(1)〜(6)のいずれかの順に積層された金属からなるめっき層により形成されていることを特徴とする請求項1〜3のいずれかに記載の半導体素子搭載用基板。
(1)金/ニッケル/銀
(2)金/パラジウム/ニッケル/銀
(3)金/パラジウム/ニッケル/パラジウム/銀
(4)金/ニッケル/パラジウム/銀
(5)金/ニッケル/パラジウム/金/銀
(6)金/パラジウム/ニッケル/パラジウム/金/銀
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2019057172A JP6736717B1 (ja) | 2019-03-25 | 2019-03-25 | 半導体素子搭載用基板 |
KR1020200020527A KR102633615B1 (ko) | 2019-03-22 | 2020-02-19 | 반도체 소자 탑재용 기판 |
CN202010154847.0A CN111739864A (zh) | 2019-03-25 | 2020-03-06 | 半导体元件搭载用基板 |
TW109108951A TWI831948B (zh) | 2019-03-25 | 2020-03-18 | 半導體元件搭載用基板 |
US16/828,383 US10777492B1 (en) | 2019-03-25 | 2020-03-24 | Substrate for mounting semiconductor element |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2019057172A JP6736717B1 (ja) | 2019-03-25 | 2019-03-25 | 半導体素子搭載用基板 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP6736717B1 true JP6736717B1 (ja) | 2020-08-05 |
JP2020161564A JP2020161564A (ja) | 2020-10-01 |
Family
ID=71892431
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2019057172A Active JP6736717B1 (ja) | 2019-03-22 | 2019-03-25 | 半導体素子搭載用基板 |
Country Status (5)
Country | Link |
---|---|
US (1) | US10777492B1 (ja) |
JP (1) | JP6736717B1 (ja) |
KR (1) | KR102633615B1 (ja) |
CN (1) | CN111739864A (ja) |
TW (1) | TWI831948B (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6733941B1 (ja) * | 2019-03-22 | 2020-08-05 | 大口マテリアル株式会社 | 半導体素子搭載用基板 |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB2045673B (en) | 1979-04-10 | 1983-03-23 | Prospection & Inventions | Powder actuated piston tool with power adjustment |
JP3626075B2 (ja) * | 2000-06-20 | 2005-03-02 | 九州日立マクセル株式会社 | 半導体装置の製造方法 |
JP3776824B2 (ja) * | 2002-04-05 | 2006-05-17 | 株式会社東芝 | 半導体発光素子およびその製造方法 |
JP3841768B2 (ja) * | 2003-05-22 | 2006-11-01 | 新光電気工業株式会社 | パッケージ部品及び半導体パッケージ |
JP2006108306A (ja) * | 2004-10-04 | 2006-04-20 | Yamaha Corp | リードフレームおよびそれを用いた半導体パッケージ |
JP4508064B2 (ja) | 2005-09-30 | 2010-07-21 | 住友金属鉱山株式会社 | 半導体装置用配線基板の製造方法 |
JP2007327127A (ja) * | 2006-06-09 | 2007-12-20 | Daiwa Fine Chemicals Co Ltd (Laboratory) | 銀めっき方法 |
JP5151438B2 (ja) * | 2007-12-10 | 2013-02-27 | 大日本印刷株式会社 | 半導体装置およびその製造方法、ならびに半導体装置用基板およびその製造方法 |
JP2012146782A (ja) * | 2011-01-11 | 2012-08-02 | Sumitomo Metal Mining Co Ltd | 半導体素子搭載用リードフレームの製造方法 |
JP5264939B2 (ja) * | 2011-01-14 | 2013-08-14 | 新光電気工業株式会社 | パッケージ部品及び半導体パッケージ |
JP5942074B2 (ja) * | 2012-06-29 | 2016-06-29 | 京セラ株式会社 | 配線基板 |
JP2014193545A (ja) * | 2013-03-28 | 2014-10-09 | Fujifilm Corp | 凹面鏡及びその加工方法 |
JP6327427B1 (ja) * | 2017-06-22 | 2018-05-23 | 大口マテリアル株式会社 | 半導体素子搭載用基板及び半導体装置、並びに半導体素子搭載用基板の製造方法 |
-
2019
- 2019-03-25 JP JP2019057172A patent/JP6736717B1/ja active Active
-
2020
- 2020-02-19 KR KR1020200020527A patent/KR102633615B1/ko active IP Right Grant
- 2020-03-06 CN CN202010154847.0A patent/CN111739864A/zh active Pending
- 2020-03-18 TW TW109108951A patent/TWI831948B/zh active
- 2020-03-24 US US16/828,383 patent/US10777492B1/en active Active
Also Published As
Publication number | Publication date |
---|---|
CN111739864A (zh) | 2020-10-02 |
US10777492B1 (en) | 2020-09-15 |
KR102633615B1 (ko) | 2024-02-02 |
TWI831948B (zh) | 2024-02-11 |
JP2020161564A (ja) | 2020-10-01 |
KR20200112661A (ko) | 2020-10-05 |
TW202035798A (zh) | 2020-10-01 |
US20200312752A1 (en) | 2020-10-01 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20190325 |
|
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|
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
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