TWI831948B - 半導體元件搭載用基板 - Google Patents

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TWI831948B
TWI831948B TW109108951A TW109108951A TWI831948B TW I831948 B TWI831948 B TW I831948B TW 109108951 A TW109108951 A TW 109108951A TW 109108951 A TW109108951 A TW 109108951A TW I831948 B TWI831948 B TW I831948B
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菱木薫
大滝啓一
佐佐木英彦
留岡浩太郎
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長華科技股份有限公司
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Abstract

課題：提供一種半導體元件搭載用基板，其為在金屬板的一個面具備實施了銀鍍層作為最表層的鍍層且僅由鍍層構成的柱狀端子部的半導體元件搭載用基板，能夠一方面減少成本、作業時間而提高生產率，另一方面將成為包含銀鍍層的端子等的鍍層整體的厚度抑制為較薄而且使得與密封樹脂的密合性顯著提高。 解決手段：一種半導體元件搭載用基板1，在金屬板10的一個面上具備僅由鍍層構成的柱狀端子部12-1，柱狀端子部具備具有針狀的突起群的粗糙化銀鍍層11作為最表層的鍍層，粗糙化銀鍍層具有在晶體方位＜001＞、＜111＞、＜101＞之各者之比率中晶體方位＜101＞的比率最高的晶體結構。

Description

半導體元件搭載用基板
本發明涉及一種半導體元件搭載用基板，其在金屬板的一個面具備實施了銀鍍覆作為最表層的鍍覆且僅由鍍層構成的柱狀端子部，並且在製造半導體封裝時金屬板被去除。
已知，在具有導電性的基材的一個面上形成實施了既定的圖案化的抗蝕劑遮罩，使導電性金屬在從抗蝕劑遮罩露出的基材上電沉積，形成用於使半導體元件搭載用的金屬層與外部基板連接的電極層，將該抗蝕劑遮罩去除，從而形成半導體元件搭載用基板，在形成的半導體元件搭載用基板上搭載半導體元件並進行引線接合，或者在將半導體元件進行倒裝晶片搭載後進行樹脂密封，將基材去除，得到使電沉積的導電性金屬的另一面側露出的半導體封裝。
專利文獻1中記載了：使導電性金屬電沉積超過所形成的抗蝕劑遮罩，從而得到在半導體元件搭載用的金屬層和用於與外部連接的電極層的上端部周緣具有伸出部的半導體元件搭載用基板，樹脂密封時金屬層與電極層的伸出部呈陷入樹脂的形狀，以確實地留在樹脂側。
專利文獻2中記載了：形成抗蝕劑遮罩時使用散射紫外光使抗蝕劑遮罩形成為梯形，從而使金屬層或電極層形成為倒梯形的形狀。
專利文獻3中記載了：藉由在金屬層的表面賦予粗糙化面來增加與密封樹脂的接觸面積，提高金屬層與樹脂密封的密合力，以使金屬層的伸出部確實地留在樹脂側。 現有技術文獻 專利文獻
專利文獻1：日本專利第3626075號公報 專利文獻2：日本專利第4508064號公報 專利文獻3：日本專利第5151438號公報
發明所要解決的課題
專利文獻1所示的使導電性金屬電沉積超過抗蝕劑遮罩的方法是使該抗蝕劑遮罩外緣伸出而形成鍍層，但存在下述問題：難以控制其伸出量，形成的鍍層不能全部為相同的伸出長度；如果伸出部增大則會與相鄰的鍍層相連。又，如果鍍層變薄則伸出部的寬度和厚度均會變小，因而還存在與樹脂的密合性下降的問題。進一步，外緣伸出的鍍層的上表面由於鍍層的縱向和橫向的生長比率的關係而呈球狀，因此也是使接合的可靠性降低的要因。
又，專利文獻2所示的使用散射紫外光使抗蝕劑層的開口部的截面形狀形成為梯形的方法中，在使用的抗蝕劑層的厚度為50μm左右的情況下，紫外光被抗蝕劑吸收，越是接近基材方向，光越衰減，因而開口部的截面形狀中梯形的角度接近90度（亦即長方形）、進一步變得更大，形成上邊短的普通梯形形狀，金屬層或電極層的形狀不再是倒梯形，因此金屬層或電極層與樹脂的密合性降低。
又，雖可像專利文獻3所示般，藉由對半導體元件安裝面側的連接端子面的表面進行粗糙化來獲得一定程度的形成無引線封裝後的密封樹脂與引線端子的密合力，但是需要在粗糙面化的基底鍍層上積層形成半導體元件連接用的貴金屬鍍層，存在基底鍍層的粗糙面化的面被貴金屬鍍層包埋而導致粗糙面化狀態不足之虞，結果，存在發生端子脫落之不良之虞。
進一步，作為專利文獻1、2、3共同的課題，用於對基底鍍層進行粗糙化的鍍覆條件通常為低速鍍覆，因而半導體元件搭載用基板製造步驟中的生產率降低所造成的高成本成為需考慮的議題。又，貴金屬鍍層也是成本高的一大要因。另一方面，進一步強化與密封樹脂的結合性也是一個重要課題。
為了更加提高電極層與樹脂的密合性，有必要對電極層的最表面進行粗糙面化。為了提高與密封樹脂的密合性，雖然為了與專利文獻3記載的粗糙面化狀態相比進一步增大密合面積而增加電極層的厚度，進一步形成具有陷入於樹脂般的倒梯形截面形狀的電極是有效的，但有必要研究增加低速鍍覆的厚度所造成的生產率風險的惡化和貴金屬鍍層的成本高的問題而選定與密封樹脂的結合性高的貴金屬鍍層。
而經本案發明人反覆進行試驗，發現了與上述各專利文獻中揭示的技術相比，還存在可以將鍍層整體的厚度抑制為較薄而且使得與密封樹脂的密合性顯著提高的餘地。
本發明是鑒於這樣的課題做出的，其目的為，提供一種半導體元件搭載用基板，其為在金屬板的一個面具備實施了銀鍍層作為最表層的鍍層且僅由鍍層構成的柱狀端子部的半導體元件搭載用基板，能夠一方面減少成本、作業時間而提高生產率，另一方面將包含銀鍍層的鍍層整體的厚度抑制為較薄而且使得與密封樹脂的密合性顯著提高。 用於解決課題的手段
為了解決上述課題，本發明的半導體元件搭載用基板的特徵在於，其為在金屬板的一個面上具備僅由鍍層構成的柱狀端子部的半導體元件搭載用基板，上述柱狀端子部具備具有針狀的突起群的粗糙化銀鍍層作為最表層的鍍層，該粗糙化銀鍍層具有在晶體方位＜001＞、＜111＞、＜101＞之各者之比率中晶體方位＜101＞的比率最高的晶體結構。
又，本發明的半導體元件搭載用基板中，上述粗糙化銀鍍層的平均晶體粒徑小於0.28μm較佳。
又，本發明的半導體元件搭載用基板中，上述柱狀端子部中與上述金屬板相接的鍍層為金鍍層較佳。
又，本發明的半導體元件搭載用基板中，上述柱狀端子部採用由從上述金屬板側按下面的（1）～（6）中任一種順序積層的金屬所構成的鍍層來形成較佳。 （1）金/鎳/銀 （2）金/鈀/鎳/銀 （3）金/鈀/鎳/鈀/銀 （4）金/鎳/鈀/銀 （5）金/鎳/鈀/金/銀 （6）金/鈀/鎳/鈀/金/銀 發明的效果
根據本發明，可得到一種半導體元件搭載用基板，其為在金屬板的一個面具備實施了銀鍍層作為最表層的鍍層且僅由鍍層構成的柱狀端子部的半導體元件搭載用基板，能夠一方面減少成本、作業時間而提高生產率，另一方面將包含銀鍍層的鍍層整體的厚度抑制為較薄而且使得與密封樹脂的密合性顯著提高。
在說明實施形態之前，先對導出本發明的經過和本發明的作用效果進行說明。 作為提高作為半導體封裝的端子等使用的僅由鍍層構成的柱狀端子部與樹脂的密合性的策略，本案發明人對於以表面成為粗糙化面的方式形成柱狀端子部的上表面的基底鍍層，在其上以沿著粗糙化面的形狀的方式積層貴金屬鍍層進行了研究。但為了將基底鍍層表面的粗糙化面形成為具有即使積層了貴金屬鍍層也能夠提高與樹脂的密合性的凹凸形狀的面，有必要較厚地形成基底鍍層，而且，用於使基底鍍層成為粗糙化面的鍍覆速度慢，因此作業時間增加、成本高，生產率會下降。 又，作為用於提高與樹脂的密合性的另一策略，本案發明人對於由平滑的貴金屬鍍層形成柱狀端子部的上表面後再對貴金屬鍍層的表面進行粗糙化進行了研究。但為了將貴金屬鍍層的表面形成為具有能夠提高與樹脂的密合性的凹凸形狀的粗糙化面，有必要將形成粗糙化面之前的平滑的貴金屬鍍層較厚地形成，因此貴金屬鍍層的成本會增加，生產率會下降。
接下來，本案發明人認為，為了一方面減少用於形成表面的粗糙化面的成本、作業時間而提高生產率，另一方面提高與密封樹脂的密合性而且減小鍍層整體的厚度，關於金屬板所具備的柱狀端子部的構成，有必要平滑地積層基底鍍層，且以不對平滑的銀鍍層表面進行粗糙化的方式在其上形成表面經粗糙化的銀鍍層。 而且，本案發明人在進行反覆試驗的過程中導出了一種半導體元件搭載用基板，其中，作為半導體元件搭載用基板所具備的僅由鍍層構成的柱狀端子部的構成，在基底鍍層的上表面，作為表面經粗糙化的銀鍍層而在不對平滑的銀鍍層表面進行粗糙化的情況下具備具有針狀的突起群的粗糙化銀鍍層作為最表層的鍍層。 此外，本申請中，粗糙化銀鍍層所具有的針狀的突起群是指表面積比（此處為粗糙化銀鍍層的表面積相對於平滑面的表面積的比率）成為1.30以上6.00以下的複數個針狀突起的集合體。 發現了如果以具有成為如此表面積比的針狀的突起群的方式形成粗糙化銀鍍層，則密封樹脂容易流入各個針狀突起的基部，在密封樹脂硬化時發揮由接觸面積的增加、凹凸形狀帶來的物理固定效果，且與現有技術相比，能夠獲得良好的密合性。
進一步，本案發明人反覆進行試驗，結果發現了具有針狀的突起群的粗糙化銀鍍層是藉由增大既定的晶體方位的比率的晶體結構的生長而形成，該晶體結構不同於以往的平滑的銀鍍層的晶體結構、不同於藉由對平滑的銀鍍層表面進行粗糙化而形成了粗糙化面的粗糙化銀鍍層的晶體結構；並且，藉由該晶體結構大幅生長而形成的具有針狀的突起群的粗糙化面與藉由以往技術形成的粗糙化面相比，具有使得與密封樹脂的密合性顯著提高的效果，從而導出了本發明。
本發明的半導體元件搭載用基板是在金屬板的一個面上具備僅由鍍層構成的柱狀端子部的半導體元件搭載用基板，柱狀端子部具備具有針狀的突起群的粗糙化銀鍍層作為最表層的鍍層，粗糙化銀鍍層具有在晶體方位＜001＞、＜111＞、＜101＞之各者之比率中晶體方位＜101＞的比率最高的晶體結構。
如果像本發明的半導體元件搭載用基板般，粗糙化銀鍍層具有表面積比（此處為粗糙化銀鍍層的表面積相對於平滑面的表面積的比率）成為1.30以上6.00以下的針狀的突起群，則密封樹脂容易流入至各個針狀突起的基部。因此，能夠在密封樹脂硬化時發揮由接觸面積的增加、凹凸形狀帶來的物理固定效果，獲得良好的密合性。此外，針狀的突起群中各個針狀突起的延伸方向不同，當然包括上方、斜向，還包括彎曲的針的形狀。如果是針狀的突起群中各個針狀突起呈放射線狀隨機延伸的型態，則能夠進一步提高對密封樹脂的固定效果。
而且，如果是像本發明的半導體元件搭載用基板般，將在柱狀端子部中的基底鍍層的上表面作為最表層的鍍層而具備的具有針狀的突起群的粗糙化銀鍍層設為具有在晶體方位＜001＞、＜111＞、＜101＞之各者之比率中晶體方位＜101＞的比率最高的晶體結構的構成，則例如與具有表面積比（此處為銀鍍層的表面積相對於平滑面的表面積的比率）小於1.30的凹凸所構成的粗糙化面的銀鍍層、具有以往的晶體結構的藉由對平滑的銀鍍層的表面進行粗糙化而形成了粗糙化面的粗糙化銀鍍層相比，密封樹脂進一步容易進行深部，與密封樹脂的密合性進一步提高，該以往的晶體結構不同於在晶體方位＜001＞、＜111＞、＜101＞之各者之比率中晶體方位＜101＞的比率最高的晶體結構。 又，如果設為像本發明的半導體元件搭載用基板般，則在柱狀端子部的上表面側中搭載半導體元件的半導體元件搭載部、直接或透過線與半導體元件進行電性連接的內部連接用端子部，藉由利用粗糙化銀鍍層的針狀的突起群增加與焊料、焊膏等連接構件的接觸面積，能夠防止水分的浸入，並且，熱膨脹導致的形變受到抑制，連接構件與鍍覆被膜間的脫層受到抑制。
又，如果設為像本發明的半導體元件搭載用基板般，則能夠利用具有在晶體方位＜001＞、＜111＞、＜101＞的比率中晶體方位＜101＞的比率最高的晶體結構，且具有針狀的突起群的粗糙化銀鍍層，使得與密封樹脂的密合性顯著提高，結果，只要較薄且平滑地形成柱狀端子部中的基底鍍層就足夠，不需要形成表面經粗糙化的基底鍍層。 又，具有在晶體方位＜001＞、＜111＞、＜101＞之各者之比率中晶體方位＜101＞的比率最高的晶體結構，且具有針狀的突起群的粗糙化銀鍍層可以藉由後述條件下的銀鍍覆、在不對平滑的銀鍍層表面進行粗糙化的情況下形成。 因此，如果設為像本發明的半導體元件搭載用基板般，則能夠使用於提高與樹脂的密合性的粗糙化面的形成成本最小化，而且能夠使鍍層整體的厚度最小化。
又，本發明的半導體元件搭載用基板中，較佳為粗糙化銀鍍層的平均晶體粒徑小於0.28μm。 如果粗糙化銀鍍層的平均晶體粒徑為0.28μm以上則銀鍍覆的晶體在高度方向生長時晶體彼此的間隔變寬，無法獲得1.30以上6.00以下的表面積比（此處為粗糙化銀鍍層的表面積相對於平滑面的表面積的比率）。 如果粗糙化銀鍍層的平均晶體粒徑小於0.28μm則銀鍍覆的晶體在高度方向生長時晶體彼此的間隔變窄，可得到1.30以上6.00以下的表面積比（此處為粗糙化銀鍍層的表面積相對於平滑面的表面積的比率）。此外，更佳為粗糙化銀鍍層的平均晶體粒徑為0.15μm以上0.25μm以下。
又，本發明的半導體元件搭載用基板中，較佳為以柱狀端子部中與金屬板相接的鍍層為金鍍層的方式構成。 又，本發明的半導體元件搭載用基板中，較佳為柱狀端子部設為採用由從金屬板側開始按下面的（1）～（6）中任一種順序積層的金屬所構成的鍍層來形成的構成。 （1）金/鎳/銀 （2）金/鈀/鎳/銀 （3）金/鈀/鎳/鈀/銀 （4）金/鎳/鈀/銀 （5）金/鎳/鈀/金/銀 （6）金/鈀/鎳/鈀/金/銀
例如，採用由按金/鎳/銀的順序積層而成的金屬所構成的鍍層來構成柱狀端子部的情況下，較理想為：在金屬板一個面側的對應於柱狀端子部的部位的表面形成0.005μm以上0.5μm以下的金鍍層，較佳為形成0.05μm；在其上形成5.0μm以上80.0μm以下的平滑晶體的鎳鍍層，較佳為形成30.0μm；在其上形成0.2μm以上3.0μm以下的在表面具有針狀的突起群的粗糙化銀鍍層，較佳為形成0.5μm。
又，例如，採用由按金/鈀/鎳/銀的順序積層而成的金屬所構成的鍍層來構成柱狀端子部的情況下，較理想為：在金屬板一個面側的對應於柱狀端子部的部位的表面形成0.005μm以上0.5μm以下的金鍍層，較佳為形成0.05μm；在其上形成0.005μm以上0.5μm以下的鈀鍍層，較佳為形成0.05μm；在其上形成5.0μm以上80.0μm以下的平滑晶體的鎳鍍層，較佳為形成30.0μm；在其上形成0.2μm以上3.0μm以下的在表面具有針狀的突起群的粗糙化銀鍍層，較佳為形成0.5μm。
又，例如，採用由按金/鈀/鎳/鈀/銀的順序積層而成的金屬所構成的鍍層來構成柱狀端子部的情況下，較理想為：在金屬板一個面側的對應於柱狀端子部的部位的表面形成0.005μm以上0.5μm以下的金鍍層，較佳為形成0.05μm；在其上形成0.005μm以上0.5μm以下的鈀鍍層，較佳為形成0.05μm；在其上形成5.0μm以上80.0μm以下的平滑晶體的鎳鍍層，較佳為形成30.0μm；在其上形成0.005μm以上1.5μm以下的鈀鍍層，較佳為形成0.05μm；在其上形成0.2μm以上3.0μm以下的在表面具有針狀的突起群的粗糙化銀鍍層，較佳為形成0.5μm。
又，例如，採用由按金/鎳/鈀/銀的順序積層而成的金屬所構成的鍍層來構成柱狀端子部的情況下，作為一例，較理想為：在金屬板一個面側的對應於柱狀端子部的部位的表面形成0.005μm以上0.5μm以下的金鍍層，較佳為形成0.05μm；在其上形成5.0μm以上80.0μm以下的平滑晶體的鎳鍍層，較佳為形成30.0μm；在其上形成0.005μm以上1.5μm以下的鈀鍍層，較佳為形成0.05μm；在其上形成0.2μm以上3.0μm以下的在表面具有針狀的突起群的粗糙化銀鍍層，較佳為形成0.5μm。
又，例如，採用由按金/鎳/鈀/金/銀的順序積層而成的金屬所構成的鍍層來構成柱狀端子部的情況下，較理想為：在金屬板一個面側的對應於柱狀端子部的部位的表面形成0.005μm以上0.5μm以下的金鍍層，較佳為形成0.05μm；在其上形成5.0μm以上80.0μm以下的平滑晶體的鎳鍍層，較佳為形成30.0μm；在其上形成0.005μm以上1.5μm以下的鈀鍍層，較佳為形成0.05μm；在其上形成0.0005μm以上0.5μm以下的金鍍層，較佳為形成0.005μm；在其上形成0.2μm以上3.0μm以下的在表面具有針狀的突起群的粗糙化銀鍍層，較佳為形成0.5μm。
又，例如，採用由按金/鈀/鎳/鈀/金/銀的順序積層而成的金屬所構成的鍍層來構成柱狀端子部的情況下，較理想為：在金屬板一個面側的對應於柱狀端子部的部位的表面形成0.005μm以上0.5μm以下的金鍍層，較佳為形成0.05μm；在其上形成0.005μm以上0.5μm以下的鈀鍍層，較佳為形成0.05μm；在其上形成5.0μm以上80.0μm以下的平滑晶體的鎳鍍層，較佳為形成30.0μm；在其上形成0.005μm以上1.5μm以下的鈀鍍層，較佳為形成0.05μm；在其上形成0.0005μm以上0.5μm以下的金鍍層，較佳為形成0.005μm；在其上形成0.2μm以上3.0μm以下的在表面具有針狀的突起群的粗糙化銀鍍層，較佳為形成0.5μm。
又，本發明的半導體元件搭載用基板中，成為半導體元件搭載用基板的基材的金屬板的材質除了應用銅合金等銅系材料以外還可以應用不銹鋼系合金。 本發明的半導體元件搭載用基板中成為半導體元件搭載用基板的基材的金屬板的材質為不銹鋼系合金的情況下，採用由按金/鎳/鈀/銀的順序積層而成的金屬所構成的鍍層來構成柱狀端子部。此情況下，較理想為：在金屬板一個面側的對應於柱狀端子部的部位的表面形成0.005μm以上0.5μm以下的金鍍層，較佳為形成0.05μm；在其上形成20.0μm以上80.0μm以下的平滑晶體的鎳鍍層，較佳為形成30.0μm；在其上形成0.005μm以上1.5μm以下的鈀鍍層，較佳為形成0.05μm；在其上形成0.2μm以上3.0μm以下的在表面具有針狀的突起群的粗糙化銀鍍層，較佳為形成0.5μm。
而且，上述全部例子中的採用由按順序積層而成的金屬所構成的鍍層來形成的柱狀端子部中的在表面具有針狀的突起群且具有在晶體方位＜001＞、＜111＞、＜101＞之各者之比率中晶體方位＜101＞的比率最高的晶體結構的粗糙化銀鍍層的表面積比（此處為粗糙化銀鍍層的表面積相對於平滑面的表面積的比率）為1.30以上6.00以下，較佳為3.00。
此外，本發明的半導體元件搭載用基板中的具有在晶體方位＜001＞、＜111＞、＜101＞之各者之比率中晶體方位＜101＞的比率最高的晶體結構且具有針狀的突起群的粗糙化銀鍍層可以使用由甲磺酸系銀鍍液構成的銀濃度1.0g/L以上10g/L以下的銀鍍浴，在溫度55℃以上65℃以下、電流密度3A/dm2 以上20A/dm2 以下進行5～60秒鍍覆從而獲得。
因此，根據本發明，可獲得一種半導體元件搭載用基板，其為在金屬板的一個面具備實施了銀鍍覆作為最表層的鍍覆且僅由鍍層構成的柱狀端子部的半導體元件搭載用基板，能夠一方面減少用於形成表面的粗糙化面的成本、作業時間而提高生產率，另一方面將包含銀鍍層的鍍層整體的厚度抑制為較薄而且使得與密封樹脂的密合性顯著提高。
以下，對應用本發明的半導體元件搭載用基板及其製造方法進行說明。此外，除非有特殊限定，否則，本發明不受以下的詳細說明所限定。
第1實施形態 圖1為顯示本發明第1實施形態涉及的半導體元件搭載用基板的一例的圖，（a）為俯視圖、（b）為示意性顯示（a）的A-A截面的說明圖。圖2為顯示本發明第1實施形態涉及的排列成多行的半導體元件搭載用基板的一例的俯視圖。圖3為顯示本發明第1實施形態涉及的半導體元件搭載用基板的製造步驟的一例的說明圖。圖4為顯示使用本發明第1實施形態涉及的半導體元件搭載用基板的半導體封裝的製造步驟的一例的說明圖。
如圖1的（a）所示，本實施形態的半導體元件搭載用基板1中，在由銅系材料構成的金屬板10的一個面上，具備從四個方向伸向搭載半導體元件的區域的複數個柱狀端子部12-1。 柱狀端子部12-1僅由不同金屬的鍍層構成，並且如圖1的（b）所示，具備具有針狀的突起群的粗糙化銀鍍層11作為最表層的鍍層。 粗糙化銀鍍層11具有表面積比（此處為粗糙化銀鍍層的表面積相對於平滑面的表面積的比率）成為1.30以上6.00以下的針狀的突起群。 又，粗糙化銀鍍層11具有在晶體方位＜001＞、＜111＞、＜101＞之各者之比率中晶體方位＜101＞的比率最高的晶體結構。 粗糙化銀鍍層11的平均晶體粒徑具有小於0.28μm的大小。
而且，如圖1的（b）所示，柱狀端子部12-1的一個面構成半導體封裝中與半導體元件連接的內部連接用端子部12a，並且另一面構成與外部基板連接的外部連接用端子部12b。
又，柱狀端子部12-1中，與金屬板10相接的鍍層由金鍍層構成。 此外，關於柱狀端子部12-1，可以根據需要選擇採用金、鈀、鎳等和它們的合金的鍍覆，依序積層而形成粗糙化銀鍍層11的基底鍍層。
例如，可以採用由按金/鎳/銀的順序積層而成的金屬所構成的鍍層來構成柱狀端子部12-1。此情況下，較理想為：在金屬板10的一面側的對應於柱狀端子部12-1的部位的表面形成0.005μm以上0.5μm以下的金鍍層，較佳為形成0.05μm；在其上形成5.0μm以上80.0μm以下的平滑晶體的鎳鍍層，較佳為形成30.0μm；在其上形成0.2μm以上3.0μm以下的在表面具有針狀的突起群的粗糙化銀鍍層11，較佳為形成0.5μm。
又，例如，可以採用由金/鈀/鎳/銀的順序積層而成的金屬所構成的鍍層來構成柱狀端子部12-1。此情況下，較理想為：在金屬板10的一面側的對應於柱狀端子部12-1的部位的表面形成0.005μm以上0.5μm以下的金鍍層，較佳為形成0.05μm；在其上形成0.005μm以上0.5μm以下的鈀鍍層，較佳為形成0.05μm；在其上形成5.0μm以上80.0μm以下的平滑晶體的鎳鍍層，較佳為形成30.0μm；在其上形成0.2μm以上3.0μm以下的在表面具有針狀的突起群的粗糙化銀鍍層11，較佳為形成0.5μm。
又，例如，可以採用由按金/鈀/鎳/鈀/銀的順序積層而成的金屬所構成的鍍層來構成柱狀端子部12-1。此情況下，較理想為：在金屬板10的一面側的對應於柱狀端子部12-1的部位的表面形成0.005μm以上0.5μm以下的金鍍層，較佳為形成0.05μm；在其上形成0.005μm以上0.5μm以下的鈀鍍層，較佳為形成0.05μm；在其上形成5.0μm以上80.0μm以下的平滑晶體的鎳鍍層，較佳為形成30.0μm；在其上形成0.005μm以上1.5μm以下的鈀鍍層，較佳為形成0.05μm；在其上形成0.2μm以上3.0μm以下的在表面具有針狀的突起群的粗糙化銀鍍層11，較佳為形成0.5μm。
又，例如，可以採用由按金/鎳/鈀/銀的順序積層而成的金屬所構成的鍍層來構成柱狀端子部12-1。此情況下，較理想為：在金屬板10的一面側的對應於柱狀端子部12-1的部位的表面形成0.005μm以上0.5μm以下的金鍍層，較佳為形成0.05μm；在其上形成5.0μm以上80.0μm以下的平滑晶體的鎳鍍層，較佳為形成30.0μm；在其上形成0.005μm以上1.5μm以下的鈀鍍層，較佳為形成0.05μm；在其上形成0.2μm以上3.0μm以下的在表面具有針狀的突起群的粗糙化銀鍍層11，較佳為形成0.5μm。
又，例如，可以採用由按金/鎳/鈀/金/銀的順序積層而成的金屬所構成的鍍層來構成柱狀端子部12-1。此情況下，較理想為：在金屬板10的一面側的對應於柱狀端子部12-1的部位的表面形成0.005μm以上0.5μm以下的金鍍層，較佳為形成0.05μm；在其上形成5.0μm以上80.0μm以下的平滑晶體的鎳鍍層，較佳為形成30.0μm；在其上形成0.005μm以上1.5μm以下的鈀鍍層，較佳為形成0.05μm；在其上形成0.0005μm以上0.5μm以下的金鍍層，較佳為形成0.005μm；在其上形成0.2μm以上3.0μm以下的在表面具有針狀的突起群的粗糙化銀鍍層11，較佳為形成0.5μm。
又，例如，可以採用由按金/鈀/鎳/鈀/金/銀的順序積層而成的金屬所構成的鍍層來構成柱狀端子部12-1。此情況下，較理想為：在金屬板10的一面側的對應於柱狀端子部12-1的部位的表面形成0.005μm以上0.5μm以下的金鍍層，較佳為形成0.05μm；在其上形成0.005μm以上0.5μm以下的鈀鍍層，較佳為形成0.05μm；在其上形成5.0μm以上80.0μm以下的平滑晶體的鎳鍍層，較佳為形成30.0μm；在其上形成0.005μm以上1.5μm以下的鈀鍍層，較佳為形成0.05μm；在其上形成0.0005μm以上0.5μm以下的金鍍層，較佳為形成0.005μm；在其上形成0.2μm以上3.0μm以下的在表面具有針狀的突起群的粗糙化銀鍍層11，較佳為形成0.5μm。
又，構成半導體元件搭載用基板1的基材的金屬板10的材質除了應用銅合金等銅系材料以外還可以應用不銹鋼系合金。 金屬板10的材質為不銹鋼系合金的情況下，採用由按金/鎳/鈀/銀的順序積層而成的金屬所構成的鍍層來構成柱狀端子部12-1。此情況下，較理想為：在金屬板10的一面側的對應於柱狀端子部12-1的部位的表面形成0.005μm以上0.5μm以下的金鍍層，較佳為形成0.05μm；在其上形成20.0μm以上80.0μm以下的平滑晶體的鎳鍍層，較佳為形成30.0μm；在其上形成0.005μm以上1.5μm以下的鈀鍍層，較佳為形成0.05μm；在其上形成0.2μm以上3.0μm以下的在表面具有針狀的突起群的粗糙化銀鍍層，較佳為形成0.5μm。
而且，上述全部例子中的採用由按順序積層而成的金屬所構成的鍍層來形成的柱狀端子部12-1中的在表面具有針狀的突起群且具有在晶體方位＜001＞、＜111＞、＜101＞之各者之比率中晶體方位＜101＞的比率最高的晶體結構的粗糙化銀鍍層11的表面積比（此處為粗糙化銀鍍層的表面積相對於平滑面的表面積的比率）為1.30以上6.00以下。較佳為3.00。 又，如圖2所示，本實施形態的半導體元件搭載用基板1中，各個半導體元件搭載用基板1排列成多行。
接下來，使用圖3對本實施形態的半導體元件搭載用基板1的製造步驟的一例進行說明。 首先，準備由銅系材料構成的金屬板10作為半導體元件搭載用基板的基材（參照圖3的（a））。 接下來，在金屬板10的兩面形成抗蝕劑層R1（參照圖3的（b））。 接下來，使用形成有對應於柱狀端子部12-1的既定形狀的遮罩對金屬板10的上表面側的抗蝕劑層R1進行曝光、顯影，並且對金屬板10的下表面側的抗蝕劑層R1的整個區域進行曝光、顯影，形成對應於金屬板10的上表面側的柱狀端子部12-1的部位開口、且覆蓋金屬板10的下表面側的整個區域的鍍覆用抗蝕劑遮罩31（參照圖3的（c））。 接下來，使用鍍覆用抗蝕劑遮罩31，在金屬板10的上表面中對應於柱狀端子部12-1的部位形成具有針狀的突起群的粗糙化銀鍍層11作為最表層的鍍層（參照圖3的（d））。 接下來，將鍍覆用抗蝕劑遮罩31去除（參照圖3的（e））。 由此，本實施形態的半導體元件搭載用基板1完成。
此外，關於以具有針狀的突起群的粗糙化銀鍍層11作為最表層的鍍層的柱狀端子部12-1的形成步驟，例如，採用由按金/鎳/銀的順序積層而成的金屬所構成的鍍層來構成柱狀端子部12-1的情況下，較理想為：在成為半導體元件搭載用基板的基材的金屬板10的一面側的對應於柱狀端子部12-1的部位的表面形成0.005μm以上0.5μm以下的金鍍層，較佳為形成0.05μm；在其上形成5.0μm以上80.0μm以下的平滑晶體的鎳鍍層，較佳為形成30.0μm；在其上形成0.2μm以上3.0μm以下的在表面具有針狀的突起群的粗糙化銀鍍層11，較佳為形成0.5μm。
又，例如，採用由按金/鈀/鎳/銀的順序積層而成的金屬所構成的鍍層來構成柱狀端子部12-1的情況下，較理想為：在金屬板10的一面側的對應於柱狀端子部12-1的部位的表面形成0.005μm以上0.5μm以下的金鍍層，較佳為形成0.05μm；在其上形成0.005μm以上0.5μm以下的鈀鍍層，較佳為形成0.05μm；在其上形成5.0μm以上80.0μm以下的平滑晶體的鎳鍍層，較佳為形成30.0μm；在其上形成0.2μm以上3.0μm以下的在表面具有針狀的突起群的粗糙化銀鍍層11，較佳為形成0.5μm。
又，例如，採用由按金/鈀/鎳/鈀/銀的順序積層而成的金屬所構成的鍍層來構成柱狀端子部12-1的情況下，較理想為：在金屬板10的一面側的對應於柱狀端子部12-1的部位的表面形成0.005μm以上0.5μm以下的金鍍層，較佳為形成0.05μm；在其上形成0.005μm以上0.5μm以下的鈀鍍層，較佳為形成0.05μm；在其上形成5.0μm以上80.0μm以下的平滑晶體的鎳鍍層，較佳為形成30.0μm；在其上形成0.005μm以上1.5μm以下的鈀鍍層，較佳為形成0.05μm；在其上形成0.2μm以上3.0μm以下的在表面具有針狀的突起群的粗糙化銀鍍層11，較佳為形成0.5μm。
又，例如，採用由按金/鎳/鈀/銀的順序積層而成的金屬所構成的鍍層來構成柱狀端子部12-1的情況下，較理想為：在金屬板10的一面側的對應於柱狀端子部12-1的部位的表面形成0.005μm以上0.5μm以下的金鍍層，較佳為形成0.05μm；在其上形成5.0μm以上80.0μm以下的平滑晶體的鎳鍍層，較佳為形成30.0μm；在其上形成0.005μm以上1.5μm以下的鈀鍍層，較佳為形成0.05μm；在其上形成0.2μm以上3.0μm以下的在表面具有針狀的突起群的粗糙化銀鍍層11，較佳為形成0.5μm。
又，例如，採用由按金/鎳/鈀/金/銀的順序積層而成的金屬所構成的鍍層來構成柱狀端子部12-1的情況下，較理想為：在金屬板10的一面側的對應於柱狀端子部12-1的部位的表面形成0.005μm以上0.5μm以下的金鍍層，較佳為形成0.05μm；在其上形成5.0μm以上80.0μm以下的平滑晶體的鎳鍍層，較佳為形成30.0μm；在其上形成0.005μm以上1.5μm以下的鈀鍍層，較佳為形成0.05μm；在其上形成0.0005μm以上0.5μm以下的金鍍層，較佳為形成0.005μm；在其上形成0.2μm以上3.0μm以下的在表面具有針狀的突起群的粗糙化銀鍍層11，較佳為形成0.5μm。
又，例如，採用由按金/鈀/鎳/鈀/金/銀的順序積層而成的金屬所構成的鍍層來構成柱狀端子部12-1的情況下，較理想為：在金屬板10的一面側的對應於柱狀端子部12-1的部位的表面形成0.005μm以上0.5μm以下的金鍍層，較佳為形成0.05μm；在其上形成0.005μm以上0.5μm以下的鈀鍍層，較佳為形成0.05μm；在其上形成5.0μm以上80.0μm以下的平滑晶體的鎳鍍層，較佳為形成30.0μm；在其上形成0.005μm以上1.5μm以下的鈀鍍層，較佳為形成0.05μm；在其上形成0.0005μm以上0.5μm以下的金鍍層，較佳為形成0.005μm；在其上形成0.2μm以上3.0μm以下的在表面具有針狀的突起群的粗糙化銀鍍層11，較佳為形成0.5μm。
此外，構成半導體元件搭載用基板1的基材的金屬板10的材質也可以為不銹鋼系合金。此情況下，採用由按金/鎳/鈀/銀的順序積層而成的金屬所構成的鍍層來構成柱狀端子部12-1。此情況下，較理想為：在金屬板10的一面側的對應於柱狀端子部12-1的部位的表面形成0.005μm以上0.5μm以下的金鍍層，較佳為形成0.05μm；在其上形成20.0μm以上80.0μm以下的平滑晶體的鎳鍍層，較佳為形成30.0μm；在其上形成0.005μm以上1.5μm以下的鈀鍍層，較佳為形成0.05μm；在其上形成0.2μm以上3.0μm以下的在表面具有針狀的突起群的粗糙化銀鍍層，較佳為形成0.5μm。
此時，為了形成具有在晶體方位＜001＞、＜111＞、＜101＞之各者之比率中晶體方位＜101＞的比率最高的晶體結構，且具有表面積比（此處為粗糙化銀鍍層的表面積相對於平滑面的表面積的比率）成為1.30以上6.00以下的針狀的突起群的粗糙化銀鍍層11，將由甲磺酸系銀鍍液構成的銀鍍浴中的銀濃度設為1.0g/L以上10g/L以下的範圍。特別是，更佳為將銀濃度設為1.5g/L以上5.0g/L以下的範圍。 如果銀濃度小於1.0g/L則無法形成充分的粗糙化銀鍍覆被膜，因而是不佳的。如果銀濃度高於10g/L，則形成的粗糙化銀鍍覆被膜會成為平滑的表面，無法獲得銀的針狀晶體，因而是不佳的。
接下來，使用圖4對使用本實施形態的半導體元件搭載用基板1的半導體封裝的製造步驟的一例進行說明。 首先，準備藉由圖3所示製造步驟製造的、本實施形態的半導體元件搭載用基板1（參照圖4的（a））。 接下來，在半導體元件搭載用基板1的柱狀端子部12-1的上表面的內部連接用端子部12a中的半導體元件搭載區域上印刷焊料14，在其上搭載半導體元件20並進行固定，從而使半導體元件20的電極與半導體元件搭載用基板1的內部連接用端子部12a電性連接（參照圖4的（b））。 接下來，使用成型模具，將半導體元件搭載用基板1的上表面側的空間區域用密封樹脂15密封（參照圖4的（c））。 接下來，對於成為半導體元件搭載用基板1的基材的金屬板10，在金屬板10由銅系材料構成的情況下，藉由蝕刻將金屬板10去除，在金屬板10由不銹鋼系材料構成的情況下，藉由撕拉將金屬板10去除（參照圖4的（d））。 最後，藉由切割、衝壓等對排列成多行的半導體封裝進行單片化（參照圖4的（e））。 由此，得到使用本實施形態的半導體元件搭載用基板1的半導體封裝2（參照圖4的（f））。
第2實施形態 圖5為顯示本發明第2實施形態涉及的半導體元件搭載用基板的一例的圖，（a）為俯視圖、（b）為示意性顯示（a）的B-B截面的說明圖。圖6為本發明第2實施形態涉及的排列成多行的半導體元件搭載用基板的一例的俯視圖。圖7為顯示本發明第2實施形態涉及的半導體元件搭載用基板的製造步驟的一例的說明圖。圖8為顯示使用本發明第2實施形態涉及的半導體元件搭載用基板的半導體封裝的製造步驟的一例的說明圖。
如圖5的（a）所示，本實施形態的半導體元件搭載用基板1’具備配置於中央位置且具有大面積的柱狀端子部12-2、以及排列在柱狀端子部12-2的四個方向周邊且具有小面積的複數個柱狀端子部12-1。柱狀端子部12-2構成為在上表面搭載有半導體元件的墊部12c，柱狀端子部12-1構成為在上表面透過接合線與半導體元件電性連接的內部連接用端子部12a。 柱狀端子部12-1、12-2僅由不同金屬的鍍層構成，且如圖5的（b）所示，具備具有針狀的突起群的粗糙化銀鍍層11作為最表層的鍍層。 其他構成與第1實施形態的半導體元件搭載用基板1是大致相同的。 又，如圖6所示，本實施形態的半導體元件搭載用基板1’中，各個半導體元件搭載用基板1’排列成多行。
接下來，使用圖7對本實施形態的半導體元件搭載用基板1’的製造步驟的一例進行說明。 本實施形態的半導體元件搭載用基板1’的製造步驟與圖3所示第1實施形態的半導體元件搭載用基板1的製造步驟是大致相同的，作為最表層的鍍層的具有針狀的突起群的粗糙化銀鍍層11的形成步驟也與第1實施形態的半導體元件搭載用基板1中大致相同（參照圖7的（a）～圖7的（e））。
接下來，使用圖8對使用本實施形態的半導體元件搭載用基板1’的半導體封裝的製造步驟的一例進行說明。 首先，準備藉由圖7所示製造步驟製造的本實施形態的半導體元件搭載用基板1’（參照圖8的（a））。 接下來，在半導體元件搭載用基板1’的上表面的柱狀端子部12-2中的墊部12c上，透過固晶材（Die Bond）16搭載、固定半導體元件20，並且透過接合線17將半導體元件20的電極與柱狀端子部12-1的內部連接用端子部12a電性連接（參照圖8的（b））。 接下來，使用成型模具，將半導體元件搭載用基板1’的上表面側的空間區域用密封樹脂15密封（參照圖8的（c））。 接下來，對於成為半導體元件搭載用基板1’的基材的金屬板10，在金屬板10由銅系材料構成的情況下，藉由蝕刻將金屬板10去除，在金屬板10由不銹鋼系材料構成的情況下，藉由撕拉將金屬板10去除（參照圖8的（d））。 最後，藉由切割、衝壓等對排列成多行的半導體封裝進行單片化（參照圖8的（e））。 由此得到使用本實施形態的半導體元件搭載用基板1’的半導體封裝2’（參照圖8的（f））。 實施例
（實施例1） 準備厚度0.15mm、寬度180mm的帶狀銅材（C194銅合金）作為半導體元件搭載用基板的基材10（參照圖3的（a）），在該銅材的兩面積層厚度50μm的薄膜抗蝕劑，形成抗蝕劑層R1（參照圖3的（b））。 積層條件是，在輥溫度105℃、輥壓0.5MPa、輸送速度2.5m/min下進行。此外，積層的薄膜抗蝕劑使用了為負型抗蝕劑且能夠利用紫外線來曝光的抗蝕劑。 接下來，在上表面側的抗蝕劑層R1上，使用形成有對應於柱狀端子部12-1的既定圖形的遮罩，且光源使用紫外線水銀燈進行曝光、顯影，並且對金屬板10的下表面側的抗蝕劑層R1的整個區域進行曝光、顯影，形成對應於金屬板10的上表面側的柱狀端子部12-1的部位開口，且覆蓋金屬板10的下表面側的整個區域的鍍覆用抗蝕劑遮罩31（參照圖3的（c））。
接下來，使用鍍覆用抗蝕劑遮罩31，利用鹼和酸對金屬板10的上表面中對應於內部連接用端子部12a的部位實施預處理（表面氧化膜的去除、表面的活性化處理）後，如下般地實施電鍍處理。 詳細而言，首先形成0.05μm金鍍層，在其上，使用由氨基磺酸鎳和氯化鎳、硼酸構成的鎳鍍浴，以電流密度2A/dm2 進行90分鐘鍍覆，形成31.0μm的平滑晶體的鎳鍍層。 接下來，使用由甲磺酸系銀鍍液構成的銀濃度3.5g/L的銀鍍浴，以溫度60℃、電流密度5A/dm2 進行15秒鍍覆，形成具有針狀的突起群且表面積比（此處為粗糙化銀鍍層的表面積相對於平滑面的表面積的比率）、晶體方位＜001＞、＜111＞、＜101＞的比率、晶體粒徑（平均值）成為表1所示值的厚度為0.5μm的粗糙化銀鍍層11，完成柱狀端子部12-1（參照圖3的（d））。 接下來，利用鹼溶液將鍍覆用抗蝕劑遮罩31去除（參照圖3的（e）），從而得到實施例1的半導體元件搭載用基板1。
（實施例2） 準備厚度0.15mm、寬度180mm的帶狀不銹鋼材（SUS430）作為半導體元件搭載用基板用基材10（參照圖3的（a）），在該不銹鋼材的上表面側積層2片厚度38μm的薄膜抗蝕劑，且在下表面側積層1片相同的薄膜抗蝕劑，從而形成抗蝕劑層R1（參照圖3的（b））。 積層條件是，在輥溫度105℃、輥壓0.5MPa、輸送速度2.5m/min下進行。 接下來，與實施例1同樣地，在上表面側的抗蝕劑層R1上，使用形成有對應於柱狀端子部12-1的既定圖形的遮罩，且光源使用紫外線水銀燈進行曝光、顯影，並且對金屬板10的下表面側的抗蝕劑層R1的整個區域進行曝光、顯影，形成對應於金屬板10的上表面側的柱狀端子部12-1的部位開口，且覆蓋金屬板10的下表面側的整個區域的鍍覆用抗蝕劑遮罩31（參照圖3的（c））。
接下來，使用鍍覆用抗蝕劑遮罩31，利用鹼和酸對金屬板10的上表面中對應於內部連接用端子部12a的部位實施預處理（表面氧化膜的去除、表面的活性化處理）後，如下般地實施電鍍處理。 詳細而言，首先形成0.05μm金鍍層，在其上，使用由氨基磺酸鎳和氯化鎳、硼酸構成的鎳鍍浴，以電流密度2A/dm2 進行90分鐘鍍覆，形成31.0μm的平滑晶體的鎳鍍層，在其上形成0.06μm鈀鍍層。 接下來，使用由甲磺酸系銀鍍液構成的銀濃度3.5g/L的銀鍍浴，以溫度60℃、電流密度5A/dm2 進行15秒鍍覆，形成具有針狀的突起群且表面積比（此處為粗糙化銀鍍層的表面積相對於平滑面的表面積的比率）、晶體方位＜001＞、＜111＞、＜101＞的比率、晶體粒徑（平均值）成為表1所示值的厚度為0.5μm的粗糙化銀鍍層11，完成柱狀端子部12-1（參照圖3的（d））。 接下來，利用鹼溶液將鍍覆用抗蝕劑遮罩31去除（參照圖3的（e）），從而得到實施例2的半導體元件搭載用基板1。
（實施例3） 實施例3中，直至鍍覆用抗蝕劑遮罩31的形成（參照圖3的（c））、電鍍預處理為止，與實施例1大致相同地進行。其後的電鍍處理時，形成0.05μm金鍍層，在其上形成0.05μm鈀鍍層，在其上，使用由氨基磺酸鎳和氯化鎳、硼酸構成的鎳鍍浴，以電流密度2A/dm2 進行90分鐘鍍覆，形成30.0μm平滑晶體的鎳鍍層。 接下來，使用由甲磺酸系銀鍍液構成的銀濃度3.5g/L的銀鍍浴，以溫度60℃、電流密度5A/dm2 進行15秒鍍覆，形成具有針狀的突起群且表面積比（此處為粗糙化銀鍍層的表面積相對於平滑面的表面積的比率）、晶體方位＜001＞、＜111＞、＜101＞的比率、晶體粒徑（平均值）成為表1所示值的厚度為0.5μm的粗糙化銀鍍層11，完成柱狀端子部12-1（參照圖3的（d））。 接下來，利用鹼溶液將鍍覆用抗蝕劑遮罩31去除（參照圖3的（e）），從而得到實施例3的半導體元件搭載用基板1。
（實施例4） 實施例4中，直至鍍覆用抗蝕劑遮罩31的形成（參照圖3的（c））、電鍍預處理為止，與實施例1大致相同地進行。其後的電鍍處理時，形成0.06μm金鍍層，在其上形成0.04μm鈀鍍層，在其上，使用由氨基磺酸鎳和氯化鎳、硼酸構成的鎳鍍浴，以電流密度2A/dm2 進行90分鐘鍍覆，形成32.0μm的平滑晶體的鎳鍍層，在其上形成0.05μm鈀鍍層。 接下來，使用由甲磺酸系銀鍍液構成的銀濃度3.5g/L的銀鍍浴，以溫度60℃、電流密度5A/dm2 進行15秒鍍覆，形成具有針狀的突起群且表面積比（此處為粗糙化銀鍍層的表面積相對於平滑面的表面積的比率）、晶體方位＜001＞、＜111＞、＜101＞的比率、晶體粒徑（平均值）成為表1所示值的厚度為0.5μm的粗糙化銀鍍層11，完成柱狀端子部12-1（參照圖3的（d））。 接下來，利用鹼溶液將鍍覆用抗蝕劑遮罩31去除（參照圖3的（e）），從而得到實施例4的半導體元件搭載用基板1。
（實施例5） 實施例5中，直至鍍覆用抗蝕劑遮罩31的形成（參照圖3的（c））、電鍍預處理為止，與實施例1大致相同地進行。其後的電鍍處理時，形成0.05μm金鍍層，在其上，使用由氨基磺酸鎳和氯化鎳、硼酸構成的鎳鍍浴，以電流密度2A/dm2 進行90分鐘鍍覆，形成30.0μm的平滑晶體的鎳鍍層，在其上形成0.05μm鈀鍍層。 接下來，使用由甲磺酸系銀鍍液構成的銀濃度3.5g/L的銀鍍浴，以溫度60℃、電流密度5A/dm2 進行15秒鍍覆，形成具有針狀的突起群且表面積比（此處為粗糙化銀鍍層的表面積相對於平滑面的表面積的比率）、晶體方位＜001＞、＜111＞、＜101＞的比率、晶體粒徑（平均值）成為表1所示值的厚度為0.5μm的粗糙化銀鍍層11，完成柱狀端子部12-1（參照圖3的（d））。 接下來，利用鹼溶液將鍍覆用抗蝕劑遮罩31去除（參照圖3的（e）），從而得到實施例5的半導體元件搭載用基板1。
（實施例6） 實施例6中，直至鍍覆用抗蝕劑遮罩31的形成（參照圖3的（c））、電鍍預處理為止，與實施例1大致相同地進行。其後的電鍍處理時，形成0.06μm金鍍層，在其上，使用由氨基磺酸鎳和氯化鎳、硼酸構成的鎳鍍浴，以電流密度2A/dm2 進行90分鐘鍍覆，形成32.0μm的平滑晶體的鎳鍍層，在其上形成0.04μm鈀鍍層，在其上形成0.006μm金鍍層。 接下來，使用由甲磺酸系銀鍍液構成的銀濃度3.5g/L的銀鍍浴，以溫度60℃、電流密度5A/dm2 進行15秒鍍覆，形成具有針狀的突起群且表面積比（此處為粗糙化銀鍍層的表面積相對於平滑面的表面積的比率）、晶體方位＜001＞、＜111＞、＜101＞的比率、晶體粒徑（平均值）成為表1所示值的厚度為0.5μm的粗糙化銀鍍層11，完成柱狀端子部12-1（參照圖3的（d））。 接下來，利用鹼溶液將鍍覆用抗蝕劑遮罩31去除（參照圖3的（e）），從而得到實施例6的半導體元件搭載用基板1。
（實施例7） 實施例7中，直至鍍覆用抗蝕劑遮罩31的形成（參照圖3的（c））、電鍍預處理為止，與實施例1大致相同地進行。其後的電鍍處理時，形成0.06μm金鍍層，在其上形成0.05μm鈀鍍層，在其上，使用由氨基磺酸鎳和氯化鎳、硼酸構成的鎳鍍浴，以電流密度2A/dm2 進行90分鐘鍍覆，形成31.0μm的平滑晶體的鎳鍍層，在其上形成0.04μm鈀鍍層，在其上形成0.006μm金鍍層。 接下來，使用由甲磺酸系銀鍍液構成的銀濃度3.5g/L的銀鍍浴，以溫度60℃、電流密度5A/dm2 進行15秒鍍覆，形成具有針狀的突起群且表面積比（此處為粗糙化銀鍍層的表面積相對於平滑面的表面積的比率）、晶體方位＜001＞、＜111＞、＜101＞的比率、晶體粒徑（平均值）成為表1所示值的厚度為0.5μm的粗糙化銀鍍層11，完成柱狀端子部12-1（參照圖3的（d））。 接下來，利用鹼溶液將鍍覆用抗蝕劑遮罩31去除（參照圖3的（e）），從而得到實施例7的半導體元件搭載用基板1。
（比較例1） 比較例1中，直至電鍍處理中金鍍層的形成為止，與實施例1大致相同地進行。接下來，在金鍍層上，使用由氨基磺酸鎳和氯化鎳、硼酸構成的鎳鍍浴，以電流密度2A/dm2 進行90分鐘鍍覆，形成30.0μm鎳鍍層。接下來，使用由氰系銀鍍液構成的銀濃度65g/L的銀鍍浴，以電流密度3A/dm2 進行1分30秒鍍覆，形成具有平滑面且厚度約1.5μm的銀鍍層，完成柱狀端子部。接下來，利用鹼溶液將鍍覆用抗蝕劑遮罩去除，從而得到比較例1的半導體元件搭載用基板。
（比較例2） 比較例2的半導體元件搭載用基板是以具有表面積比（此處為銀鍍層的表面積相對於平滑面的表面積的比率）小於1.30的凹凸所構成的粗糙化面的銀鍍層作為最表面的鍍層來構成柱狀端子部的半導體元件搭載用基板的一例。 比較例2中，直至電鍍處理中的鎳鍍層的形成為止，與實施例1大致相同地進行。接下來，使用由氰系銀鍍液構成的銀濃度65g/L的銀鍍浴，以電流密度3A/dm2 進行5分鐘鍍覆，形成具有平滑面且厚度約4.0μm的銀鍍層。接下來，使用銀鍍剝離液對銀鍍層表面實施2分鐘微蝕刻處理，從而在銀鍍層的表面形成具有凹凸的粗糙化面，完成柱狀端子部。此時，在表面形成有具有凹凸的粗糙化面的銀鍍層的厚度為1.7μm。接下來，利用鹼溶液將鍍覆用抗蝕劑遮罩去除，從而得到比較例2的半導體元件搭載用基板。
（比較例3） 比較例3的半導體元件搭載用基板是藉由在表面形成具有粗糙化面的基底鍍層，且在其上形成銀鍍層來構成柱狀端子部的半導體元件搭載用基板的一例。 比較例3中，直至電鍍處理中金鍍層的形成為止，與實施例1大致相同地進行。其後的電鍍處理時，首先使用由氨基磺酸鎳和氯化鎳、硼酸構成的鎳鍍浴，以電流密度2A/dm2 進行97分30秒鍍覆，形成具有平滑面且厚度約34.5μm的鎳鍍層。接下來，使用鎳鍍剝離液對鎳鍍層表面實施2分鐘微蝕刻處理，從而在鎳鍍層的表面形成具有凹凸的粗糙化面。此時，在表面形成有具有凹凸的粗糙化面的鎳鍍層的厚度為32.0μm。接下來，使用由氰系銀鍍液構成的銀濃度65g/L的銀鍍浴，以電流密度3A/dm2 進行1分30秒鍍覆，形成沿著鎳鍍層的粗糙化面的形狀且表面積比（此處為銀鍍層的表面積相對於平滑面的表面積的比率）、晶體方位＜001＞、＜111＞、＜101＞的比率、晶體粒徑（平均值）成為表1所示值的厚度約1.6μm的具有帶凹凸的粗糙化面的銀鍍層，完成柱狀端子部。接下來，利用鹼溶液將鍍覆用抗蝕劑遮罩去除，從而得到比較例3的半導體元件搭載用基板。
將實施例1～7、比較例1～3的各半導體元件搭載用基板中的鍍層構成要件（半導體元件搭載用基板的基材的材質、鍍層的種類和厚度、表面積比（此處為（粗糙化或平滑）銀鍍層的表面積相對於平滑面的表面積的比率）、粗糙化銀鍍層的晶體方位比率、晶體粒徑（平均值））示於表1。 此外，晶體方位比率是利用電子背向散射繞射解析裝置（EBSD: Electron Backscatter Diffraction）對使用掃描型電子顯微鏡（SEM: Scanning Electron Microscope）以10,000倍觀察到的視域進行解析，將對＜001＞、＜111＞、＜101＞各方位的容許角度設為15°而算出。又，晶體粒徑設為相當於以方位差15°以上為粒界求出的晶粒的面積圓的直徑。 又，銀鍍層的鍍覆厚度使用螢光X射線分析裝置（SII製 SFT3300）測定，使用了鎳、鈀、金鍍的鍍層的鍍覆厚度使用螢光X射線分析裝置（SII製 SFT3300）測定。 又，表面積比使用3D雷射顯微鏡（OLYMPUS製 OLS4100）測定。
[表1]
實施例 柱狀端子部基底層 最表層Ag鍍層
表面形態 厚度(μm) 表面形態 厚度 (μm) 表面積比 晶體方位的比率(%) 晶體粒徑 (μm)
Au Pd Ni Pd Au ＜001＞ ＜111＞ ＜101＞
實施例1 平滑 0.05 - 31 - - 針狀突起 0.5 3.0 8.5 15.8 22.8 0.1955
實施例2 平滑 0.05 - 31 0.06 - 針狀突起 0.5 3.1 8.8 16.0 23.1 0.1907
實施例3 平滑 0.05 0.05 30 - - 針狀突起 0.5 3.1 9.1 15.7 23.0 0.2040
實施例4 平滑 0.06 0.04 32 0.05 - 針狀突起 0.5 2.9 8.8 16.2 22.7 0.1963
實施例5 平滑 0.05 - 30 0.05 - 針狀突起 0.5 3.0 9.0 16.3 22.9 0.1904
實施例6 平滑 0.06 - 32 0.04 0.006 針狀突起 0.5 3.1 8.6 16.3 23.0 0.1883
實施例7 平滑 0.06 0.05 31 0.04 0.006 針狀突起 0.5 3.0 8.9 15.8 23.5 0.1965
比較例1 平滑 0.05 - 30 - - 平滑 1.5 1.0 23.5 14.0 6.7 0.3308
比較例2 平滑 0.05 - 31 - - 蝕刻凹凸 1.7 1.3 22.8 13.9 7.1 0.3121
比較例3 蝕刻凹凸 0.05 - 32 - - 沿Ni的凹凸 1.6 1.3 22.5 13.8 7.0 0.3288
樹脂密合性的評價 在完成的實施例1～7、比較例1～3的各半導體元件搭載用基板的粗糙化銀鍍層（比較例1中為平滑的銀鍍層）上，形成評價用的Φ2mm的圓筒形樹脂模。對於該樹脂，使用Dage Series4000（Dage公司製）作為接合測試儀測定剪切強度，從而進行樹脂密合性的評價。 將實施例1～7、比較例1～3的各樹脂密合性的評價結果示於表2。
[表2]
實施例 密合強度 (MPa) 加工時間 (將比較例1作為100) 使用Ag量 (將比較例1作為100)
實施例1 15 100 30
實施例2 15 100 30
實施例3 15 100 30
實施例4 15 100 30
實施例5 15 100 30
實施例6 15 100 30
實施例7 15 100 30
比較例1 10 100 100
比較例2 12 100 270
比較例3 12 108 100
比較例1的半導體元件搭載用基板的剪切強度為10MPa，證實了無法認為於實際使用時具有充分的樹脂密合性。 而實施例1～7的半導體元件搭載用基板如表2所示均具有比較例1的半導體元件搭載用基板的剪切強度的1.5倍的剪切強度，證實了樹脂密合性顯著提高。 另一方面，證實了比較例2、3的半導體元件搭載用基板與比較例1的半導體元件搭載用基板的剪切強度相比，雖然剪切強度高、樹脂密合性提高，但與比較例1的半導體元件搭載用基板的剪切強度相比，僅為1.2倍的剪切強度，無法獲得實施例1～7的半導體元件搭載用基板般顯著的樹脂密合性提高效果。
生產率的評價 對實施例1～7、比較例2、3的各半導體元件搭載用基板中為了將最表層的鍍層的表面形態形成為具有粗糙化面的形態所需的加工時間和銀鍍覆量進行比較，對生產率進行評價。生產率的評價中，使用將形成有平滑的銀鍍層作為最表層的鍍層的比較例1的半導體元件搭載用基板中的該加工時間、銀鍍覆的使用量分別設為100時的相對數值作為評價值。此外，引線框的鍍覆加工是以在生產線上輸送的狀態下進行的，因此該加工時間的評價值是基於各實施例、比較例的引線框的鍍覆加工中，需要最長鍍覆時間的金屬鍍層的形成所需的時間而算出（實施例1～7、比較例2、3：平滑鎳鍍層）。 將實施例1～7、比較例2、3各自的生產率（為了將最表層的鍍層的表面形態形成為具有粗糙化面的形態所需的加工時間和銀鍍覆量）的評價結果示於表2。
比較例2的半導體元件搭載用基板是在形成具有平滑面且厚度約4.0μm的銀鍍層後，使用銀鍍剝離液實施微蝕刻處理，從而在銀鍍層的表面形成具有凹凸的粗糙化面的例子，在表面形成有具有凹凸的粗糙化面的銀鍍層的厚度為1.5μm，成為具有平滑面的銀鍍層的約一半左右的厚度，如表2所示，加工時間為100、銀使用量為270，證實了原價昂貴的銀的成本大幅增加，生產率惡化。 比較例3的半導體元件搭載用基板是在形成具有平滑面且厚度約34.5μm的鎳鍍層後，使用鎳鍍剝離液實施微蝕刻處理，從而在銀鍍層的表面形成具有凹凸的粗糙化面的例子，在表面形成有具有凹凸的粗糙化面的鎳鍍層的厚度為32.0μm，如表2所示，加工時間為108、銀使用量為100，證實了加工時間增加，生產率惡化。 而實施例1～7的半導體元件搭載用基板如表2所示均為加工時間為100、銀使用量為30，與比較例2的半導體元件搭載用基板相比，雖然加工時間為同等程度，但銀使用量降低89%，證實了生產成本顯著降低。又，與比較例3的半導體元件搭載用基板相比，加工時間降低8%、銀使用量降低70%，證實了生產率顯著提高。
以上對本發明較佳的實施形態和實施例進行了詳細說明，但本發明不受上述實施形態和實施例的限制，可以在不脫離本發明的範圍的情況下對上述實施形態和實施例進行各種變形和置換。 又，本發明的半導體元件搭載用基板中，雖然將半導體元件搭載用基板的基材的材質設為銅合金等銅系材料、不銹鋼系合金，但將半導體元件搭載用基板的基材的材質設為鎳系合金也能夠適用。 又，只要是不對具有針狀的突起群的粗糙化面的表面積比和晶體結構造成損害的既定厚度，本發明的半導體元件搭載用基板中，也可以在作為最表層的鍍層而具備的具有針狀的突起群的粗糙化銀鍍層上進一步積層例如銀鍍層、組合了鎳、鈀、金的鍍層作為覆蓋用的鍍層。 產業可利用性
本發明的半導體元件搭載用基板在需要製造僅由鍍層構成端子等的類型的半導體封裝的領域中是有用的。
1、1’:半導體元件搭載用基板 2、2’:半導體封裝 10:半導體元件搭載用基板的基材（金屬板） 11:粗糙化銀鍍層 12-1、12-2:柱狀端子部 12a:內部連接用端子部 12b:外部連接用端子部 12c:墊部 13:外部連接用鍍層 14:焊料 15:密封樹脂 16:固晶材（Die Bond） 17:接合線 20:半導體元件 31:鍍覆用抗蝕劑遮罩 R1:抗蝕劑層
[圖1]為顯示本發明第1實施形態涉及的半導體元件搭載用基板的一例的圖，（a）為俯視圖、（b）為示意性顯示（a）的A-A截面的說明圖。 [圖2]為本發明第1實施形態涉及的排列成多行的半導體元件搭載用基板的一例的俯視圖。 [圖3]為顯示本發明第1實施形態涉及的半導體元件搭載用基板的製造步驟的一例的說明圖。 [圖4]為顯示使用本發明第1實施形態涉及的半導體元件搭載用基板的半導體封裝的製造步驟的一例的說明圖。 [圖5]為顯示本發明第2實施形態涉及的半導體元件搭載用基板的一例的圖，（a）為俯視圖、（b）為示意性顯示（a）的B-B截面的說明圖。 [圖6]為本發明第2實施形態涉及的排列成多行的半導體元件搭載用基板的一例的俯視圖。 [圖7]為顯示本發明第2實施形態涉及的半導體元件搭載用基板的製造步驟的一例的說明圖。 [圖8]為顯示使用本發明第2實施形態涉及的半導體元件搭載用基板的半導體封裝的製造步驟的一例的說明圖。
1:半導體元件搭載用基板
10:半導體元件搭載用基板的基材(金屬板)
11:粗糙化銀鍍層
12-1:柱狀端子部
12a:內部連接用端子部
12b:外部連接用端子部

Claims (4)

  1. 一種半導體元件搭載用基板，在金屬板的一個面上具備僅由鍍層構成的柱狀端子部，其特徵在於：上述柱狀端子部具備粗糙化銀鍍層作為最表層的鍍層，該粗糙化銀鍍層具有構成相對於平滑面的表面積的表面積比率為1.30以上6.00以下的複數個針狀的突起的集合體之針狀的突起群，且具有在晶體方位<001>、<111>、<101>之各者之比率中晶體方位<101>的比率最高的晶體結構。
  2. 如請求項1的半導體元件搭載用基板，其中，上述粗糙化銀鍍層的平均晶體粒徑小於0.28μm。
  3. 如請求項1或2的半導體元件搭載用基板，其中，上述柱狀端子部中與上述金屬板相接的鍍層為金鍍層。
  4. 如請求項1或2的半導體元件搭載用基板，其中，上述柱狀端子部採用由從上述金屬板側按下面的(1)~(6)中任一種順序積層的金屬所構成的鍍層來形成：(1)金/鎳/銀(2)金/鈀/鎳/銀(3)金/鈀/鎳/鈀/銀(4)金/鎳/鈀/銀(5)金/鎳/鈀/金/銀(6)金/鈀/鎳/鈀/金/銀。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6733941B1 (ja) * 2019-03-22 2020-08-05 大口マテリアル株式会社 半導体素子搭載用基板

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200308104A (en) * 2002-04-05 2003-12-16 Tokyo Shibaura Electric Co Semiconductor light emitting device and its manufacturing method
CN1574300A (zh) * 2003-05-22 2005-02-02 新光电气工业株式会社 封装组件和半导体封装
TW200625582A (en) * 2004-10-04 2006-07-16 Yamaha Corp Lead frame and semiconductor package therefor
JP2012146782A (ja) * 2011-01-11 2012-08-02 Sumitomo Metal Mining Co Ltd 半導体素子搭載用リードフレームの製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2045673B (en) 1979-04-10 1983-03-23 Prospection & Inventions Powder actuated piston tool with power adjustment
JP3626075B2 (ja) * 2000-06-20 2005-03-02 九州日立マクセル株式会社 半導体装置の製造方法
JP4508064B2 (ja) 2005-09-30 2010-07-21 住友金属鉱山株式会社 半導体装置用配線基板の製造方法
JP2007327127A (ja) * 2006-06-09 2007-12-20 Daiwa Fine Chemicals Co Ltd (Laboratory) 銀めっき方法
JP5151438B2 (ja) * 2007-12-10 2013-02-27 大日本印刷株式会社 半導体装置およびその製造方法、ならびに半導体装置用基板およびその製造方法
JP5264939B2 (ja) * 2011-01-14 2013-08-14 新光電気工業株式会社 パッケージ部品及び半導体パッケージ
JP5942074B2 (ja) * 2012-06-29 2016-06-29 京セラ株式会社 配線基板
JP2014193545A (ja) * 2013-03-28 2014-10-09 Fujifilm Corp 凹面鏡及びその加工方法
JP6327427B1 (ja) * 2017-06-22 2018-05-23 大口マテリアル株式会社 半導体素子搭載用基板及び半導体装置、並びに半導体素子搭載用基板の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200308104A (en) * 2002-04-05 2003-12-16 Tokyo Shibaura Electric Co Semiconductor light emitting device and its manufacturing method
CN1574300A (zh) * 2003-05-22 2005-02-02 新光电气工业株式会社 封装组件和半导体封装
TW200625582A (en) * 2004-10-04 2006-07-16 Yamaha Corp Lead frame and semiconductor package therefor
JP2012146782A (ja) * 2011-01-11 2012-08-02 Sumitomo Metal Mining Co Ltd 半導体素子搭載用リードフレームの製造方法

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