TWI820314B - 半導體元件搭載用基板 - Google Patents

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TWI820314B
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semiconductor element
element mounting
mounting substrate
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菱木薫
大滝啓一
佐佐木英彦
留岡浩太郎
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日商大口電材股份有限公司
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Abstract

課題：提供一種半導體元件搭載用基板，其為藉由在由銅系材料構成的金屬板的上表面設置凹部而形成的柱狀端子部的上表面實施銀鍍覆作為最表層的鍍覆的半導體元件搭載用基板，能夠實現進行倒裝晶片安裝的半導體封裝的薄型化並且一方面減少成本、作業時間而提高生產率，另一方面將包含銀鍍層的鍍層整體的厚度抑制為較薄而且使得與密封樹脂的密合性顯著提高。 解決手段：一種半導體元件搭載用基板，其具有藉由在由銅系材料構成的金屬板10上表面設置凹部而形成的柱狀端子部10-1，且在柱狀端子部上表面具備具有針狀的突起群的粗糙化銀鍍層11作為最表層的鍍層，粗糙化銀鍍層具有在晶體方位＜001＞、＜111＞、＜101＞之各者之比率中晶體方位＜101＞的比率最高的晶體結構。

Description

半導體元件搭載用基板
本發明涉及在柱狀端子部的上表面實施銀鍍覆作為最表層的鍍覆，且在製造半導體封裝時對金屬板實施加工的半導體元件搭載用基板，該柱狀端子部藉由在由銅系材料構成的金屬板的上表面設置凹部而形成。
因應多引腳化、小型化、薄型化的要求，半導體封裝中，出現了使用焊球的BGA(Ball Grid Array)封裝、在半導體元件下配置了外引線的CSP(Chip Size Package)、對半導體元件進行倒裝晶片連接的封裝等各種封裝。
其中，作為相對廉價且能夠應對上述要求的半導體封裝，有在將半導體元件倒裝晶片連接於半導體元件搭載用基板的安裝用端子後進行樹脂密封的QFN(Quad Flat Non-lead)類型的封裝。
例如，專利文獻1中記載了將半導體元件進行倒裝晶片安裝的半導體封裝。製造該半導體封裝時，以如下方式進行：藉由從使用了金屬材料的上表面側進行的半蝕刻而在上表面側形成了在上表面具有倒裝晶片安裝用的內部連接用端子部的柱狀端子部的半導體元件搭載用基板，對半導體元件進行倒裝晶片安裝後，從半導體元件搭載用基板的上表面側用密封樹脂進行樹脂密封，然後，藉由從半導體元件搭載用基板的下表面側進行的半蝕刻使各倒裝晶片安裝用的柱狀端子部獨立，並且在下表面側形成外部連接用端子部。
為了形成外部連接用端子部，在成為外部連接用端子部的位置預先形成金 鍍層，以該金鍍層作為遮罩進行半蝕刻，使各倒裝晶片安裝用的柱狀端子部獨立。因此，在成為倒裝晶片安裝用的柱狀端子部的位置的金屬材料從上表面、下表面均未被蝕刻，保留原來金屬材料的厚度。
現有技術文獻
專利文獻
專利文獻1：日本專利第4032063號公報
專利文獻1中記載的半導體封裝是在成為外部連接用端子部的金屬材料的下表面形成金鍍層，以該金鍍層作為遮罩進行半蝕刻，形成外部連接用端子部。雖然外部連接用端子部下表面的金鍍層對於良好地進行外部連接用端子部與基板的焊接是必需的，卻因此倒裝晶片安裝用的柱狀端子部會直接保留金屬材料的厚度，作為半導體封裝而言薄型化是不充分的。
又，雖然在將半導體元件向內部連接用端子部進行倒裝晶片連接後進行樹脂密封，但藉由半蝕刻加工形成的柱狀端子部的突出量小，因此密封樹脂與柱狀端子部的密合性弱，有時會在安裝步驟中發生端子脫落。
為了提高柱狀端子部與樹脂的密合性，可以考慮以表面成為粗糙化面的方式形成基底鍍層，在其上以沿著粗糙化面的形狀的方式積層貴金屬鍍層。但為了以成為具有即使積層了貴金屬鍍層也能夠提高與樹脂的密合性的凹凸形狀的面的方式形成基底鍍層的表面的粗糙化面，有必要較厚地形成基底鍍層，而且，用於使基底鍍層成為粗糙化面的鍍覆速度慢，因此作業時間增加而成本高，生產率會下降。
又，作為用於提高與樹脂的密合性的另一策略，也可以考慮在柱狀端子部的表面形成平滑的貴金屬鍍層後再使貴金屬鍍層的表面粗糙化，為了將貴金屬鍍層的表面形成為具有能夠提高與樹脂的密合性的凹凸形狀的粗糙化面，有必要將形成粗糙化面之前的平滑的貴金屬鍍層較厚地形成，因此貴金屬鍍層的成本會增大，生產率會下降。
而且，形成平滑的鍍層後對表面進行粗糙化，進行粗糙化時被去除的鍍覆金屬會被浪費。
然而，本案發明人反覆進行試驗，發現了與上述專利文獻中揭示的技術相比，還有能夠一方面減少用於形成表面的粗糙化面的成本、作業時間而提高生產率，另一方面將鍍層整體的厚度抑制為較薄而且使得與密封樹脂的密合性顯著提高的餘地。
本發明是鑒於上述課題做出的，其目的為，提供一種半導體元件搭載用基板，其為柱狀端子部的上表面實施了銀鍍覆作為最表層的鍍覆的半導體元件搭載用基板，該柱狀端子部藉由在由銅系材料構成的金屬板的上表面設置凹部而形成；能夠實現倒裝晶片安裝的半導體封裝的薄型化並且能夠一方面減少成本、作業時間而提高生產率，另一方面將包含銀鍍層的鍍層整體的厚度抑制為較薄而且使得與密封樹脂的密合性顯著提高。
為了解決上述課題，本發明的半導體元件搭載用基板的特徵在於，其為具有藉由在由銅系材料構成的金屬板的上表面設置凹部而形成的柱狀端子部的半導體元件搭載用基板，且在上述柱狀端子部的上表面具備具有針狀的突起群的粗糙化銀鍍層作為最表層的鍍層，該粗糙化銀鍍層具有在晶體方位<001>、<111>、<101>之各者之比率中晶體方位<101>的比率最高的晶體結構。
又，本發明的半導體元件搭載用基板中，上述粗糙化銀鍍層的平 均晶體粒徑小於0.28μm較佳。
又，本發明的半導體元件搭載用基板中，上述柱狀端子部的上表面與上述粗糙化銀鍍層之間具備基底鍍層較佳。
根據本發明，可得到一種半導體元件搭載用基板，其為柱狀端子部的上表面實施了銀鍍覆作為最表層的鍍覆的半導體元件搭載用基板，該柱狀端子部藉由在由銅系材料構成的金屬板的上表面設置凹部而形成；能夠實現倒裝晶片安裝的半導體封裝的薄型化並且能夠一方面減少成本、作業時間而提高生產率，另一方面將包含銀鍍層的鍍層整體的厚度抑制為較薄而且使得與密封樹脂的密合性顯著提高。
1、1’、1”、1''':半導體元件搭載用基板
2、2’、2”、2''':半導體封裝
10:半導體元件搭載用基板的基材(金屬板)
10-1、10-3:柱狀端子部
10-2:凹部
10a:內部連接用端子部
10b:外部連接用端子部
10c:墊部
11:粗糙化銀鍍層
13:外部連接用鍍層
14:焊料
15:密封樹脂
16:固晶材(Die Bond)
17:接合線
20:半導體元件
31、31-1、31-2:鍍覆用抗蝕劑遮罩
32:蝕刻用抗蝕劑遮罩
50:金屬板
51:柱狀端子部
53:凹部
54:焊料
55:密封樹脂
60:半導體元件搭載用基板
70:半導體元件
R1:第1抗蝕劑層
R2:第2抗蝕劑層
R3:第3抗蝕劑層
[圖1]為顯示本發明第1實施形態涉及的半導體元件搭載用基板的一例的圖，(a)為俯視圖、(b)為仰視圖、(c)為示意性顯示(a)的A-A截面的說明圖。
[圖2]為顯示本發明第1實施形態涉及的排列成多行的半導體元件搭載用基板的一例的俯視圖。
[圖3]為顯示本發明第1實施形態涉及的半導體元件搭載用基板的製造步驟的一例的說明圖。
[圖4]為顯示使用本發明第1實施形態涉及的半導體元件搭載用基板的半導體封裝的製造步驟的一例的說明圖。
[圖5]為顯示本發明第2實施形態涉及的半導體元件搭載用基板的一例的圖，(a)為俯視圖、(b)為仰視圖、(c)為示意性顯示(a)的B-B截面的說明 圖。
[圖6]為顯示本發明第2實施形態涉及的半導體元件搭載用基板的製造步驟的一例的說明圖。
[圖7]為顯示使用本發明第2實施形態涉及的半導體元件搭載用基板的半導體封裝的製造步驟的一例的說明圖。
[圖8]為顯示本發明第3實施形態涉及的半導體元件搭載用基板的一例的圖，(a)為俯視圖、(b)為仰視圖、(c)為示意性顯示(a)的C-C截面的說明圖。
[圖9]為顯示本發明第3實施形態涉及的排列成多行的半導體元件搭載用基板的一例的俯視圖。
[圖10]為顯示本發明第3實施形態涉及的半導體元件搭載用基板的製造步驟的一例的說明圖。
[圖11]為顯示使用本發明第3實施形態涉及的半導體元件搭載用基板的半導體封裝的製造步驟的一例的說明圖。
[圖12]為顯示本發明第4實施形態涉及的半導體元件搭載用基板的一例的圖，(a)為俯視圖、(b)為仰視圖、(c)為示意性表示(a)的D-D截面的說明圖。
[圖13]為顯示本發明第4實施形態涉及的半導體元件搭載用基板的製造步驟的一例的說明圖。
[圖14]為顯示使用本發明第4實施形態涉及的半導體元件搭載用基板的半導體封裝的製造步驟的一例的說明圖。
[圖15]為顯示本案發明人在導出本發明之前導出的半導體元件搭載用基板的主要部分構成的一例的概要說明圖。
[圖16]為顯示使用圖15的半導體元件搭載用基板將半導體元件進行倒裝晶 片安裝的半導體封裝的一例的說明圖。
在說明實施形態之前，先對導出本發明的經過和本發明的作用效果進行說明。
本案發明人反覆試驗後，導出了半導體元件搭載用基板60，其為在導出本發明之前，將如圖15所示般的由銅系材料構成的金屬板50作為能夠對將半導體元件進行倒裝晶片安裝的半導體封裝進行薄型化的半導體元件搭載用基板，而從上表面側對其進行半蝕刻，在金屬板50的上表面側形成呈矩陣狀排列有複數個倒裝晶片安裝用的柱狀端子部51，且在各柱狀端子部51之間形成了用於填充對各柱狀端子部51進行固定的樹脂的凹部53。
根據該半導體元件搭載用基板60，製造半導體封裝時，如圖16所示，藉由焊料54將半導體元件70在柱狀端子部51的上表面進行倒裝晶片安裝並且用密封樹脂55密封後，對金屬板50的下表面側整體進行半蝕刻，使各柱狀端子部51獨立，並且使獨立的各柱狀端子部51的下表面和密封樹脂55露出，從而能夠使作為半導體元件搭載用基板的基材的金屬板薄至約一半左右的厚度，實現半導體封裝的薄型化。
本案發明人進一步反覆研究、考察，發現了圖15所示半導體元件搭載用基板60中，藉由半蝕刻加工形成的倒裝晶片安裝用的柱狀端子部51的從金屬板50的突出量小，因此，製造圖16所示的半導體封裝時，密封樹脂55與柱狀端子部51的密合性弱，存在發生端子脫落之虞。
此處，作為提高柱狀端子部與樹脂的密合性的策略，本案發明人對於以表面成為粗糙化面的方式形成柱狀端子部的上表面的基底鍍層，在其上以沿著粗糙化面的形狀的方式積層貴金屬鍍層進行了研究。但為了將基底鍍層 的表面的粗糙化面形成為具有即使積層了貴金屬鍍層也能夠提高與樹脂的密合性的凹凸形狀的面，有必要較厚地形成基底鍍層，而且，用於使基底鍍層成為粗糙化面的鍍覆速度慢，因此作業時間增加、成本變高，生產率會下降。
又，作為用於提高與樹脂的密合性的另一策略，本案發明人對於在柱狀端子部的上表面的表面形成平滑的貴金屬鍍層後再使貴金屬鍍層的表面粗糙化進行了研究。但為了將貴金屬鍍層的表面形成為具有能夠提高與樹脂的密合性的凹凸形狀的粗糙化面，有必要將形成粗糙化面之前的平滑的貴金屬鍍層較厚地形成，因此貴金屬鍍層的成本會增大，生產率會下降。
接下來，本案發明人認為，為了一方面減少用於形成表面的粗糙化面的成本、作業時間而提高生產率，另一面提高與密封樹脂的密合性而且使鍍層整體的厚度薄，有必要對於柱狀端子部的上表面，以不設置表面經粗糙化的基底鍍層，不對平滑的銀鍍層表面進行粗糙化的方式形成表面經粗糙化的銀鍍層，或者平滑地形成基底鍍層，在其上以不對平滑的銀鍍層表面進行粗糙化的方式形成表面經粗糙化的銀鍍層。
於是，本案發明人在進行反覆試驗的過程中導出了一種半導體元件搭載用基板，其在柱狀端子部的上表面具備具有針狀的突起群的粗糙化銀鍍層作為最表層的鍍層，從而作為不對平滑的銀鍍層表面進行粗糙化的情況下的表面經粗糙化的銀鍍層。
此外，本申請中，粗糙化銀鍍層所具有的針狀的突起群是指表面積比(此處為粗糙化銀鍍層的表面積相對於平滑面的表面積的比率)成為1.30以上6.00以下的複數個針狀突起的集合體。
發現了如果以具有成為如此表面積比的針狀的突起群的方式形成粗糙化銀鍍層，則密封樹脂容易流入各個針狀突起的基部，可以在密封樹脂硬化時發揮由接觸面積的增加、凹凸形狀帶來的物理固定效果。
進一步，本案發明人反覆進行試驗，結果發現了：具有針狀的突起群的粗糙化銀鍍層是藉由增大了既定的晶體方位的比率的晶體結構的生長而形成，該晶體結構不同於以往的平滑的銀鍍層的晶體結構、不同於藉由對平滑的銀鍍層表面進行粗糙化而形成了粗糙化面的粗糙化銀鍍層的晶體結構；並且，藉由該晶體結構大幅生長而形成的具有針狀的突起群的粗糙化面與藉由以往技術形成的粗糙化面相比，具有使得與密封樹脂的密合性顯著提高度的效果，從而導出了本發明。
本發明的半導體元件搭載用基板是具有藉由在由銅系材料構成的金屬板的上表面設置凹部而形成的柱狀端子部的半導體元件搭載用基板，在柱狀端子部的上表面具備具有針狀的突起群的粗糙化銀鍍層作為最表層的鍍層，粗糙化銀鍍層具有在晶體方位<001>、<111>、<101>之各者之比率中晶體方位<101>的比率最高的晶體結構。
如果像本發明的半導體元件搭載用基板般，粗糙化銀鍍層具有表面積比(此處為粗糙化銀鍍層的表面積相對於平滑面的表面積的比率)成為1.30以上6.00以下的針狀的突起群，則密封樹脂容易流入至各個針狀突起的基部。因此，能夠在密封樹脂硬化時發揮由接觸面積的增加、凹凸形狀帶來的物理固定效果，獲得良好的密合性。此外，針狀的突起群中各個針狀突起的延伸方向不同，當然包括上方、斜向，還包括彎曲的針的形狀。如果是針狀的突起群中各個針狀突起呈放射線狀隨機延伸的型態，則能夠進一步提高對密封樹脂的固定效果。
而且，如果像本發明的半導體元件搭載用基板般，將成為在柱狀端子部的上表面作為最表層的鍍層而具備的具有針狀的突起群的粗糙化銀鍍層設為具有在晶體方位<001>、<111>、<101>之各者之比率中晶體方位<101>的比率最高的晶體結構的構成，則例如與具有表面積比(此處為銀鍍層的表面積相對於平滑面的表面積的比率)小於1.30的凹凸所構成的粗糙化面的銀鍍層、具有 以往的晶體結構的藉由對平滑的銀鍍層表面進行粗糙化而形成了粗糙化面的粗糙化銀鍍層相比，密封樹脂進一步容易進入深部，與密封樹脂的密合性進一步提高，該以往的晶體結構不同於在晶體方位<001>、<111>、<101>之各者之比率中晶體方位<101>的比率最高的晶體結構。
又，如果設為像本發明的半導體元件搭載用基板般，則在柱狀端子部的上表面側的搭載半導體元件的半導體元件搭載部、直接或透過線與半導體元件進行電性連接的內部連接用端子部中，藉由利用粗糙化銀鍍層的針狀的突起群增加與焊料、焊膏等連接構件的接觸面積，能夠防止水分的浸入，並且，熱膨脹導致的形變受到抑制，連接構件與鍍覆被膜間的脫層受到抑制。
此外，本發明的半導體元件搭載用基板的具有在晶體方位<001>、<111>、<101>之各者之比率中晶體方位<101>的比率最高的晶體結構，且具有針狀的突起群的粗糙化銀鍍層可以以作為半導體元件搭載用基板的基材的金屬板的上表面中對應於柱狀端子部的區域為基底而形成。
又，如果設為像本發明的半導體元件搭載用基板般，則利用具有在晶體方位<001>、<111>、<101>的比率中晶體方位<101>的比率最高的晶體結構，且具有針狀的突起群的粗糙化銀鍍層，能夠使得與密封樹脂的密合性顯著提高，結果，在有必要形成用於抑制高溫環境下作為柱狀端子部的材料的銅的擴散的屏障鍍層作為基底鍍層的情況下，只要將屏障鍍層較薄且平滑地形成為抑制基底的銅的擴散的厚度就足夠，不需要形成表面經粗糙化的屏障鍍層。
又，具有在晶體方位<001>、<111>、<101>之各者之比率中晶體方位<101>的比率最高的晶體結構，且具有針狀的突起群的粗糙化銀鍍層可以藉由後述條件下的銀鍍覆、在不對平滑的銀鍍層表面進行粗糙化的情況下形成。
因此，如果設為像本發明的半導體元件搭載用基板般，則能夠使用於提高與樹脂的密合性的粗糙化面的形成成本最小化，而且能夠使鍍層整體的厚度最 小化。
又，本發明的半導體元件搭載用基板中，較佳為粗糙化銀鍍層的平均晶體粒徑小於0.28μm。
如果粗糙化銀鍍層的平均晶體粒徑為0.28μm以上，則銀鍍層的晶體在高度方向生長時晶體彼此的間隔變寬，無法獲得1.30以上6.00以下的表面積比(此處為粗糙化銀鍍層的表面積相對於平滑面的表面積的比率)。
如果粗糙化銀鍍層的平均晶體粒徑小於0.28μm，則銀鍍層的晶體在高度方向生長時晶體彼此的間隔變窄，可得到1.30以上6.00以下的表面積比(此處為粗糙化銀鍍層的表面積相對於平滑面的表面積的比率)。此外，更佳為粗糙化銀鍍層的平均晶體粒徑為0.15μm以上0.25μm以下。
此外，本發明的半導體元件搭載用基板中，亦可在柱狀端子部的上表面與粗糙化銀鍍層之間具備基底鍍層。
本發明的半導體元件搭載用基板中粗糙化銀鍍層所具有的針狀的突起群的形狀較佳為不對其基底的表面形態產生任何影響，僅由粗糙化銀鍍層形成，但基底的表面狀態亦可為平滑或經粗糙化。考慮到生產率等成本，基底是僅在成為半導體元件搭載用基板的基材的金屬板的上表面中對應於柱狀端子部的區域的表面實施活化處理，且在其上形成粗糙化銀鍍層較佳。考慮高溫環境下構成基底的柱狀端子部的材料的銅的擴散的影響的情況下，較理想為在柱狀端子部與粗糙化銀鍍層之間設置平滑的基底鍍層作為屏障鍍層。此情況下，只要將鍍層較薄且平滑地形成至抑制基底的銅的擴散的厚度就足夠，故較佳為薄的基底鍍層。
又，本發明的半導體元件搭載用基板中，關於在柱狀端子部的上表面具備的鍍層整體的厚度，在不設置基底鍍層而直接在柱狀端子部的上表面上形成包含粗糙化銀鍍層的銀鍍層的情況下，較佳為0.4μm以上6.0μm以下。詳 細而言，較理想為在成為半導體元件搭載用基板的基材的金屬板的上表面中對應於柱狀端子部的區域的表面形成0.2μm以上3.0μm以下的銀衝擊鍍層，更佳為形成1.5μm，且在其上積層0.2μm以上3.0μm以下的在表面具有針狀的突起群的粗糙化銀鍍層，更佳為積層0.5μm。
在基底上例如設置鎳鍍層作為屏障鍍層的情況下，在柱狀端子部的上表面具備的鎳鍍層的厚度較佳為0.3μm以上3.0μm以下。詳細而言，較理想為在成為半導體元件搭載用基板的基材的金屬板的上表面中對應於柱狀端子部的區域的表面形成0.3μm以上3.0μm以下的鎳鍍層，較佳為形成1.0μm，且在其上積層0.2μm以上3.0μm以下的在表面具有針狀的突起群的粗糙化銀鍍層，較佳為積層0.5μm。
在基底的鎳鍍層與粗糙化銀鍍層之間例如設置鈀鍍層的情況下，鈀鍍層的厚度較佳為0.005μm以上0.1μm以下。詳細而言，較理想為在成為半導體元件搭載用基板的基材的金屬板的上表面中對應於柱狀端子部的區域的表面形成的鎳鍍層上形成0.005μm以上0.1μm以下的鈀鍍層，較佳為形成0.01μm。
在基底的鎳鍍層和鈀鍍層與粗糙化銀鍍層之間例如設置金鍍層的情況下，金鍍層的厚度較佳為0.0005μm以上0.01μm以下。詳細而言，較理想為在成為半導體元件搭載用基板的基材的金屬板的上表面中對應於柱狀端子部的區域的表面形成的鎳鍍層和鈀鍍層上形成0.0005μm以上0.01μm以下的金鍍層，較佳為形成0.001μm。
此外，本發明的半導體元件搭載用基板中具有在晶體方位<001>、<111>、<101>之各者之比率中晶體方位<101>的比率最高的晶體結構，且具有針狀的突起群的粗糙化銀鍍層可以使用由甲磺酸系銀鍍液構成的銀濃度1.0g/L以上10g/L以下的銀鍍浴，以溫度55℃以上65℃以下、電流密度3A/dm2以上20A/dm2以下進行5~60秒鍍覆而獲得。
因此，根據本發明，得到一種半導體元件搭載用基板，其為在柱 狀端子部的上表面實施了銀鍍覆作為最表層的鍍覆的半導體元件搭載用基板，該柱狀端子部藉由在由銅系材料構成的金屬板的上表面設置凹部而形成；且能夠實現倒裝晶片安裝的半導體封裝的薄型化，並且能夠一方面減少用於形成表面的粗糙化面的成本、作業時間而提高生產率，另一方面將包含銀鍍層的鍍層整體的厚度抑制為較薄而且使得與密封樹脂的密合性顯著提高。
以下，對應用本發明的半導體元件搭載用基板和其製造方法進行說明。此外，除非有特殊限定，否則，本發明不受以下的詳細說明所限定。
第1實施形態
圖1為顯示本發明第1實施形態涉及的半導體元件搭載用基板的一例的圖，(a)為俯視圖、(b)為仰視圖、(c)為示意性顯示(a)的A-A截面的說明圖。圖2為顯示本發明第1實施形態涉及的排列成多行的半導體元件搭載用基板的一例的俯視圖。圖3為顯示本發明第1實施形態涉及的半導體元件搭載用基板的製造步驟的一例的說明圖。圖4為顯示使用本發明第1實施形態涉及的半導體元件搭載用基板的半導體封裝的製造步驟的一例的說明圖。
如圖1的(a)所示，本實施形態的半導體元件搭載用基板1具備從四個方向朝搭載半導體元件的區域延伸的複數個柱狀端子部10-1，如圖1的(c)所示，在柱狀端子部10-1的上表面具備粗糙化銀鍍層11作為最表層的鍍層。柱狀端子部10-1是藉由在由銅系材料構成的金屬板10的上表面設置凹部10-2而形成的。圖1中，10a是與半導體元件電性連接的內部連接用端子部。
粗糙化銀鍍層11具有表面積比(此處為粗糙化銀鍍層的表面積相對於平滑面的表面積的比率)成為1.30以上6.00以下的針狀的突起群。
又，粗糙化銀鍍層11具有在晶體方位<001>、<111>、<101>之各者之比率中晶體方位<101>的比率最高的晶體結構。
粗糙化銀鍍層11的平均晶體粒徑具有小於0.28μm的大小。
又，本實施形態中，粗糙化銀鍍層11以在由銅系材料構成的金屬板10上形成的柱狀端子部10-1為基底，形成為0.2μm以上3.0μm以下的厚度。
此外，作為本實施形態的變形例，亦可以在形成於由銅系材料構成的金屬板10的柱狀端子部10-1與粗糙化銀鍍層11之間，具備作為阻止高溫時銅的擴散的屏障鍍層而發揮功能的基底鍍層。此情況下的基底鍍層可以由鎳鍍、鎳/鈀鍍、鎳/鈀/金鍍中的任一種構成的鍍層來構成。此情況下，粗糙化銀鍍層11形成為0.2μm以上3.0μm以下的厚度較理想。
詳細而言，例如，以由鎳/鈀鍍構成的鍍層、或由鎳/鈀/金鍍構成的鍍層來構成基底鍍層的情況下，粗糙化銀鍍層11形成為0.2μm以上3.0μm以下的厚度較理想，該基底鍍層作為阻止藉由焊料進行與半導體元件的電性連接的情況下的銅的擴散的屏障鍍層而發揮功能。
又，如圖2所示，本實施形態的半導體元件搭載用基板1中，各個半導體元件搭載用基板1排列成多行。
接下來，使用圖3對本實施形態的半導體元件搭載用基板1的製造步驟的一例進行說明。
首先，準備由銅系材料構成的金屬板10作為半導體元件搭載用基板的基材(參照圖3的(a))。
接下來，在金屬板10的兩面形成第1抗蝕劑層R1(參照圖3的(b))。
接下來，使用描繪有對應於柱狀端子部10-1的既定形狀的玻璃遮罩對金屬板10的上表面側的第1抗蝕劑層R1進行曝光、顯影，並且對金屬板10的下表面側的第1抗蝕劑層R1的整個區域進行曝光、顯影，形成在金屬板10的上表面側的對應於柱狀端子部10-1的部位開口、且覆蓋金屬板10的下表面側的整個區域的鍍覆用抗蝕劑遮罩31(參照圖3的(c))。
接下來，使用鍍覆用抗蝕劑遮罩31，在金屬板10的上表面中對應於柱狀端 子部10-1的部位形成具有針狀的突起群的粗糙化銀鍍層11作為最表層的鍍層(參照圖3的(d))。
接下來，將鍍覆用抗蝕劑遮罩31去除(參照圖3的(e))，在金屬板10的兩面形成第2抗蝕劑層R2(參照圖3的(f))。
接下來，使用描繪有對應於柱狀端子部10-1的既定形狀的玻璃遮罩對金屬板10的上表面側的第2抗蝕劑層R2進行曝光、顯影，並且對金屬板10的下表面側的第2抗蝕劑層R2的整個區域進行曝光、顯影，形成覆蓋金屬板10的上表面側的柱狀端子部10-1、在對應於凹部10-2的部位開口、且覆蓋金屬板10的下表面側的整個區域的蝕刻用抗蝕劑遮罩32(參照圖3的(g))。
接下來，對上表面實施半蝕刻加工，形成柱狀端子部10-1、凹部10-2(參照圖3的(h))。
接下來，將蝕刻用抗蝕劑遮罩32去除(參照圖3的(i))。
由此，本實施形態的半導體元件搭載用基板1完成。
此外，關於形成作為最表層的鍍層的具有針狀的突起群的粗糙化銀鍍層11的步驟，例如，藉由僅對成為半導體元件搭載用基板的基材的金屬板10的上表面中對應於柱狀端子部10-1的部位的表面進行活化處理來形成粗糙化銀鍍層，或者，將例如鎳鍍層較薄且平滑地形成為能夠抑制基底的銅的擴散的厚度來作為屏障鍍層，在其上形成粗糙化銀鍍層11。此時，擔心粗糙化銀鍍層11的密合性的情況下，亦可以在即將進行粗糙化銀鍍覆之前，例如形成銀衝擊鍍層，再在其上形成粗糙化銀鍍層11。
此時，為了形成具有在晶體方位<001>、<111>、<101>之各者之比率中晶體方位<101>的比率最高的晶體結構，且具有表面積比(此處為粗糙化銀鍍層的表面積相對於平滑面的表面積的比率)成為1.30以上6.00以下的針狀的突起群的粗糙化銀鍍層11，將由甲磺酸系銀鍍液構成的銀鍍浴中的銀濃度設為 1.0g/L以上10g/L以下的範圍。特別是，更佳為將銀濃度設為1.5g/L以上5.0g/L以下的範圍。
如果銀濃度小於1.0g/L則無法形成充分的粗糙化銀鍍覆被膜，因而是不佳的。如果銀濃度高於10g/L，則形成的粗糙化銀鍍覆被膜會成為平滑的表面，無法獲得銀的針狀晶體，因而是不佳的。
又，作為為了提高基底與粗糙化銀鍍層11的接合性而使用的銀衝擊鍍層的替代物，也可以藉由使用鈀或含鈀合金的鍍層使基底與粗糙化銀鍍層11適當接合。
進一步，為了提高與半導體元件的接合性，還可以在粗糙化銀鍍層11下形成金或含有金的合金的鍍層。
此外，在不設置基底鍍層而直接在成為半導體元件搭載用基板的基材的金屬板10的上表面中對應於柱狀端子部10-1的部位上形成的情況下，粗糙化銀鍍層11的厚度有必要為0.2μm以上，設為0.2μm以上3.0μm以下較理想。進一步從成本的觀點出發，更佳為設為0.3μm以上1.0μm以下。
又，作為藉由焊料進行與半導體元件的電性連接的情況下作為阻止銅的擴散的屏障而發揮功能的基底鍍層，而設置由鎳/鈀鍍構成的鍍層或由鎳/鈀/金鍍構成的鍍層的情況下，粗糙化銀鍍層11的厚度設為0.2μm以上3.0μm以下較理想。
接下來，使用圖4對使用本實施形態的半導體元件搭載用基板1的半導體封裝的製造步驟的一例進行說明。
首先，準備藉由圖3所示製造步驟製造的本實施形態的半導體元件搭載用基板1(參照圖4的(a))。
接下來，在半導體元件搭載用基板1的柱狀端子部10-1的上表面的內部連接用端子部10a中的半導體元件搭載區域上印刷焊料14，在其上搭載半導體元件20並進行固定，從而使半導體元件20的電極與半導體元件搭載用基板1的內部連接 用端子部10a電性連接(參照圖4的(b))。
接下來，使用成型模具，將半導體元件搭載用基板1的上表面側的空間區域用密封樹脂15密封(參照圖4的(c))。
接下來，對金屬板10的下表面側實施半蝕刻加工，使柱狀端子部10-1獨立(參照圖4的(d))。
最後，藉由切割、衝壓等對排列成多行的半導體封裝進行單片化(參照圖4的(e))。
由此，得到使用本實施形態的半導體元件搭載用基板1的半導體封裝2(參照圖4的(f))。
第2實施形態
圖5為顯示本發明第2實施形態涉及的半導體元件搭載用基板的一例的圖，(a)為俯視圖、(b)為仰視圖、(c)為示意性顯示(a)的B-B截面的說明圖。圖6為顯示本發明第2實施形態涉及的半導體元件搭載用基板的製造步驟的一例的說明圖。圖7為顯示使用本發明第2實施形態涉及的半導體元件搭載用基板的半導體封裝的製造步驟的一例的說明圖。
如圖5的(b)、圖5的(c)所示，本實施形態的半導體元件搭載用基板1’中，在金屬板10的下表面中對應於外部連接用端子部10b的位置形成有外部連接用鍍層13。其他構成與圖1所示第1實施形態的半導體元件搭載用基板1是大致相同的。
接下來，使用圖6對本實施形態的半導體元件搭載用基板1’的製造步驟的一例進行說明。
首先，準備由銅系材料構成的金屬板10作為半導體元件搭載用基板的基材(參照圖6的(a))。
接下來，在金屬板10的兩面形成第1抗蝕劑層R1(參照圖6的(b))。
接下來，對金屬板10的上表面側的第1抗蝕劑層R1的整個區域進行曝光、顯影，並且使用描繪有對應於外部連接用端子部10b的既定形狀的玻璃遮罩對金屬板10的下表面側的第1抗蝕劑層R1進行曝光、顯影，形成覆蓋金屬板10的上表面側的整個區域，並且在金屬板10的下表面側的對應於外部連接用端子部10b的部位開口的第1鍍覆用抗蝕劑遮罩31-1(參照圖6的(c))。
接下來，使用第1鍍覆用抗蝕劑遮罩31-1，在金屬板10的下表面中對應於外部連接用端子部10b的部位例如依次積層厚度0.3~3μm的鎳鍍層、厚度0.005~0.1μm的鈀鍍層、厚度0.0005~0.1μm的金鍍層，形成外部連接用鍍層13(參照圖6的(d))。
接下來，將第1鍍覆用抗蝕劑遮罩31-1去除(參照圖6的(e))，在金屬板10的兩面形成第2抗蝕劑層R2(參照圖6的(f))。
接下來，使用描繪有對應於內部連接用端子部10a的既定形狀的玻璃遮罩對金屬板10的上表面側的第2抗蝕劑層R2進行曝光、顯影，並且對金屬板10的下表面側的第2抗蝕劑層R2的整個區域進行曝光、顯影，形成在金屬板10的上表面側的對應於內部連接用端子部10a的部位開口、且覆蓋金屬板10的下表面側的整個區域的第2鍍覆用抗蝕劑遮罩31-2(參照圖6的(g))。
接下來，使用第2鍍覆用抗蝕劑遮罩31-2，在金屬板10的上表面中對應於內部連接用端子部10a的部位形成具有針狀的突起群的粗糙化銀鍍層11作為最表層的鍍層(參照圖6的(h))。
接下來，將第2鍍覆用抗蝕劑遮罩31-2去除(參照圖6的(i))，在金屬板10的兩面形成第3抗蝕劑層R3(參照圖6的(j))。
接下來，使用描繪有對應於柱狀端子部10-1的既定形狀的玻璃遮罩對金屬板10的上表面側的第3抗蝕劑層R3進行曝光、顯影，並且對金屬板10的下表面側的第3抗蝕劑層R3的整個區域進行曝光、顯影，形成覆蓋金屬板10的上表面側的柱 狀端子部10-1、在對應於凹部10-2的部位開口、且覆蓋金屬板10的下表面側的整個區域的蝕刻用抗蝕劑遮罩32(參照圖6的(k))。
接下來，對上表面實施半蝕刻加工，形成柱狀端子部10-1、凹部10-2(參照圖6的(l))。
接下來，將蝕刻用抗蝕劑遮罩32去除(參照圖6的(m))。
由此，第2實施形態的半導體元件搭載用基板1’完成。
此外，形成作為最表層的鍍層的具有針狀的突起群的粗糙化銀鍍層11的方法與第1實施形態的半導體元件搭載用基板1的製造步驟是大致相同的。
接下來，使用圖7對使用第2實施形態的半導體元件搭載用基板1’的半導體封裝的製造步驟的一例進行說明。
首先，從準備半導體元件搭載用基板1’(參照圖7的(a))、搭載半導體元件20(參照圖7的(b))至使用成型模具的密封樹脂的形成(參照圖7的(c))為止，與使用第1實施形態的半導體元件搭載用基板1的半導體封裝的製造步驟(參照圖4的(a)~圖4的(c))是大致相同的。
接下來，使用外部連接用鍍層13作為蝕刻用遮罩，從下表面側實施半蝕刻加工，形成外部連接用端子部10b(參照圖7的(d))。
最後，藉由切割、衝壓等對排列成多行的半導體封裝進行單片化(參照圖7的(e))。
由此，得到使用本實施形態的半導體元件搭載用基板1’的半導體封裝2’(參照圖7的(f))。
第3實施形態
圖8為顯示本發明第3實施形態涉及的半導體元件搭載用基板的一例的圖，(a)為俯視圖、(b)為仰視圖、(c)為示意性顯示(a)的C-C截面的說明圖。圖9為顯示本發明第3實施形態涉及的排列成多行的半導體元件搭載用基板的一 例的俯視圖。圖10為顯示本發明第3實施形態涉及的半導體元件搭載用基板的製造步驟的一例的說明圖。圖11為顯示使用本發明第3實施形態涉及的半導體元件搭載用基板的半導體封裝的製造步驟的一例的說明圖。
如圖8的(a)所示，本實施形態的半導體元件搭載用基板1”具備位於中央位置且大面積的柱狀端子部10-3，以及排列在柱狀端子部10-3的四個方向周邊且具有小面積的複數個柱狀端子部10-1，如圖8的(c)所示，在柱狀端子部10-1、10-3的上表面具備粗糙化銀鍍層11作為最表層的鍍層。柱狀端子部10-3作為在上表面搭載有半導體元件的墊部10c而構成，柱狀端子部10-1作為在上表面透過接合線與半導體元件電性連接的內部連接用端子部10a而構成。
粗糙化銀鍍層11具有表面積比(此處為粗糙化銀鍍層的表面積相對於平滑面的表面積的比率)成為1.30以上6.00以下的針狀的突起群。
又，粗糙化銀鍍層11具有在晶體方位<001>、<111>、<101>之各者之比率中晶體方位<101>的比率最高的晶體結構。
粗糙化銀鍍層11的平均晶體粒徑具有小於0.28μm的大小。
又，本實施形態中，粗糙化銀鍍層11以形成於由銅系材料構成的金屬板10的柱狀端子部10-1為基底，形成0.2μm以上3.0μm以下的厚度。
此外，作為本實施形態的變形例，亦可以在形成於由銅系材料構成的金屬板10的柱狀端子部10-1與粗糙化銀鍍層11之間，具備作為阻止高溫時銅的擴散的屏障鍍層而發揮功能的基底鍍層。此情況下基底鍍層可以由鎳鍍、鎳/鈀鍍、鎳/鈀/金鍍中的任一種構成的鍍層來構成。此情況下，粗糙化銀鍍層11形成為0.2μm以上3.0μm以下的厚度較理想。
詳細而言，例如，採用由鎳鍍構成的鍍層來構成基底鍍層的情況下，粗糙化銀鍍層11形成為0.2μm以上3.0μm以下的厚度較理想，該基底鍍層作為藉由引線接合方式進行與半導體元件的電連接的情況下阻止銅的擴散的屏障鍍層而發 揮功能。
又，例如，採用由鎳/鈀鍍構成的鍍層來構成基底鍍層的情況下，粗糙化銀鍍層11形成為0.2μm以上3.0μm以下的厚度較理想，該基底鍍層作為藉由引線接合方式進行與半導體元件的電性連接的情況下阻止銅的擴散的屏障鍍層而發揮功能。
又，如圖9所示，本實施形態的半導體元件搭載用基板1”中，各個半導體元件搭載用基板1”排列成多行。
接下來，使用圖10對本實施形態的半導體元件搭載用基板1”的製造步驟的一例進行說明。
本實施形態的半導體元件搭載用基板1”的製造步驟與圖3所示第1實施形態的半導體元件搭載用基板1的製造步驟是大致相同的，作為最表層的鍍層的具有針狀的突起群的粗糙化銀鍍層11的形成步驟也與第1實施形態的半導體元件搭載用基板1中大致相同(參照圖10的(a)~圖10的(i))。
此外，不設置基底鍍層而直接在柱狀端子部的上表面上形成的情況下，粗糙化銀鍍層11的厚度有必要為0.2μm以上，設為0.2μm以上3.0μm以下較理想。進一步從成本的觀點出發，更佳為設為0.3μm以上1.0μm以下。
又，基底鍍層作為藉由引線接合方式進行與半導體元件的電性連接的情況下阻止銅的擴散的屏障而發揮功能，當設置鎳鍍層作為該基底鍍層的情況下，粗糙化銀鍍層11的厚度設為0.2μm以上3.0μm以下較理想。
又，基底鍍層作為藉由引線接合方式進行與半導體元件的電性連接的情況下阻止銅的擴散的屏障而發揮功能，當設置由鎳/鈀鍍構成的鍍層作為該基底鍍層的情況下，粗糙化銀鍍層11的厚度設為0.2μm以上3.0μm以下較理想。
接下來，使用圖11對使用本實施形態的半導體元件搭載用基板1”的半導體封裝的製造步驟的一例進行說明。
首先，準備藉由圖10所示製造步驟製造的、本實施形態的半導體元件搭載用基板1”(參照圖11的(a))。
接下來，在半導體元件搭載用基板1”的上表面的柱狀端子部10-3中的墊部10c上，透過固晶材(Die Bond)16搭載、固定半導體元件20，並且透過接合線17將半導體元件20的電極與柱狀端子部10-1的內部連接用端子部10a電性連接(參照圖11的(b))。
接下來，使用成型模具將半導體元件搭載用基板1”上表面側的空間區域用密封樹脂15密封(參照圖11的(c))。
接下來，對金屬板10的下表面側實施半蝕刻加工，使柱狀端子部10-1、10-3獨立(參照圖11的(d))。
最後，藉由切割、衝壓等對排列成多行的半導體封裝進行單片化(參照圖11的(e))。
由此，得到使用本實施形態的半導體元件搭載用基板1”的半導體封裝2”(參照圖11的(f))。
第4實施形態
圖12為顯示本發明第4實施形態涉及的半導體元件搭載用基板的一例的圖，(a)為俯視圖、(b)為仰視圖、(c)為示意性表示(a)的D-D截面的說明圖。圖13為顯示本發明第4實施形態涉及的半導體元件搭載用基板的製造步驟的一例的說明圖。圖14為顯示使用本發明第4實施形態涉及的半導體元件搭載用基板的半導體封裝的製造步驟的一例的說明圖。
如圖12的(b)、圖12的(c)所示，本實施形態的半導體元件搭載用基板1'''中，在金屬板10的下表面中對應於外部連接用端子部10b的位置形成有外部連接用鍍層13。其他構成與圖8所示第3實施形態的半導體元件搭載用基板1”是大致相同的。
接下來，使用圖13對本實施形態的半導體元件搭載用基板1'''的製造步驟的一例進行說明。
本實施形態的半導體元件搭載用基板1'''的製造步驟與圖7所示第2實施形態的半導體元件搭載用基板1’的製造步驟是大致相同的。而且，形成作為最表層的鍍層的具有針狀的突起群的粗糙化銀鍍層11的步驟與第1實施形態的半導體元件搭載用基板1中所說明者是大致相同的(參照圖13的(a)~圖13的(m))。
此外，不設置基底鍍層而直接在柱狀端子部的上表面上形成的情況下，粗糙化銀鍍層11的厚度有必要為0.2μm以上，設為0.2μm以上3.0μm以下較理想。進一步從成本的觀點出發，更佳為設為0.3μm以上1.0μm以下。
又，當設置鎳鍍層作為藉由引線接合方式進行與半導體元件的電性連接的情況下阻止銅的擴散的屏障而發揮功能的基底鍍層的情況下，粗糙化銀鍍層11的厚度設為0.2μm以上3.0μm以下較理想。
又，基底鍍層作為藉由引線接合方式進行與半導體元件的電性連接的情況下阻止銅的擴散的屏障而發揮功能，當設置由鎳/鈀鍍構成的鍍層作為該基底鍍層的情況下，粗糙化銀鍍層11的厚度設為0.2μm以上3.0μm以下較理想。
接下來，使用圖14對使用第4實施形態的半導體元件搭載用基板1'''的半導體封裝的製造步驟的一例進行說明。
首先，從準備半導體元件搭載用基板1'''(參照圖14的(a))、搭載半導體元件20(參照圖14的(b))至使用成型模具的密封樹脂的形成(參照圖14的(c))為止，與使用第3實施形態的半導體元件搭載用基板1”的半導體封裝的製造步驟(參照圖11的(a)~圖11的(c))是大致相同的。
接下來，使用外部連接用鍍層13作為蝕刻用遮罩，從下表面側實施半蝕刻加工，形成外部連接用端子部10b(參照圖14的(d))。
最後，藉由切割、衝壓等對排列成多行的半導體封裝進行單片化(參照圖 14的(e))。
由此，得到使用本實施形態的半導體元件搭載用基板1'''的半導體封裝2'''(參照圖14的(f))。
實施例
(實施例1)
實施例1的半導體元件搭載用基板是無基底鍍層而以在半導體元件搭載用基板的基材10上形成的柱狀端子部10-1為基底，在柱狀端子部10-1的上表面形成粗糙化銀鍍層11的半導體元件搭載用基板的一例。
實施例1中，準備厚度0.125mm、寬度180mm的帶狀銅材作為半導體元件搭載用基板的基材10(參照圖3的(a))，在該銅材兩面形成厚度25μm的第1抗蝕劑層R1(參照圖3的(b))。接下來，使用描繪有對應於柱狀端子部10-1的既定形狀的玻璃遮罩對金屬板10的上表面側的第1抗蝕劑層R1進行曝光、顯影，並且對金屬板10的下表面側的第1抗蝕劑層R1的整個區域進行曝光、顯影，形成在金屬板10的上表面側的對應於柱狀端子部10-1的部位開口、且覆蓋金屬板10的下表面側的整個區域的鍍覆用抗蝕劑遮罩31(參照圖3的(c))。
接下來，使用鍍覆用抗蝕劑遮罩31，利用鹼和酸對金屬板10的上表面中對應於柱狀端子部10-1的部位實施預處理後，如下般地實施電鍍處理。
使用由甲磺酸系銀鍍液構成的銀濃度3.5g/L的銀鍍浴，以溫度60℃、電流密度5A/dm2進行45秒鍍覆，形成具有針狀的突起群且表面積比(此處為粗糙化銀鍍層的表面積相對於平滑面的表面積的比率)、晶體方位<001>、<111>、<101>的比率、晶體粒徑(平均值)成為表1所示值的厚度約1.5μm的粗糙化銀鍍層11(參照圖3的(d))。
接下來，將鍍覆用抗蝕劑遮罩31去除(參照圖3的(e))，在金屬板10的兩面形成第2抗蝕劑層R2(參照圖3的(f))，使用描繪有對應於柱狀端子部10-1的 既定形狀的玻璃遮罩對金屬板10的上表面側的第2抗蝕劑層R2進行曝光、顯影，並且對金屬板10的下表面側的第2抗蝕劑層R2的整個區域進行曝光、顯影，形成覆蓋金屬板10的上表面側的柱狀端子部10-1、在對應於凹部10-2的部位開口、且覆蓋金屬板10的下表面側的整個區域的蝕刻用抗蝕劑遮罩32(參照圖3的(g))。
接下來，對上表面實施半蝕刻加工，形成柱狀端子部10-1、凹部10-2(參照圖3的(h))，將蝕刻用抗蝕劑遮罩32去除(參照圖3的(i))，從而得到實施例1的半導體元件搭載用基板1。
(實施例2)
實施例2的半導體元件搭載用基板是在藉由引線接合(金線或銅線)方式進行與半導體元件的電性連接的情況下，對柱狀端子部10-1、10-3的上表面實施鎳鍍層作為基底的屏障鍍層，防止存在於柱狀端子部10-1、10-3的銅的熱擴散的結構的半導體元件搭載用基板的一例。
實施例2中，直至鍍覆用抗蝕劑遮罩31的形成(參照圖10的(c))、對於金屬板10的上表面中對應於柱狀端子部10-1、10-3的部位的電鍍預處理為止，與實施例1大致相同地進行。其後的電鍍處理時，首先使用由氨基磺酸鎳和氯化鎳、硼酸構成的鎳鍍浴，以電流密度2A/dm2進行1分30秒鍍覆，形成厚度約1.0μm的作為平滑基底的鎳鍍層。接下來，使用由甲磺酸系銀鍍液構成的銀濃度3.5g/L的銀鍍浴，以溫度60℃、電流密度5A/dm2進行15秒鍍覆，形成具有針狀的突起群且表面積比(此處為粗糙化銀鍍層的表面積相對於平滑面的表面積的比率)、晶體方位<001>、<111>、<101>的比率、晶體粒徑(平均值)成為表1所示值的厚度約0.5μm的粗糙化銀鍍層11(參照圖10的(d))。然後，藉由與實施例1大致相同的步驟，形成柱狀端子部10-1、10-3、凹部10-2(參照圖10的(e)~圖10的(h))，將蝕刻用抗蝕劑遮罩32去除(參照圖10的(i))，從而得到實施例2的半導體元件搭載用基板1”。
(實施例3)
實施例3的半導體元件搭載用基板與實施例2的半導體元件搭載用基板同樣，是藉由引線接合(金線或銅線)方式進行與半導體元件的電性連接的情況下，在柱狀端子部10-1、10-3的上表面積層鎳鍍層和鈀鍍層作為基底的屏障鍍層，防止存在於柱狀端子部10-1、10-3的銅的熱擴散的結構的半導體元件搭載用基板的一例。
實施例3中，直至對於金屬板10的上表面中對應於柱狀端子部10-1、10-3的部位的電鍍處理中形成鎳鍍層為止，與實施例2大致相同地進行。接下來，使用由二氯胺系鈀鍍液構成的鈀鍍浴，以電流密度2A/dm2進行10秒鍍覆，形成厚度約0.01μm的作為平滑基底的鈀鍍層。接下來，使用由甲磺酸系銀鍍液構成的銀濃度3.5g/L的銀鍍浴，以溫度60℃、電流密度5A/dm2進行15秒鍍覆，形成具有針狀的突起群且表面積比(此處為粗糙化銀鍍層的表面積相對於平滑面的表面積的比率)、晶體方位<001>、<111>、<101>的比率、晶體粒徑(平均值)成為表1所示值的厚度約0.6μm的粗糙化銀鍍層11(參照圖10的(d))。然後，藉由與實施例1大致相同的步驟，形成柱狀端子部10-1、10-3、凹部10-2(參照圖10的(e)~圖10的(h))，將蝕刻用抗蝕劑遮罩32去除(參照圖10的(i))，從而得到實施例3的半導體元件搭載用基板1”。
(實施例4)
實施例4的半導體元件搭載用基板是利用焊料進行與半導體元件的電性連接情況下，藉由對柱狀端子部10-1的上表面實施銀鍍層作為基底的屏障鍍層，使得銀容易向焊料擴散的結構的半導體元件搭載用基板的一例。
實施例4中，直至鍍覆用抗蝕劑遮罩31的形成(參照圖3的(c))、對於金屬板10的上表面中對應於柱狀端子部10-1的部位的電鍍預處理為止，與實施例1大致相同地進行。其後的電鍍處理時，使用由氰系銀鍍液構成的銀鍍浴，以電流 密度3A/dm2進行60秒鍍覆，形成厚度約1.1μm的作為平滑基底的銀鍍層。接下來，使用由甲磺酸系銀鍍液構成的銀濃度3.5g/L的銀鍍浴，以溫度60℃、電流密度5A/dm2進行15秒鍍覆，形成具有針狀的突起群且表面積比(此處為粗糙化銀鍍層的表面積相對於平滑面的表面積的比率)、晶體方位<001>、<111>、<101>的比率、晶體粒徑(平均值)成為表1所示值的厚度約0.6μm的粗糙化銀鍍層11(參照圖3的(d))。然後，藉由與實施例1大致相同的步驟，形成柱狀端子部10-1、凹部10-2(參照圖3的(e)~圖3的(h))，將蝕刻用抗蝕劑遮罩32去除(參照圖3的(i))，從而得到實施例4的半導體元件搭載用基板1。
(實施例5)
實施例5的半導體元件搭載用基板與實施例4的半導體元件搭載用基板同樣，是利用焊料進行與半導體元件的電性連接情況下，在柱狀端子部10-1的上表面積層鎳鍍層、鈀鍍層和金鍍層作為基底的屏障鍍層，防止存在於柱狀端子部10-1的銅的擴散的結構的半導體元件搭載用基板的一例。
實施例5中，直至對於金屬板10的上表面中對應於柱狀端子部10-1的部位的電鍍處理中形成鈀鍍層為止，與實施例3大致相同地進行。接下來，使用由氰系金鍍液構成的金鍍浴，以電流密度2A/dm2進行10秒鍍覆，形成厚度約0.001μm的作為平滑基底的金鍍層。接下來，使用由甲磺酸系銀鍍液構成的銀濃度3.5g/L的銀鍍浴，以溫度60℃、電流密度5A/dm2進行15秒鍍覆，形成具有針狀的突起群且表面積比(此處為粗糙化銀鍍層的表面積相對於平滑面的表面積的比率)、晶體方位<001>、<111>、<101>的比率、晶體粒徑(平均值)成為表1所示值的厚度約0.5μm的粗糙化銀鍍層11(參照圖3的(d))。然後，藉由與實施例1大致相同的步驟，形成柱狀端子部10-1、凹部10-2(參照圖3的(e)~圖3的(h))，將蝕刻用抗蝕劑遮罩32去除(參照圖3的(i))，從而得到實施例5的半導體元件搭載用基板1。
(比較例1)
比較例1的半導體元件搭載用基板是無基底鍍層而在柱狀端子部的上表面形成了平滑的銀鍍層的半導體元件搭載用基板的一例。
比較例1中，直至鍍覆用抗蝕劑遮罩的形成、對於金屬板的上表面中對應於柱狀端子部的部位的電鍍預處理為止，與實施例1大致相同地進行。其後的電鍍處理時，使用由氰系銀鍍液構成的銀濃度65g/L的銀鍍浴，以電流密度3A/dm2進行3分鐘鍍覆，形成具有平滑面且厚度約2.5μm的銀鍍層。然後，藉由與實施例1大致相同的步驟形成柱狀端子部、凹部，將蝕刻用抗蝕劑遮罩去除，從而得到比較例1的半導體元件搭載用基板。
(比較例2)
比較例2的半導體元件搭載用基板是在柱狀端子部的上表面形成了具有表面積比(此處為銀鍍層的表面積相對於平滑面的表面積的比率)小於1.30的凹凸所構成的粗糙化面的銀鍍層的半導體元件搭載用基板的一例。
比較例2中，直至鍍覆用抗蝕劑遮罩的形成、對於金屬板的上表面中對應於柱狀端子部的部位的電鍍預處理為止，與實施例1大致相同地進行。其後的電鍍處理時，使用由氰系銀鍍液構成的銀濃度65g/L的銀鍍浴，以電流密度3A/dm2進行6分鐘鍍覆，形成具有平滑面且厚度約5.0μm的銀鍍層。接下來，使用銀鍍剝離液對銀鍍層表面實施2分鐘微蝕刻處理，從而在銀鍍層的表面形成具有凹凸的粗糙化面。此時，在表面形成有具有凹凸的粗糙化面的銀鍍層的厚度為2.8μm，成為具有平滑面的銀鍍層的約一半左右的厚度。然後，藉由與實施例1大致相同的步驟形成柱狀端子部、凹部，將蝕刻用抗蝕劑遮罩去除，從而得到比較例2的半導體元件搭載用基板。
(比較例3)
比較例3的半導體元件搭載用基板是以在半導體元件搭載用基板的基材上 形成的柱狀端子部為基底，在柱狀端子部的上表面形成在表面具有粗糙化面的基底鍍層，在其上形成了銀鍍層的半導體元件搭載用基板的一例。
比較例3中，直至鍍覆用抗蝕劑遮罩的形成、對於金屬板的上表面中對應於柱狀端子部的部位的電鍍預處理為止，與實施例1大致相同地進行。其後的電鍍處理時，首先使用由氨基磺酸鎳和氯化鎳、硼酸構成的鎳鍍浴，以電流密度2A/dm2進行7分30秒鍍覆，形成具有平滑面且厚度約5.0μm的鎳鍍層。接下來，使用鎳鍍剝離液對鎳鍍層表面實施2分鐘微蝕刻處理，從而在鎳鍍層的表面形成具有凹凸的粗糙化面。此時，在表面形成有具有凹凸的粗糙化面的鎳鍍層的厚度為2.6μm，成為具有平滑面的鎳鍍層的約一半左右的厚度。接下來，使用由氰系銀鍍液構成的銀濃度65g/L的銀鍍浴，以電流密度3A/dm2進行1分30秒鍍覆，形成沿著鎳鍍層的粗糙化面的形狀且表面積比(此處為銀鍍層的表面積相對於平滑面的表面積的比率)、晶體方位<001>、<111>、<101>的比率、晶體粒徑(平均值)成為表1所示值且厚度約1.5μm的具有帶凹凸的粗糙化面的銀鍍層。然後，藉由與實施例1大致相同的步驟形成柱狀端子部、凹部，將蝕刻用抗蝕劑遮罩去除，從而得到比較例3的半導體元件搭載用基板。
將實施例1~5、比較例1~3的各半導體元件搭載用基板中的鍍層構成要件(鍍層的種類和厚度、表面積比(此處為(粗糙化或平滑)銀鍍層的表面積相對於平滑面的表面積的比率)、粗糙化銀鍍層的晶體方位比率、晶體粒徑(平均值))示於表1。
此外，晶體方位比率是利用電子背向散射繞射解析裝置(EBSD：Electron Backscatter Diffraction)對使用掃描型電子顯微鏡(SEM：Scanning Electron Microscope)以10,000倍觀察到的視域進行解析，將對<001>、<111>、<101>各方位的容許角度設為15°而算出。又，晶體粒徑設為相當於以方位差15°以上為粒界求出的晶粒的面積圓的直徑。
又，銀鍍層的鍍覆厚度使用螢光X射線分析裝置(SII製SFT3300)測定，使用了鎳、鈀、金的鍍層的鍍覆厚度使用螢光X射線分析裝置(SII製SFT3300)測定。
又，表面積比使用3D雷射顯微鏡(OLYMPUS製OLS4100)測定。
Figure 109108595-A0305-02-0031-1
樹脂密合性的評價
在完成的實施例1~5、比較例1~3的各半導體元件搭載用基板的粗糙化銀鍍層(比較例1中為平滑的銀鍍層)上形成評價用的Φ2mm的圓筒形樹脂模。對於該樹脂，使用Dage Series4000(Dage公司製)作為接合測試儀測定剪切強度，從而進行樹脂密合性的評價。
將實施例1~5、比較例1~3的各樹脂密合性的評價結果示於表2。
Figure 109108595-A0305-02-0031-2
比較例1的半導體元件搭載用基板的剪切強度為10MPa，證實了無法認為於實際使用時具有充分的樹脂密合性。
而實施例1~5的半導體元件搭載用基板如表2所示均具有比較例1的半導體元件搭載用基板的剪切強度的1.5倍的剪切強度，證實了樹脂密合性顯著提高。
另一方面，證實了比較例2、3的半導體元件搭載用基板與比較例1的半導體元件搭載用基板的剪切強度相比，雖然剪切強度高、樹脂密合性提高，但與比較例1的半導體元件搭載用基板的剪切強度相比，僅止於1.1倍的剪切強度，無法獲得實施例1~5的半導體元件搭載用基板般顯著的樹脂密合性提高效果。
生產率的評價
對為了將實施例1~5、比較例2、3的各半導體元件搭載用基板中最表層的鍍層的表面形態形成為具有粗糙化面的形態所需的加工時間和銀鍍覆量進行比較，對生產率進行評價。生產率的評價中，使用將形成平滑的銀鍍層作為最表層的鍍層的比較例1的半導體元件搭載用基板中的該加工時間、銀鍍覆的使用量分別設為100時的相對數值作為評價值。此外，半導體元件搭載用基板的鍍覆加工是以在生產線上輸送的狀態進行的，因此，該加工時間的評價值是基於各實施例、比較例的半導體元件搭載用基板的鍍覆加工中，需要最長鍍覆時間的金屬鍍層的形成所需的時間而算出(實施例1：粗糙化銀鍍層，實施例2、3、5：平滑鎳鍍層，實施例4：平滑銀鍍層，比較例2：平滑銀鍍層，比較例3：平滑鎳鍍層)。
將實施例1~5、比較例2、3各自的生產率(為了將最表層的鍍層的表面形態形成為具有粗糙化面的形態所需的加工時間和銀鍍覆量)的評價結果示於表2。
比較例2的半導體元件搭載用基板是在形成具有平滑面且厚度約5.0μm的銀鍍層後，使用銀鍍剝離液實施微蝕刻處理，從而在銀鍍層的表面形成 具有凹凸的粗糙化面的例子，在表面形成有具有凹凸的粗糙化面的銀鍍層的厚度為2.8μm，成為具有平滑面的銀鍍層的約一半左右的厚度，如表2所示，加工時間為200、銀使用量為200，證實了除了加工時間增加之外，原價昂貴的銀的成本大幅增加，生產率惡化。
比較例3的半導體元件搭載用基板是在形成具有平滑面且厚度約5.0μm的鎳鍍層後，使用鎳鍍剝離液實施微蝕刻處理，從而在銀鍍層的表面形成具有凹凸的粗糙化面的例子，在表面形成有具有凹凸的粗糙化面的鎳鍍層的厚度為2.6μm，成為具有平滑面的鎳鍍層的約一半左右的厚度，如表2所示，加工時間為250、銀使用量為60，證實了雖然能夠在一定程度上降低銀的成本，但加工時間大幅增加，生產率大幅惡化。
而實施例1~5的半導體元件搭載用基板如表2所示加工時間均為25~50、銀使用量均為20~60，與比較例2的半導體元件搭載用基板相比，加工時間降低75~87.5%、銀使用量降低70~90%，證實了生產率顯著提高。
又，實施例2、3、5的半導體元件搭載用基板與比較例3的半導體元件搭載用基板相比，加工時間降低80%、銀使用量降低67%，證實了生產率顯著提高。此外，實施例1和實施例4的半導體元件搭載用基板雖然銀使用量與比較例3的半導體元件搭載用基板為同等程度，但與比較例2的半導體元件搭載用基板相比大幅降低，又，加工時間與比較例3的半導體元件搭載用基板相比降低88~90%，證實了生產率顯著提高。
以上對本發明較佳的實施形態和實施例進行了詳細說明，但本發明不受上述實施形態和實施例的限制，可以在不脫離本發明的範圍的情況下對上述實施形態和實施例進行各種變形和置換。
又，本發明的半導體元件搭載用基板中雖然將半導體元件搭載用基板的基材的材質設為銅合金等銅系材料，但將半導體元件搭載用基板的基材的材質設 為鎳系合金也可適用。
又，只要是不對具有針狀的突起群的粗糙化面的表面積比和晶體結構造成損害的既定厚度，本發明的半導體元件搭載用基板中，還可以在作為最表層的鍍層而具備的具有針狀的突起群的粗糙化銀鍍層上進一步積層例如銀鍍層、組合了鎳、鈀、金的鍍層作為覆蓋用的鍍層。
產業可利用性
本發明的半導體元件搭載用基板在需要使用在最表層具有銀鍍層的半導體元件搭載用基板來製造樹脂密封型的半導體封裝的領域中是有用的。
1:半導體元件搭載用基板
10:半導體元件搭載用基板的基材(金屬板)
10-1:柱狀端子部
10-2:凹部
10a:內部連接用端子部
11:粗糙化銀鍍層

Claims (3)

  1. 一種半導體元件搭載用基板， 具有藉由在由銅系材料構成的金屬板的上表面設置凹部而形成的柱狀端子部，其特徵在於： 在上述柱狀端子部的上表面具備粗糙化銀鍍層作為最表層的鍍層，該粗糙化銀鍍層具有針狀的突起群，且具有在晶體方位＜001＞、＜111＞、＜101＞之各者之比率中晶體方位＜101＞的比率最高的晶體結構。
  2. 如請求項1的半導體元件搭載用基板，其中，上述粗糙化銀鍍層的平均晶體粒徑小於0.28μm。
  3. 如請求項1或2的半導體元件搭載用基板，其中，上述柱狀端子部的上表面與上述粗糙化銀鍍層之間具備基底鍍層。
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