JP2020155750A - 半導体素子搭載用基板 - Google Patents

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薫 菱木
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啓一 大滝
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英彦 佐々木
浩太郎 留岡
Kotaro Tomeoka
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Abstract

【課題】銅系材料からなる金属板の上面に凹部を設けることにより形成された、柱状端子部の上面に、銀めっきが最表層のめっきとして施された半導体素子搭載用基板において、フリップチップ実装した半導体パッケージの薄型化とともに、コストや作業時間を低減して、生産性を向上させながら、銀めっき層を含むめっき層全体の厚さを薄く抑え、且つ、封止樹脂との密着性を格段に高くすることの可能な半導体素子搭載用基板を提供すること。【解決手段】銅系材料からなる金属板１０の上面に凹部を設けることにより形成された、柱状端子部１０−１を有する半導体素子搭載用基板であって、柱状端子部の上面に針状の突起群を有する粗化銀めっき層１１を最表層のめっき層として備え、粗化銀めっき層は、結晶方位＜００１＞、＜１１１＞、＜１０１＞の夫々の比率のうち結晶方位＜１０１＞の比率が最も高い結晶構造を有する。【選択図】図１

Description

本発明は、銅系材料からなる金属板の上面に凹部を設けることにより形成された、柱状端子部の上面に、銀めっきが最表層のめっきとして施され、半導体パッケージの製造時に金属板に加工が施される半導体素子搭載用基板に関するものである。
半導体パッケージは、多ピン化、小型化、薄型化の要求から、はんだボールを使用したＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）パッケージや半導体素子の下にアウターリードを配置したＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）や半導体素子をフリップチップ接続させたパッケージ等のさまざまなパッケージが出現している。
その中でも、比較的安価で上記要求に対応できる半導体パッケージとして、半導体素子搭載用基板の実装用端子に半導体素子をフリップチップ接続後に樹脂封止したＱＦＮ（Ｑｕａｄ Ｆｌａｔ Ｎｏｎ−ｌｅａｄ）タイプのパッケージがある。
例えば、特許文献１には半導体素子をフリップチップ実装した半導体パッケージが記載されている。この半導体パッケージの製造に際しては、金属材料を用いた上面側からのハーフエッチングにより上面側に、フリップチップ実装用の内部接続用端子部を上面に有する柱状端子部を形成した半導体素子搭載用基板を用い、半導体素子をフリップチップ実装後に半導体素子搭載用基板の上面側から封止樹脂により樹脂封止を行い、その後、半導体素子搭載用基板の下面側からのハーフエッチングにより各フリップチップ実装用の柱状端子部を独立させるとともに、下面側に外部接続用端子部を形成するようにしている。
外部接続用端子部を形成するためには、外部接続用端子部となる箇所に予め金めっきを形成し、この金めっきをマスクとしてハーフエッチングを行い、各フリップチップ実装用の柱状端子部を独立させている。したがって、フリップチップ実装用の柱状端子部となっている箇所の金属材料は上面からも下面からもエッチングされることがなく、もとの金属材料の厚さのままで残っている。
特許第４０３２０６３号公報
特許文献１に記載されている半導体パッケージは、外部接続用端子部となる金属材料の下面に金めっきを形成し、この金めっきをマスクとしてハーフエッチングを行って外部接続用端子部を形成している。外部接続用端子部下面の金めっきは外部接続用端子部と基板とのはんだ接合を良好に行うために必要とされているものであるが、そのためフリップチップ実装用の柱状端子部は金属材料の厚さがそのまま残ってしまい半導体パッケージとしては薄型化が不十分である。
また、半導体素子を内部接続用端子部にフリップチップ接続後、樹脂封止を行うが、ハーフエッチング加工によって形成された柱状端子部はその突出量が小さいため封止樹脂と柱状端子部との密着性が弱く、実装工程で端子抜けが生じることがある。
柱状端子部と樹脂との密着性を向上させるためには、下地のめっき層を、表面が粗化面となるように形成し、その上に、粗化面の形状に追従するように貴金属めっき層を積層することが考えられる。しかし、下地のめっき層の表面の粗化面を、貴金属めっき層が積層されても樹脂との密着性を向上できる凹凸形状を有する面となるように形成するためには、下地のめっき層を厚く形成する必要があり、しかも、下地めっき層を粗化するためのめっき速度は低速であるため、作業時間が増大してコスト高となり、生産性が低下してしまう。
また、樹脂との密着性を向上させるための他の方策として、柱状端子部の表面に平滑な貴金属めっき層を形成後、貴金属めっき層の表面を粗化することも考えられるが、貴金属めっき層の表面を、樹脂との密着性を向上できる凹凸形状を有する粗化面となるように形成するためには、粗化面を形成する前の平滑な貴金属めっき層を厚く形成する必要があるため、貴金属めっき層のコストが増大し、生産性が低下してしまう。
しかも、平滑なめっき層を形成後、表面を粗化するのでは、粗化する際に除去されるめっき金属が無駄となってしまう。
しかるに、本件発明者が試行錯誤を重ねたところ、上記特許文献に開示されている技術に比べて、表面の粗化面を形成するためのコストや作業時間を低減して、生産性を向上させながら、めっき層全体の厚さを薄く抑え、且つ、封止樹脂との密着性を格段に高くし得る余地があることが判明した。
本発明は上記課題を鑑みてなされたものであり、その目的とするところは、銅系材料からなる金属板の上面に凹部を設けることにより形成された、柱状端子部の上面に、銀めっきが最表層のめっきとして施された半導体素子搭載用基板において、フリップチップ実装した半導体パッケージの薄型化を図ることが可能であるとともに、コストや作業時間を低減して、生産性を向上させながら、銀めっき層を含むめっき層全体の厚さを薄く抑え、且つ、封止樹脂との密着性を格段に高くすることの可能な半導体素子搭載用基板を提供することである。
上記課題を解決するため、本発明の半導体素子搭載用基板は、銅系材料からなる金属板の上面に凹部を設けることにより形成された、柱状端子部を有する半導体素子搭載用基板であって、前記柱状端子部の上面に、針状の突起群を有する粗化銀めっき層を最表層のめっき層として備え、該粗化銀めっき層は、結晶方位＜００１＞、＜１１１＞、＜１０１＞の夫々の比率のうち結晶方位＜１０１＞の比率が最も高い結晶構造を有することを特徴とする。
また、本発明の半導体素子搭載用基板においては、前記粗化銀めっき層の平均結晶粒径が、０．２８μｍより小さいのが好ましい。
また、本発明の半導体素子搭載用基板においては、前記柱状端子部の上面と前記粗化銀めっき層との間に、下地めっき層を備えているのが好ましい。
本発明によれば、銅系材料からなる金属板の上面に凹部を設けることにより形成された、柱状端子部の上面に、銀めっきが最表層のめっきとして施された半導体素子搭載用基板において、フリップチップ実装した半導体パッケージの薄型化を図ることが可能であるとともに、コストや作業時間を低減して、生産性を向上させながら、銀めっき層を含むめっき層全体の厚さを薄く抑え、且つ、封止樹脂との密着性を格段に高くすることの可能な半導体素子搭載用基板が得られる。
本発明の第１実施形態に係る半導体素子搭載用基板の一例を示す図で、(a)は上面図、(b)は下面図、(c)は(a)のＡ−Ａ断面を模式的に示した説明図である。 本発明の第１実施形態に係る多列配列された半導体素子搭載用基板の一例を示す平面図である。 本発明の第１実施形態に係る半導体素子搭載用基板の製造手順の一例を示す説明図である。 本発明の第１実施形態に係る半導体素子搭載用基板を用いた半導体パッケージの製造手順の一例を示す説明図である。 本発明の第２実施形態に係る半導体素子搭載用基板の一例を示す図で、(a)は上面図、(b)は下面図、(c)は(a)のＢ−Ｂ断面を模式的に示した説明図である。 本発明の第２実施形態に係る半導体素子搭載用基板の製造手順の一例を示す説明図である。 本発明の第２実施形態に係る半導体素子搭載用基板を用いた半導体パッケージの製造手順の一例を示す説明図である。 本発明の第３実施形態に係る半導体素子搭載用基板の一例を示す図で、(a)は上面図、(b)は下面図、(c)は(a)のＣ−Ｃ断面を模式的に示した説明図である。 本発明の第３実施形態に係る多列配列された半導体素子搭載用基板の一例を示す平面図である。 本発明の第３実施形態に係る半導体素子搭載用基板の製造手順の一例を示す説明図である。 本発明の第３実施形態に係る半導体素子搭載用基板を用いた半導体パッケージの製造手順の一例を示す説明図である。 本発明の第４実施形態に係る半導体素子搭載用基板の一例を示す図で、(a)は上面図、(b)は下面図、(c)は(a)のＤ−Ｄ断面を模式的に示した説明図である。 本発明の第４実施形態に係る半導体素子搭載用基板の製造手順の一例を示す説明図である。 本発明の第４実施形態に係る半導体素子搭載用基板を用いた半導体パッケージの製造手順の一例を示す説明図である。 本件発明者が本発明を導出する以前に導出した半導体素子搭載用基板の要部構成の一例を示す概略説明図である。 図１５の半導体素子搭載用基板を用いて半導体素子をフリップチップ実装した半導体パッケージの一例を示す説明図である。
実施形態の説明に先立ち、本発明を導出するに至った経緯及び本発明の作用効果について説明する。
本件発明者は、試行錯誤を重ねた末に、本発明を導出する以前に、半導体素子をフリップチップ実装した半導体パッケージの薄型化が可能な半導体素子搭載用基板として、図１５に示すような、銅系材料からなる金属板５０を上面側からハーフエッチングし、マトリクス状に複数配列されたフリップチップ実装用の柱状端子部５１を金属板５０の上面側に形成し、各柱状端子部５１の間に、各柱状端子５１部を固定する樹脂を充填するための凹部５３を形成した半導体素子搭載用基板６０を導出した。
この半導体素子搭載用基板６０によれば、半導体パッケージの製造時に、図１６に示すように、半田５４を介して半導体素子７０を柱状端子部５１の上面にフリップチップ実装し封止樹脂５５で封止後、金属板５０の下面側全体をハーフエッチングして各柱状端子部５１を独立させるとともに、独立させた各柱状端子部５１の下面と封止樹脂５５を露出させることにより、半導体素子搭載用基板の基材をなす金属板を約半分程度の厚さに薄くすることができ、半導体パッケージの薄型化が図れる。
本件発明者が、更に検討・考察を重ねたところ、図１５に示した半導体素子搭載用基板６０は、ハーフエッチング加工によって形成されたフリップチップ実装用の柱状端子部５１の金属板５０からの突出量が小さいため、図１６に示す半導体パッケージを製造したときの封止樹脂５５と柱状端子部５１との密着性が弱く端子抜けが生じる虞があることが判明した。
ここで、本件発明者は、柱状端子部と樹脂との密着性を向上させる方策として、柱状端子部の上面における下地のめっき層を、表面が粗化面となるように形成し、その上に、粗化面の形状に追従するように貴金属めっき層を積層することについて検討した。しかし、下地のめっき層の表面の粗化面を、貴金属めっき層が積層されても樹脂との密着性を向上できる凹凸形状を有する面となるように形成するためには、下地のめっき層を厚く形成する必要があり、しかも、下地めっき層を粗化するためのめっき速度は低速であるため、作業時間が増大してコスト高となり、生産性が低下してしまう。
また、本件発明者は、樹脂との密着性を向上させるための他の方策として、柱状端子部の上面の表面に平滑な貴金属めっき層を形成後、貴金属めっき層の表面を粗化することについて検討した。しかし、貴金属めっき層の表面を、樹脂との密着性を向上できる凹凸形状を有する粗化面となるように形成するには、粗化面を形成する前の平滑な貴金属めっき層を厚く形成する必要があるため、貴金属めっき層のコストが増大し、生産性が低下してしまう。
次に、本件発明者は、表面の粗化面を形成するためのコストや作業時間を低減して、生産性を向上させながら、封止樹脂との密着性を向上させ、且つ、めっき層全体の厚さを薄くするためには、柱状端子部の上面に対し、表面が粗化された下地めっき層を設けずに、表面が粗化された銀めっき層を、平滑な銀めっき層の表面を粗化することなく形成するか、下地めっき層を平滑に形成し、その上に表面が粗化された銀めっき層を、平滑な銀めっき層の表面を粗化することなく形成することが必要であると考えた。
そして、本件発明者は、試行錯誤の過程において、柱状端子部の上面に、平滑な銀めっき層の表面を粗化することなく表面が粗化された銀めっき層として、針状の突起群を有する粗化銀めっき層を最表層のめっき層として備えた半導体素子搭載用基板を導出した。
なお、本願において、粗化銀めっき層が有する針状の突起群とは、表面積比（ここでは、平滑な面の表面積に対する、粗化銀めっき層の表面積の比率）が１．３０以上６．００以下となる複数の針状の突起の集合体をいう。
粗化銀めっき層を、このような表面積比となる針状の突起群を有する形態に形成すると、封止樹脂が個々の針状の突起の根元にまで流入し易くなり、封止樹脂が硬化したときに接触面積の増加や凹凸形状による物理的なアンカー効果を発揮し得ることが判明した。
さらに、本件発明者が試行錯誤を重ねた結果、針状の突起群を有する粗化銀めっき層は、従来の平滑な銀めっき層や、平滑な銀めっき層の表面を粗化することによって粗化面が形成された粗化銀めっき層の結晶構造とは異なる、所定の結晶方位の比率を大きくした結晶構造が成長することによって形成されること、及び、当該結晶構造が大きく成長することによって形成された針状の突起群を有した粗化面は、従来の技術によって形成された粗化面と比べて、封止樹脂との密着性を格段に向上させる効果があることが判明し、本発明を導出するに至った。
本発明の半導体素子搭載用基板は、銅系材料からなる金属板の上面に凹部を設けることにより形成された、柱状端子部を有する半導体素子搭載用基板であって、柱状端子部の上面に、針状の突起群を有する粗化銀めっき層を最表層のめっき層として備え、粗化銀めっき層は、結晶方位＜００１＞、＜１１１＞、＜１０１＞の夫々の比率のうち結晶方位＜１０１＞の比率が最も高い結晶構造を有する。
本発明の半導体素子搭載用基板のように、粗化銀めっき層が、１．３０以上６．００以下となる表面積比（ここでは、平滑な面の表面積に対する粗化銀めっき層の表面積の比率）の針状の突起群を有していれば、封止樹脂が個々の針状の突起の根元にまで流入し易くなる。このため、封止樹脂が硬化したときに接触面積の増加や凹凸形状による物理的なアンカー効果を発揮し、良好な密着性を得ることができる。なお、針状の突起群における個々の針状の突起の伸びる方向は一様では無く、上方向や斜め方向は勿論のこと、曲がった針の形状も含まれる。針状の突起群における個々の針状の突起が放射線状にランダムに伸びた形態であると、より一層の封止樹脂へのアンカー効果を高めることができる。
しかも、本発明の半導体素子搭載用基板のように、柱状端子部の上面に最表層のめっき層として備わる針状の突起群を有する粗化銀めっき層を、結晶方位＜００１＞、＜１１１＞、＜１０１＞の夫々の比率のうち結晶方位＜１０１＞の比率が最も高い結晶構造を有した構成にすれば、例えば、表面積比（ここでは、平滑な面の表面積に対する銀めっき層の表面積の比率）が１．３０未満の凹凸による粗化面を有する銀めっき層や、結晶方位＜００１＞、＜１１１＞、＜１０１＞の夫々の比率のうち結晶方位＜１０１＞の比率が最も高い結晶構造とは異なる、従来の結晶構造を有する、平滑な銀めっき層の表面を粗化することによって粗化面が形成された粗化銀めっき層に比べて、更に深部にまで封止樹脂が入り込み易くなり、封止樹脂との密着性がより一層高くなる。
また、本発明の半導体素子搭載用基板のようにすれば、柱状端子部の上面側における半導体素子を搭載する半導体素子搭載部や、半導体素子と直接的に又はワイヤーを介して電気的な接続を行う内部接続用端子部においては、粗化銀めっき層の針状の突起群により、半田やペースト等の接続部材との接触面積が増加することで水分の浸入を防止できるとともに、熱膨張によるひずみが抑制され、接続部材とめっき被膜間の層間剥離が抑制される。
なお、本発明の半導体素子搭載用基板の結晶方位＜００１＞、＜１１１＞、＜１０１＞の夫々の比率のうち結晶方位＜１０１＞の比率が最も高い結晶構造を有する、針状の突起群を有する粗化銀めっき層は、半導体素子搭載用基板の基材をなす金属板の上面における柱状端子部に対応する領域を下地として形成することができる。
また、本発明の半導体素子搭載用基板のようにすれば、結晶方位＜００１＞、＜１１１＞、＜１０１＞の比率のうち結晶方位＜１０１＞の比率が最も高い結晶構造を有する、針状の突起群を有する粗化銀めっき層により、封止樹脂との密着性を格段に向上させることができる結果、高温環境下における、柱状端子部の材料をなす銅の拡散を抑制するためのバリアめっき層を下地めっき層として形成する必要がある場合は、下地の銅の拡散を抑制する厚さまで、バリアめっき層を薄く平滑に形成すれば足り、表面が粗化されたバリアめっき層の形成は不要となる。
また、結晶方位＜００１＞、＜１１１＞、＜１０１＞の夫々の比率のうち結晶方位＜１０１＞の比率が最も高い結晶構造を有する、針状の突起群を有する粗化銀めっき層は、後述の条件での銀めっきにより、平滑な銀めっき層の表面を粗化することなく形成できる。
このため、本発明の半導体素子搭載用基板のようにすれば、樹脂との密着性を向上させるための粗化面の形成コストを最小化でき、且つ、めっき層全体の厚さを最小化することが可能となる。
また、本発明の半導体素子搭載用基板においては、好ましくは、粗化銀めっき層の平均結晶粒径は、０．２８μｍより小さい。
粗化銀めっき層の平均結晶粒径が、０．２８μｍ以上であると、銀めっきの結晶が高さ方向に成長したときの結晶同士の間隔が広くなり、１．３０以上６．００以下の表面積比（ここでは、平滑な面の表面積に対する粗化銀めっき層の表面積の比率）が得られない。
粗化銀めっき層の平均結晶粒径が、０．２８μｍより小さければ、銀めっきの結晶が高さ方向に成長したときの結晶同士の間隔が狭くなり、１．３０以上６．００以下の表面積比（ここでは、平滑な面の表面積に対する粗化銀めっき層の表面積の比率）が得られる。なお、より好ましくは、粗化銀めっき層の平均結晶粒径は、０．１５μｍ以上０．２５μｍ以下であるのがよい。
なお、本発明の半導体素子搭載用基板においては、柱状端子部の上面と粗化銀めっき層との間に、下地めっき層を備えていてもよい。
本発明の半導体素子搭載用基板における粗化銀めっき層が有する針状の突起群の形状は、その下地の表面形態に何ら影響されずに粗化銀めっき層のみで形成されたものであることが好ましいが、下地の表面状態は平滑であっても粗化されていてもよい。生産性等のコストを考慮すれば、下地は半導体素子搭載用基板の基材をなす金属板の上面における柱状端子部に対応する領域の表面に活性化処理を施すのみで、その上に粗化銀めっき層を形成するのが好ましい。高温環境下における、下地の柱状端子部の材料をなす銅の拡散の影響を考慮する場合は、柱状端子部と粗化銀めっき層との間に、平滑な下地めっき層をバリアめっき層として設けるのがよい。この場合、下地の銅の拡散を抑制する厚さまで、めっき層を薄く平滑に形成すれば足りるため、薄い下地めっき層が好ましい。
また、本発明の半導体素子搭載用基板においては、柱状端子部の上面に備わる、めっき層全体の厚さは、粗化銀めっき層を含む銀めっき層を、下地めっき層を設けずに直接、柱状端子部の上面上に形成する場合には、０．４μｍ以上６．０μｍ以下であることが好ましい。詳しくは、半導体素子搭載用基板の基材をなす金属板の上面における柱状端子部に対応する領域の表面に銀ストライクめっき層を０．２μｍ以上３．０μｍ以下、より好ましくは１．５μｍ形成し、その上に針状の突起群を表面に持つ粗化銀めっき層を０．２μｍ以上３．０μｍ以下、より好ましくは０．５μｍ積層するのがよい。
下地にバリアめっき層として、例えばニッケルめっき層を設ける場合には、柱状端子部の上面に備わる、ニッケルめっき層の厚さは、０．３μｍ以上３．０μｍ以下であることが好ましい。詳しくは、半導体素子搭載用基板の基材をなす金属板の上面における柱状端子部に対応する領域の表面にニッケルめっき層を０．３μｍ以上３．０μｍ以下、好ましくは１．０μｍ形成し、その上に針状の突起群を表面に持つ粗化銀めっき層を０．２μｍ以上３．０μｍ以下、好ましくは０．５μｍ積層するのがよい。
下地のニッケルめっき層と、粗化銀めっき層との間に、例えばパラジウムめっき層を設ける場合には、パラジウムめっき層の厚さは、０．００５μｍ以上０．１μｍ以下であることが好ましい。詳しくは、半導体素子搭載用基板の基材をなす金属板の上面における柱状端子部に対応する領域の表面に形成されたニッケルめっき層の上にパラジウムめっき層を０．００５μｍ以上０．１μｍ以下、好ましくは０．０１μｍ形成するのがよい。
下地のニッケルめっき層及びパラジウムめっき層と、粗化銀めっき層との間に、例えば金めっき層を設ける場合には、金めっき層の厚さは、０．０００５μｍ以上０．０１μｍ以下であることが好ましい。詳しくは、半導体素子搭載用基板の基材をなす金属板の上面における柱状端子部に対応する領域の表面に形成されたニッケルめっき層及びパラジウムめっき層の上に金めっき層を０．０００５μｍ以上０．０１μｍ以下、好ましくは０．００１μｍ形成するのがよい。
なお、本発明の半導体素子搭載用基板における、結晶方位＜００１＞、＜１１１＞、＜１０１＞の夫々の比率のうち結晶方位＜１０１＞の比率が最も高い結晶構造を有する、針状の突起群を有する粗化銀めっき層は、メタンスルホン酸系銀めっき液からなる、銀濃度１．０ｇ／Ｌ以上１０ｇ／Ｌ以下の銀めっき浴を用いて、温度５５℃以上６５℃以下、電流密度３Ａ／ｄｍ2以上２０Ａ／ｄｍ2以下で５〜６０秒間めっきを行うことによって得ることができる。
従って、本発明によれば、銅系材料からなる金属板の上面に凹部を設けることにより形成された、柱状端子部の上面に、銀めっきが最表層のめっきとして施された半導体素子搭載用基板において、フリップチップ実装した半導体パッケージの薄型化を図ることが可能であるとともに、表面の粗化面を形成するためのコストや作業時間を低減して、生産性を向上させながら、銀めっき層を含むめっき層全体の厚さを薄く抑え、且つ、封止樹脂との密着性を格段に高くすることの可能な半導体素子搭載用基板が得られる。
以下に、本発明を適用した半導体素子搭載用基板及びその製造方法について説明する。なお、本発明は、特に限定が無い限り、以下の詳細な説明に限定されるものではない。
第１実施形態
図１は本発明の第１実施形態に係る半導体素子搭載用基板の一例を示す図で、(a)は上面図、(b)は下面図、(c)は(a)のＡ−Ａ断面を模式的に示した説明図である。図２は本発明の第１実施形態に係る多列配列された半導体素子搭載用基板の一例を示す平面図である。図３は本発明の第１実施形態に係る半導体素子搭載用基板の製造手順の一例を示す説明図である。図４は本発明の第１実施形態に係る半導体素子搭載用基板を用いた半導体パッケージの製造手順の一例を示す説明図である。
本実施形態の半導体素子搭載用基板１は、図１(a)に示すように、半導体素子が搭載される領域に向かって四方から伸びた複数の柱状端子部１０−１を備え、図１(c)に示すように、柱状端子部１０−１の上面に、粗化銀めっき層１１を最表層のめっき層として備えている。柱状端子部１０−１は、銅系材料からなる金属板１０の上面に凹部１０−２を設けることにより形成されている。図１中、１０ａは半導体素子と電気的に接続する内部接続用端子部である。
粗化銀めっき層１１は、１．３０以上６．００以下の表面積比（ここでは、平滑な面の表面積に対する粗化銀めっき層の表面積の比率）となる針状の突起群を有している。
また、粗化銀めっき層１１は、結晶方位＜００１＞、＜１１１＞、＜１０１＞の夫々の比率のうち結晶方位＜１０１＞の比率が最も高い結晶構造を有している。
粗化銀めっき層１１の平均結晶粒径は、０．２８μｍより小さい大きさを有している。
また、本実施形態では、粗化銀めっき層１１は、銅系材料からなる金属板１０に形成された柱状端子部１０−１を下地として０．２μｍ以上３．０μｍ以下の厚さに形成されている。
なお、本実施形態の変形例として、銅系材料からなる金属板１０に形成された柱状端子部１０−１と粗化銀めっき層１１との間に、高温下での銅の拡散を阻止するバリアめっき層として機能する下地めっき層を備えていてもよい。その場合の下地めっき層は、ニッケルめっき、ニッケル／パラジウムめっき、ニッケル／パラジウム／金めっき、のいずれかからなるめっき層で構成することができる。その場合、粗化銀めっき層１１は、０．２μｍ以上３．０μｍ以下の厚さに形成するのがよい。
詳しくは、例えば、半導体素子との電気的接続を半田で行う場合の銅の拡散を阻止するバリアめっき層として機能する下地めっき層を、ニッケル／パラジウムめっきからなるめっき層、または、ニッケル／パラジウム／金めっきからなるめっき層で構成する場合は、粗化銀めっき層１１は、０．２μｍ以上３．０μｍ以下の厚さに形成するのがよい。
また、本実施形態の半導体素子搭載用基板１は、図２に示すように個々の半導体素子搭載用基板１が多列配列されている。
次に、本実施形態の半導体素子搭載用基板１の製造工程の一例を、図３を用いて説明する。
まず、半導体素子搭載用基板の基材として、銅系材料からなる金属板１０を準備する（図３(a)参照）。
次に、金属板１０の両面に第１のレジスト層Ｒ１を形成する（図３(b)参照）。
次に、金属板１０の上面側の第１のレジスト層Ｒ１を柱状端子部１０−１に対応した所定形状が描画されたガラスマスクを用いて露光・現像するとともに、金属板１０の下面側の第１のレジスト層Ｒ１の全領域を露光・現像し、金属板１０の上面側の柱状端子部１０−１に対応した部位が開口し、金属板１０の下面側の全領域を覆うめっき用レジストマスク３１を形成する（図３(c)参照）。
次に、めっき用レジストマスク３１を用いて、金属板１０の上面における柱状端子部１０−１に対応した部位に、針状の突起群を有する粗化銀めっき層１１を最表層のめっき層として形成する（図３(d)参照）。
次に、めっき用レジストマスク３１を除去し（図３(e)参照）、金属板１０の両面に第２のレジスト層Ｒ２を形成する（図３(f)参照）。
次に、金属板１０の上面側の第２のレジスト層Ｒ２を柱状端子部１０−１に対応した所定形状が描画されたガラスマスクを用いて露光・現像するとともに、金属板１０の下面側の第２のレジスト層Ｒ２の全領域を露光・現像し、金属板１０の上面側の柱状端子部１０−１を覆い、凹部１０−２に対応した部位が開口し、金属板１０の下面側の全領域を覆うエッチング用レジストマスク３２を形成する（図３(g)参照）。
次に、上面にハーフエッチング加工を施し、柱状端子部１０−１、凹部１０−２を形成する（図３(h)参照）。
次に、エッチング用レジストマスク３２を除去する（図３(i)参照）。
これにより、本実施形態の半導体素子搭載用基板１が完成する。
なお、最表層のめっき層として針状の突起群を有する粗化銀めっき層１１の形成手順は、例えば、半導体素子搭載用基板の基材をなす金属板１０の上面における柱状端子部１０−１に対応する部位の表面を活性化処理するのみで粗化銀めっき層を形成するか、下地の銅の拡散を抑制しうる厚さまで、バリアめっき層として、例えばニッケルめっき層を薄く平滑に形成し、その上に粗化銀めっき層１１を形成する。このとき、粗化銀めっき層１１の密着性が懸念される場合は、粗化銀めっきの直前に、例えば銀ストライクめっき層を形成し、その上に粗化銀めっき層１１を形成してもよい。
このとき、結晶方位＜００１＞、＜１１１＞、＜１０１＞の夫々の比率のうち結晶方位＜１０１＞の比率が最も高い結晶構造を有する、表面積比（ここでは、平滑な面の表面積に対する粗化銀めっき層の表面積の比率）が１．３０以上６．００以下となる針状の突起群を有する、粗化銀めっき層１１を形成するために、メタンスルホン酸系銀めっき液からなる銀めっき浴中の銀濃度を１．０ｇ／Ｌ以上１０ｇ／Ｌ以下の範囲とする。特に、銀濃度を１．５ｇ／Ｌ以上５．０ｇ／Ｌ以下の範囲とすることがより好ましい。
銀濃度が１．０ｇ／Ｌ未満であると、十分な粗化銀めっき被膜を形成することができないので好ましくない。銀濃度が１０ｇ／Ｌよりも高いと、形成される粗化銀めっき被膜が平滑表面となってしまい、銀の針状結晶を得ることができないので好ましくない。
また、下地と粗化銀めっき層１１との接合性を向上させるために用いる銀ストライクめっきの代替として、パラジウムまたはパラジウムを含有する合金のめっき層を用いることにより、下地と粗化銀めっき層１１を好適に接合させることもできる。
さらに、半導体素子との接合性を向上させるために金または金を含有する合金のめっき層を粗化銀めっき層１１の下に形成してもよい。
なお、下地めっき層を設けずに直接、半導体素子搭載用基板の基材をなす金属板１０の上面における柱状端子部１０−１に対応する部位の上に形成する場合には、粗化銀めっき層１１の厚さは、０．２μｍ以上必要であり、０．２μｍ以上３．０μｍ以下とするのがよい。さらにコストの観点から、０．３μｍ以上１．０μｍ以下とするのがより好ましい。
また、半導体素子との電気的接続を半田で行う場合の銅の拡散を阻止するバリアとして機能する下地めっき層として下地めっき層をニッケル／パラジウムめっきからなるめっき層、または、ニッケル／パラジウム／金めっきからなるめっき層を設ける場合は、粗化銀めっき層１１の厚さは、０．２μｍ以上３．０μｍ以下とするのがよい。
次に、本実施形態の半導体素子搭載用基板１を用いた半導体パッケージの製造工程の一例を、図４を用いて説明する。
まず、図３に示した製造手順によって製造された、本実施形態の半導体素子搭載用基板１を準備する（図４(a)参照）。
次に、半導体素子搭載用基板１の柱状端子部１０−１上面の内部接続用端子部１０ａにおける半導体素子搭載領域の上に、半田１４を印刷し、その上に半導体素子２０を搭載し、固定することで、半導体素子２０の電極と半導体素子搭載用基板１の内部接続用端子部１０ａとを電気的に接続する（図４(b)参照）。
次に、モールド金型を用いて、半導体素子搭載用基板１の上面側の空間領域を封止樹脂１５で封止する（図４(c)参照）。
次に、金属板１０の下面側を、ハーフエッチング加工を施し、柱状端子部１０−１を独立させる（図４(d)参照）。
最後に、多列配列された半導体パッケージを、ダイシングやプレス等で個片化する（図４(e)参照）。
これにより、本実施形態の半導体素子搭載用基板１を用いた半導体パッケージ２が得られる（図４(f)参照）。
第２実施形態
図５は本発明の第２実施形態に係る半導体素子搭載用基板の一例を示す図で、(a)は上面図、(b)は下面図、(c)は(a)のＢ−Ｂ断面を模式的に示した説明図である。図６は本発明の第２実施形態に係る半導体素子搭載用基板の製造手順の一例を示す説明図である。図７は本発明の第２実施形態に係る半導体素子搭載用基板を用いた半導体パッケージの製造手順の一例を示す説明図である。
本実施形態の半導体素子搭載用基板１’は、図５(b)、図５(c)に示すように、金属板１０の下面における外部接続用端子部１０ｂに対応する位置に外部接続用めっき層１３が形成されている。その他の構成は、図１に示した第１実施形態の半導体素子搭載用基板１と略同様である。
次に、本実施形態の半導体素子搭載用基板１’の製造工程の一例を、図６を用いて説明する。
まず、半導体素子搭載用基板の基材として、銅系材料からなる金属板１０を準備する（図６(a)参照）。
次に、金属板１０の両面に第１のレジスト層Ｒ１を形成する（図６(b)参照）。
次に、金属板１０の上面側の第1のレジスト層Ｒ１の全領域を露光・現像するとともに、金属板１０の下面側の第１のレジスト層Ｒ１を外部接続用端子部１０ｂに対応した所定形状が描画されたガラスマスクを用いて露光・現像し、金属板１０の上面側の全領域を覆うとともに、金属板１０の下面側の外部接続用端子部１０ｂに対応した部位が開口した第１のめっき用レジストマスク３１−１を形成する（図６(c)参照）。
次に、第１のめっき用レジストマスク３１−１を用いて、金属板１０の下面における外部接続用端子部１０ｂに対応した部位に、例えば、厚さ０．３〜３μｍのニッケルめっき層、厚さ０．００５〜０．１μｍのパラジウムめっき層、厚さ０．０００５〜０．１μｍの金めっき層を順に積層し、外部接続用めっき層１３を形成する（図６(d)参照）。
次に、第１のめっき用レジストマスク３１−１を除去し（図６(e)参照）、金属板１０の両面に第２のレジスト層Ｒ２を形成する（図６(f)参照）。
次に、金属板１０の上面側の第２のレジスト層Ｒ２を内部接続用端子部１０ａに対応した所定形状が描画されたガラスマスクを用いて露光・現像するとともに、金属板１０の下面側の第２のレジスト層Ｒ２の全領域を露光・現像し、金属板１０の上面側の内部接続用端子部１０ａに対応した部位が開口し、金属板１０の下面側の全領域を覆う第２のめっき用レジストマスク３１−２を形成する（図６(g)参照）。
次に、第２のめっき用レジストマスク３１−２を用いて、金属板１０の上面における内部接続用端子部１０ａに対応した部位に、針状の突起群を有する粗化銀めっき層１１を最表層のめっき層として形成する（図６(h)参照）。
次に、第２のめっき用レジストマスク３１−２を除去し（図６(i)参照）、金属板１０の両面に第３のレジスト層Ｒ３を形成する（図６(j)参照）。
次に、金属板１０の上面側の第３のレジスト層Ｒ３を柱状端子部１０−１に対応した所定形状が描画されたガラスマスクを用いて露光・現像するとともに、金属板１０の下面側の第３のレジスト層Ｒ３の全領域を露光・現像し、金属板１０の上面側の柱状端子部１０−１を覆い、凹部１０−２に対応した部位が開口し、金属板１０の下面側の全領域を覆うエッチング用レジストマスク３２を形成する（図６(k)参照）。
次に、上面にハーフエッチング加工を施し、柱状端子部１０−１、凹部１０−２を形成する（図６(l)参照）。
次に、エッチング用レジストマスク３２を除去する（図６(m)参照）。
これにより、第２実施形態の半導体素子搭載用基板１’が完成する。
なお、最表層のめっき層として針状の突起群を有する粗化銀めっき層１１の形成手法は、第１実施形態の半導体素子搭載用基板１の製造工程と略同様である。
次に、第２実施形態の半導体素子搭載用基板１’を用いた半導体パッケージの製造工程の一例を、図７を用いて説明する。
まず、半導体素子搭載用基板１’の準備（図７(a)参照）、半導体素子２０の搭載（図７(b)参照）からモールド金型を用いた封止樹脂の形成（図７(c)参照）までは、第１実施形態の半導体素子搭載用基板１を用いた半導体パッケージの製造工程（図４(a)〜図４(c)参照）と略同様である。
次に、外部接続用めっき層１３をエッチング用マスクとして用いて、下面側からハーフエッチング加工を施し、外部接続用端子部１０ｂを形成する（図７(d)参照）。
最後に、多列配列された半導体パッケージを、ダイシングやプレス等で個片化する（図７(e)参照）。
これにより、本実施形態の半導体素子搭載用基板１’を用いた半導体パッケージ２’が得られる（図７(f)参照）。
第３実施形態
図８は本発明の第３実施形態に係る半導体素子搭載用基板の一例を示す図で、(a)は上面図、(b)は下面図、(c)は(a)のＣ−Ｃ断面を模式的に示した説明図である。図９は本発明の第３実施形態に係る多列配列された半導体素子搭載用基板の一例を示す平面図である。図１０は本発明の第３実施形態に係る半導体素子搭載用基板の製造手順の一例を示す説明図である。図１１は本発明の第３実施形態に係る半導体素子搭載用基板を用いた半導体パッケージの製造手順の一例を示す説明図である。
本実施形態の半導体素子搭載用基板１”は、図８(a)に示すように、中央位置に配置された、大きな面積の柱状端子部１０−３と、柱状端子部１０−３の四方向周辺に配列された、小さな面積を有する複数の柱状端子部１０−１を備え、図８(c)に示すように、柱状端子部１０−１、１０−３の上面に、粗化銀めっき層１１を最表層のめっき層として備えている。柱状端子部１０−３は、上面に半導体素子が搭載されるパッド部１０ｃとして構成され、柱状端子部１０−１は、上面にボンディングワイヤを介して半導体素子と電気的に接続する内部接続用端子部１０ａとして構成されている。
粗化銀めっき層１１は、１．３０以上６．００以下の表面積比（ここでは、平滑な面の表面積に対する粗化銀めっき層の表面積の比率）となる針状の突起群を有している。
また、粗化銀めっき層１１は、結晶方位＜００１＞、＜１１１＞、＜１０１＞の夫々の比率のうち結晶方位＜１０１＞の比率が最も高い結晶構造を有している。
粗化銀めっき層１１の平均結晶粒径は、０．２８μｍより小さい大きさを有している。
また、本実施形態では、粗化銀めっき層１１は、銅系材料からなる金属板１０に形成された柱状端子部１０−１を下地として０．２μｍ以上３．０μｍ以下の厚さに形成されている。
なお、本実施形態の変形例として、銅系材料からなる金属板１０に形成された柱状端子部１０−１と粗化銀めっき層１１との間に、高温下での銅の拡散を阻止するバリアめっき層として機能する下地めっき層を備えていてもよい。その場合の下地めっき層は、ニッケルめっき、ニッケル／パラジウムめっき、ニッケル／パラジウム／金めっき、のいずれかからなるめっき層で構成することができる。その場合、粗化銀めっき層１１は、０．２μｍ以上３．０μｍ以下の厚さに形成するのがよい。
詳しくは、例えば、半導体素子との電気的接続をワイヤボンディング方式で行う場合の銅の拡散を阻止するバリアめっき層として機能する下地めっき層を、ニッケルめっきからなるめっき層で構成する場合は、粗化銀めっき層１１は、０．２μｍ以上３．０μｍ以下の厚さに形成するのがよい。
また、例えば、半導体素子との電気的接続をワイヤボンディング方式で行う場合の銅の拡散を阻止するバリアめっき層として機能する下地めっき層を、ニッケル／パラジウムめっきからなるめっき層で構成する場合は、粗化銀めっき層１１は、０．２μｍ以上３．０μｍ以下の厚さに形成するのがよい。
また、本実施形態の半導体素子搭載用基板１”は、図９に示すように個々の半導体素子搭載用基板１”が多列配列されている。
次に、本実施形態の半導体素子搭載用基板１”の製造工程の一例を、図１０を用いて説明する。
本実施形態の半導体素子搭載用基板１”の製造工程は、図３に示した第１実施形態の半導体素子搭載用基板１の製造工程と略同様であり、最表層のめっき層として針状の突起群を有する粗化銀めっき層１１の形成手順も第１実施形態の半導体素子搭載用基板１におけるものと略同様である（図１０(a)〜図１０(i)参照）。
なお、下地めっき層を設けずに直接、柱状端子部の上面上に形成する場合には、粗化銀めっき層１１の厚さは、０．２μｍ以上必要であり、０．２μｍ以上３．０μｍ以下とするのがよい。さらにコストの観点から、０．３μｍ以上１．０μｍ以下とするのがより好ましい。
また、半導体素子との電気的接続をワイヤボンディング方式で行う場合の銅の拡散を阻止するバリアとして機能する下地めっき層として、ニッケルめっき層を設ける場合には、粗化銀めっき層１１の厚さは、０．２μｍ以上３．０μｍ以下とするのがよい。
また、半導体素子との電気的接続をワイヤボンディング方式で行う場合の銅の拡散を阻止するバリアとして機能する下地めっき層として、ニッケル／パラジウムめっきからなるめっき層を設ける場合は、粗化銀めっき層１１の厚さは、０．２μｍ以上３．０μｍ以下とするのがよい。
次に、本実施形態の半導体素子搭載用基板１”を用いた半導体パッケージの製造工程の一例を、図１１を用いて説明する。
まず、図１０に示した製造手順によって製造された、本実施形態の半導体素子搭載用基板１”を準備する（図１１(a)参照）。
次に、半導体素子搭載用基板１”の上面の柱状端子部１０−３におけるパッド部１０ｃの上に、ダイボンド１６を介して半導体素子２０を搭載し、固定するとともに、半導体素子２０の電極と柱状端子部１０−１における内部接続用端子部１０ａとをボンディングワイヤ１７を介して電気的に接続する（図１１(b)参照）。
次に、モールド金型を用いて、半導体素子搭載用基板１”の上面側の空間領域を封止樹脂１５で封止する（図１１(c)参照）。
次に、金属板１０の下面側を、ハーフエッチング加工を施し、柱状端子部１０−１、１０−３を独立させる（図１１(d)参照）。
最後に、多列配列された半導体パッケージを、ダイシングやプレス等で個片化する（図１１(e)参照）。
これにより、本実施形態の半導体素子搭載用基板１”を用いた半導体パッケージ２”が得られる（図１１(f)参照）。
第４実施形態
図１２は本発明の第４実施形態に係る半導体素子搭載用基板の一例を示す図で、(a)は上面図、(b)は下面図、(c)は(a)のＤ−Ｄ断面を模式的に示した説明図である。図１３は本発明の第４実施形態に係る半導体素子搭載用基板の製造手順の一例を示す説明図である。図１４は本発明の第４実施形態に係る半導体素子搭載用基板を用いた半導体パッケージの製造手順の一例を示す説明図である。
本実施形態の半導体素子搭載用基板１”’は、図１２(b)、図１２(c)に示すように、金属板１０の下面における外部接続用端子部１０ｂに対応する位置に外部接続用めっき層１３が形成されている。その他の構成は、図８に示した第３実施形態の半導体素子搭載用基板１”と略同様である。
次に、本実施形態の半導体素子搭載用基板１”’の製造工程の一例を、図１３を用いて説明する。
本実施形態の半導体素子搭載用基板１”’の製造工程は、図７に示した第２実施形態の半導体素子搭載用基板１’の製造工程と略同様である。そして、最表層のめっき層として針状の突起群を有する粗化銀めっき層１１の形成手順は、第１実施形態の半導体素子搭載用基板１におけるものと略同様である（図１３(a)〜図１３(m)参照）。
なお、下地めっき層を設けずに直接、柱状端子部の上面上に形成する場合には、粗化銀めっき層１１の厚さは、０．２μｍ以上必要であり、０．２μｍ以上３．０μｍ以下とするのがよい。さらにコストの観点から、０．３μｍ以上１．０μｍ以下とするのがより好ましい。
また、半導体素子との電気的接続をワイヤボンディング方式で行う場合の銅の拡散を阻止するバリアとして機能する下地めっき層として、ニッケルめっき層を設ける場合には、粗化銀めっき層１１の厚さは、０．２μｍ以上３．０μｍ以下とするのがよい。
また、半導体素子との電気的接続をワイヤボンディング方式で行う場合の銅の拡散を阻止するバリアとして機能する下地めっき層として、ニッケル／パラジウムめっきからなるめっき層を設ける場合は、粗化銀めっき層１１の厚さは、０．２μｍ以上３．０μｍ以下とするのがよい。
次に、第４実施形態の半導体素子搭載用基板１”’を用いた半導体パッケージの製造工程の一例を、図１４を用いて説明する。
まず、半導体素子搭載用基板１”’の準備（図１４(a)参照）、半導体素子２０の搭載（図１４(b)参照）からモールド金型を用いた封止樹脂の形成（図１４(c)参照）までは、第３実施形態の半導体素子搭載用基板１”を用いた半導体パッケージの製造工程（図１１(a)〜図１１(c)参照）と略同様である。
次に、外部接続用めっき層１３をエッチング用マスクとして用いて、下面側からハーフエッチング加工を施し、外部接続用端子部１０ｂを形成する（図１４(d)参照）。
最後に、多列配列された半導体パッケージを、ダイシングやプレス等で個片化する（図１４(e)参照）。
これにより、本実施形態の半導体素子搭載用基板１”’を用いた半導体パッケージ２”’が得られる（図１４(f)参照）。
（実施例１）
実施例１の半導体素子搭載用基板は、下地めっき無しで半導体素子搭載用基板の基材１０に形成された柱状端子部１０−１を下地として、柱状端子部１０−１の上面に粗化銀めっき層１１を形成した半導体素子搭載用基板の一例である。
実施例１では、半導体素子搭載用基板の基材１０として、厚さ０．１２５ｍｍ、幅１８０ｍｍの帯状銅材を準備し（図３(a）参照）、この銅材の両面に、厚さ２５μｍの第１のレジスト層Ｒ１を形成した（図３(b)参照）。次に、金属板１０の上面側の第１のレジスト層Ｒ１を柱状端子部１０−１に対応した所定形状が描画されたガラスマスクを用いて露光・現像するとともに、金属板１０の下面側の第１のレジスト層Ｒ１の全領域を露光・現像し、金属板１０の上面側の柱状端子部１０−１に対応した部位が開口し、金属板１０の下面側の全領域を覆うめっき用レジストマスク３１を形成した（図３(c)参照）。
次に、めっき用レジストマスク３１を用いて、金属板１０の上面における柱状端子部１０−１に対応した部位に対し、アルカリおよび酸によって前処理を施した後、次のように電気めっき処理を施した。
メタンスルホン酸系銀めっき液からなる、銀濃度３．５ｇ／Ｌの銀めっき浴を用いて、温度６０℃、電流密度５Ａ／ｄｍ2で４５秒間めっきを行い、針状の突起群を有し、表面積比（ここでは、平滑な面の表面積に対する粗化銀めっき層の表面積の比率）、結晶方位＜００１＞、＜１１１＞、＜１０１＞の比率、結晶粒径（平均値）が表１に示す値となる、厚さが約１．５μｍの粗化銀めっき層１１を形成した（図３(d)参照）。
次に、めっき用レジストマスク３１を除去し（図３(e)参照）、金属板１０の両面に第２のレジスト層Ｒ２を形成し（図３(f)参照）、金属板１０の上面側の第２のレジスト層Ｒ２を柱状端子部１０−１に対応した所定形状が描画されたガラスマスクを用いて露光・現像するとともに、金属板１０の下面側の第２のレジスト層Ｒ２の全領域を露光・現像し、金属板１０の上面側の柱状端子部１０−１を覆い、凹部１０−２に対応した部位が開口し、金属板１０の下面側の全領域を覆うエッチング用レジストマスク３２を形成した（図３(g)参照）。
次に、上面にハーフエッチング加工を施し、柱状端子部１０−１、凹部１０−２を形成し（図３(h)参照）、エッチング用レジストマスク３２を除去する（図３(i)参照）ことで、実施例１の半導体素子搭載用基板１を得た。
（実施例２）
実施例２の半導体素子搭載用基板は、半導体素子との電気的接続をワイヤボンディング（金ワイヤー又は銅ワイヤー）方式で行う場合に、下地のバリアめっき層として、柱状端子部１０−１、１０−３の上面にニッケルめっき層を施して、柱状端子部１０−１、１０−３に存在する銅の熱拡散を防止する構造の半導体素子搭載用基板の一例である。
実施例２では、めっき用レジストマスク３１の形成（図１０(c)参照）、金属板１０の上面における柱状端子部１０−１、１０−３に対応した部位に対する電気めっきの前処理までは実施例１と略同様に行った。その後の電気めっき処理に際し、まず、スルファミン酸ニッケルと塩化ニッケル、ホウ酸からなるニッケルめっき浴を用いて、電流密度２Ａ／ｄｍ2で１分３０秒間めっきを行い、厚さが約１．０μｍの平滑な下地としてのニッケルめっき層を形成した。次に、メタンスルホン酸系銀めっき液からなる、銀濃度３．５ｇ／Ｌの銀めっき浴を用いて、温度６０℃、電流密度５Ａ／ｄｍ2で１５秒間めっきを行い、針状の突起群を有し、表面積比（ここでは、平滑な面の表面積に対する粗化銀めっき層の表面積の比率）、結晶方位＜００１＞、＜１１１＞、＜１０１＞の比率、結晶粒径（平均値）が表１に示す値となる、厚さが約０．５μｍの粗化銀めっき層１１を形成した（図１０(d)参照）。その後、実施例１と略同様の手順で柱状端子部１０−１、１０−３、凹部１０−２を形成し（図１０(e)〜図１０(h)参照）、エッチング用レジストマスク３２を除去する（図１０(i)参照）ことで、実施例２の半導体素子搭載用基板１”を得た。
（実施例３）
実施例３の半導体素子搭載用基板は、実施例２の半導体素子搭載用基板と同様、半導体素子との電気的接続をワイヤボンディング（金ワイヤー又は銅ワイヤー）方式で行う場合に、下地のバリアめっき層として、柱状端子部１０−１、１０−３の上面にニッケルめっき層とパラジウムめっき層を積層して、柱状端子部１０−１、１０−３に存在する銅の熱拡散を防止する構造の半導体素子搭載用基板の一例である。
実施例３では、金属板１０の上面における柱状端子部１０−１、１０−３に対応した部位に対する電気めっき処理におけるニッケルめっき層の形成までは、実施例２と略同様に行った。次に、ジクロロアミン系パラジウムめっき液からなるパラジウムめっき浴を用いて、電流密度２Ａ／ｄｍ2で１０秒間めっきを行い、厚さが約０．０１μｍの平滑な下地としてのパラジウムめっき層を形成した。次に、メタンスルホン酸系銀めっき液からなる、銀濃度３．５ｇ／Ｌの銀めっき浴を用いて、温度６０℃、電流密度５Ａ／ｄｍ2で１５秒間めっきを行い、針状の突起群を有し、表面積比（ここでは、平滑な面の表面積に対する粗化銀めっき層の表面積の比率）、結晶方位＜００１＞、＜１１１＞、＜１０１＞の比率、結晶粒径（平均値）が表１に示す値となる、厚さが約０．６μｍの粗化銀めっき層１１を形成した（図１０(d)参照）。その後、実施例１と略同様の手順で柱状端子部１０−１、１０−３、凹部１０−２を形成し（図１０(e)〜図１０(h)参照）、エッチング用レジストマスク３２を除去する（図１０(i)参照）ことで、実施例３の半導体素子搭載用基板１”を得た。
（実施例４）
実施例４の半導体素子搭載用基板は、半導体素子との電気的接続を半田にて行う場合に、下地のバリアめっきとして、柱状端子部１０−１の上面に銀めっき層を施すことにより、半田への銀拡散をし易くした構造の半導体素子搭載用基板の一例である。
実施例４では、めっき用レジストマスク３１の形成（図３(c)参照）、金属板１０の上面における柱状端子部１０−１に対応した部位に対する電気めっきの前処理までは実施例１と略同様に行った。その後の電気めっき処理に際し、シアン系銀めっき液からなる銀めっき浴を用いて、電流密度３Ａ／ｄｍ2で６０秒間めっきを行い、厚さが約１．１μｍの平滑な下地としての銀めっき層を形成した。次に、メタンスルホン酸系銀めっき液からなる、銀濃度３．５ｇ／Ｌの銀めっき浴を用いて、温度６０℃、電流密度５Ａ／ｄｍ2で１５秒間めっきを行い、針状の突起群を有し、表面積比（ここでは、平滑な面の表面積に対する粗化銀めっき層の表面積の比率）、結晶方位＜００１＞、＜１１１＞、＜１０１＞の比率、結晶粒径（平均値）が表１に示す値となる、厚さが約０．６μｍの粗化銀めっき層１１を形成した（図３(d)参照）。その後、実施例１と略同様の手順で柱状端子部１０−１、凹部１０−２を形成し（図３(e)〜図３(h)参照）、エッチング用レジストマスク３２を除去する（図３(i)参照）ことで、実施例４の半導体素子搭載用基板１を得た。
（実施例５）
実施例５の半導体素子搭載用基板は、実施例４の半導体素子搭載用基板と同様、半導体素子との電気的接続を半田にて行う場合に、下地のバリアめっきとして、柱状端子部１０−１の上面にニッケルめっき層とパラジウムめっき層と金めっき層とを積層して、柱状端子部１０−１に存在する銅の拡散を防止する構造の半導体素子搭載用基板の一例である。
実施例５では、金属板１０の上面における柱状端子部１０−１に対応した部位に対する電気めっき処理におけるパラジウムめっき層の形成までは、実施例３と略同様に行った。次に、シアン系金めっき液からなる金めっき浴を用いて、電流密度２Ａ／ｄｍ2で１０秒間めっきを行い、厚さが約０．００１μｍの平滑な下地としての金めっき層を形成した。次に、メタンスルホン酸系銀めっき液からなる、銀濃度３．５ｇ／Ｌの銀めっき浴を用いて、温度６０℃、電流密度５Ａ／ｄｍ2で１５秒間めっきを行い、針状の突起群を有し、表面積比（ここでは、平滑な面の表面積に対する粗化銀めっき層の表面積の比率）、結晶方位＜００１＞、＜１１１＞、＜１０１＞の比率、結晶粒径（平均値）が表１に示す値となる、厚さが約０．５μｍの粗化銀めっき層１１を形成した（図３(d)参照）。その後、実施例１と略同様の手順で柱状端子部１０−１、凹部１０−２を形成し（図３(e)〜図３(h)参照）、エッチング用レジストマスク３２を除去する（図３(i)参照）ことで、実施例５の半導体素子搭載用基板１を得た。
（比較例１）
比較例１の半導体素子搭載用基板は、下地めっき無しで柱状端子部の上面に平滑な銀めっき層を形成した半導体素子搭載用基板の一例である。
比較例１では、めっき用レジストマスクの形成、金属板の上面における柱状端子部に対応した部位に対する電気めっきの前処理までは実施例１と略同様に行った。その後の電気めっき処理に際し、シアン系銀めっき液からなる、銀濃度６５ｇ／Ｌの銀めっき浴を用いて、電流密度３Ａ／ｄｍ2で３分間めっきを行い、平滑面を有する、厚さが約２．５μｍの銀めっき層を形成した。その後、実施例１と略同様の手順で柱状端子部、凹部を形成し、エッチング用レジストマスクを除去することで、比較例１の半導体素子搭載用基板を得た。
（比較例２）
比較例２の半導体素子搭載用基板は、表面積比（ここでは、平滑な面の表面積に対する銀めっき層の表面積の比率）が１．３０未満の凹凸による粗化面を有する銀めっき層を柱状端子部の上面に形成した半導体素子搭載用基板の一例である。
比較例２では、めっき用レジストマスクの形成、金属板の上面における柱状端子部に対応した部位に対する電気めっきの前処理までは実施例１と略同様に行った。その後の電気めっき処理に際し、シアン系銀めっき液からなる、銀濃度６５ｇ／Ｌの銀めっき浴を用いて、電流密度３Ａ／ｄｍ2で６分間めっきを行い、平滑な面を有する、厚さが約５．０μｍの銀めっき層を形成した。次に、銀めっき剥離液を用いて、銀めっき層の表面を、２分間マイクロエッチング処理を施すことで、銀めっき層の表面に凹凸を有する粗化面を形成した。このとき、表面に凹凸を有する粗化面が形成された銀めっき層の厚さは２．８μｍとなり、平滑面を有する銀めっき層の約半分程度の厚さとなった。その後、実施例１と略同様の手順で柱状端子部、凹部を形成し、エッチング用レジストマスクを除去することで、比較例２の半導体素子搭載用基板を得た。
（比較例３）
比較例３の半導体素子搭載用基板は、半導体素子搭載用基板の基材に形成された柱状端子部を下地として、柱状端子部の上面に、表面に粗化面を有する下地めっき層を形成し、その上に銀めっき層を形成した半導体素子搭載用基板の一例である。
比較例３では、めっき用レジストマスクの形成、金属板の上面における柱状端子部に対応した部位に対する電気めっきの前処理までは実施例１と略同様に行った。その後の電気めっき処理に際し、まず、スルファミン酸ニッケルと塩化ニッケル、ホウ酸からなるニッケルめっき浴を用いて、電流密度２Ａ／ｄｍ2で７分３０秒間めっきを行い、平滑な面を有する、厚さが約５．０μｍのニッケルめっき層を形成した。次に、ニッケルめっき剥離液を用いて、ニッケルめっき層の表面を、２分間マイクロエッチング処理を施すことで、ニッケルめっき層の表面に凹凸を有する粗化面を形成した。このとき、表面に凹凸を有する粗化面が形成されたニッケルめっき層の厚さは２．６μｍとなり、平滑面を有するニッケルめっき層の約半分程度の厚さとなった。次に、シアン系銀めっき液からなる、銀濃度６５ｇ／Ｌの銀めっき浴を用いて、電流密度３Ａ／ｄｍ2で１分３０秒間めっきを行い、ニッケルめっき層の粗化面の形状に追従した、表面積比（ここでは、平滑な面の表面積に対する銀めっき層の表面積の比率）、結晶方位＜００１＞、＜１１１＞、＜１０１＞の比率、結晶粒径（平均値）が表１に示す値となる、厚さが約１．５μｍの、凹凸を持つ粗化面を有する銀めっき層を形成した。その後、実施例１と略同様の手順で柱状端子部、凹部を形成し、エッチング用レジストマスクを除去することで、比較例３の半導体素子搭載用基板を得た。
実施例１〜５、比較例１〜３の夫々の半導体素子搭載用基板におけるめっき構成要件（めっき層の種類及び厚さ、表面積比（ここでは、平滑な面の表面積に対する（粗化又は平滑）銀めっき層の表面積の比率）、粗化銀めっき層の結晶方位比率、結晶粒径（平均値）を表１に示す。
なお、結晶方位比率は、走査型電子顕微鏡（SEM: Scanning Electron Microscope）を用いて、10,000倍で観察した視野について電子線後方散乱回折解析装置（ESBD:Electron Backscatter Diffraction）により解析を行い、＜００１＞、＜１１１＞、＜１０１＞の各方位に対する許容角度を１５°として算出した。また、結晶粒径は、方位差１５°以上を粒界として求めた結晶粒の面積円相当径とした。
また。銀めっき層のめっき厚は、蛍光Ｘ線分析装置（SII製 SFT3300）を用いて測定し、ニッケル、パラジウム、金めっきを用いためっき層のめっき厚は、蛍光Ｘ線分析装置（SII製 SFT3300）を用いて測定した。
また、表面積比は、３Ｄレーザー顕微鏡（OLYMPUS製 OLS4100）を用いて測定した。
樹脂密着性の評価
完成した実施例１〜５、比較例１〜３の夫々の半導体素子搭載用基板の粗化銀めっき層（比較例１では平滑な銀めっき層）の上に、評価用のΦ２ｍｍの円筒形の樹脂モールドを形成した。この樹脂に対し、ボンドテスタとしてＤａｇｅ Ｓｅｒｉｅｓ４０００（Ｄａｇｅ社製）を用いてシェア強度を測定することで樹脂密着性の評価を行った。
実施例１〜５、比較例１〜３の夫々の樹脂密着性の評価結果を表２に示す。
比較例１の半導体素子搭載用基板は、シェア強度が１０ＭＰａであり、実用に際し十分な樹脂密着性を有しているとは言い難いことが認められた。
これに対し、実施例１〜５の半導体素子搭載用基板は、表２に示すとおり、いずれも、比較例１の半導体素子搭載用基板におけるシェア強度の１．５倍のシュア強度を有し、樹脂密着性が格段に向上したことが認められた。
一方、比較例２、３の半導体素子搭載用基板は、比較例１の半導体素子搭載用基板におけるシェア強度に比べれば、シェア強度が高く、樹脂密着性に向上したものの、比較例１の半導体素子搭載用基板におけるシェア強度と比べて、１．１倍のシェア強度にとどまり、実施例１〜５の半導体素子搭載用基板のような格段の樹脂密着性向上効果は得られないことが認められた。
生産性の評価
実施例１〜５、比較例２、３の夫々の半導体素子搭載用基板における最表層のめっき層の表面形態を、粗化面を有した形態に形成するために要した加工時間および銀めっき量を比較し、生産性を評価した。生産性の評価に際しては、最表層のめっき層として平滑な銀めっき層が形成された、比較例１の半導体素子搭載用基板における当該加工時間、銀めっきの使用量を夫々１００としたときの相対的な数値を評価値として用いた。なお、半導体素子搭載用基板のめっき加工はライン搬送されている状態で行うため、当該加工時間の評価値は、各実施例、比較例の半導体素子搭載用基板のめっき加工において、最長のめっき時間を要する金属めっき層の形成に要した時間に基づいて算出した（実施例１：粗化銀めっき、実施例２、３、５：平滑ニッケルめっき、実施例４：平滑銀めっき、比較例２：平滑銀めっき、比較例３：平滑ニッケルめっき）。
実施例１〜５、比較例２、３の夫々の生産性（最表層のめっき層の表面形態を、粗化面を有した形態に形成するために要した加工時間および銀めっき量）の評価結果を表２に示す。
比較例２の半導体素子搭載用基板は、平滑な面を有する、厚さが約５．０μｍの銀めっき層を形成後に、銀めっき剥離液を用いて、マイクロエッチング処理を施すことで、銀めっき層の表面に凹凸を有する粗化面を形成した例であるが、表面に凹凸を有する粗化面が形成された銀めっき層の厚さは２．８μｍであって、平滑面を有する銀めっき層の約半分程度の厚さとなっており、表２に示すように、加工時間が２００、銀使用量が２００となり、加工時間が増大することに加えて、原価が高価である銀のコストが大幅に増大し、生産性が悪化することが認められた。
比較例３の半導体素子搭載用基板は、平滑な面を有する、厚さが約５．０μｍのニッケルめっき層を形成後に、ニッケルめっき剥離液を用いて、マイクロエッチング処理を施すことで、銀めっき層の表面に凹凸を有する粗化面を形成した例であるが、表面に凹凸を有する粗化面が形成されたニッケルめっき層の厚さは２．６μｍであって、平滑面を有するニッケルめっき層の約半分程度の厚さとなっており、表２に示すように、加工時間が２５０、銀使用量が６０となり、銀のコストはある程度低減することができるものの、加工時間が大幅に増大し、生産性が大幅に悪化することが認められた。
これに対し、実施例１〜５の半導体素子搭載用基板は、表２に示すとおり、いずれも、加工時間が２５〜５０、銀使用量が２０〜６０となり、比較例２の半導体素子搭載用基板に比べて、加工時間が７５〜８７．５％、銀使用量が７０〜９０％低減し、生産性が格段に向上したことが認められた。
また、実施例２、３、５の半導体素子搭載用基板は、比較例３の半導体素子搭載用基板に比べて、加工時間が８０％、銀使用量が６７％低減し、生産性が格段に向上したことが認められた。なお、実施例１と実施例４の半導体素子搭載用基板は、銀使用量が比較例３の半導体素子搭載用基板と同程度ではあるものの、比較例２の半導体素子搭載用基板に比べて大幅に低減しており、また、加工時間が比較例３の半導体素子搭載用基板に比べて、８８〜９０％低減し、生産性が格段に向上したことが認められた。
以上、本発明の好ましい実施形態及び実施例について詳説したが、本発明は、上述した実施形態及び実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施形態及び実施例に種々の変形及び置換を加えることができる。
また、本発明の半導体素子搭載用基板においては、半導体素子搭載用基板の基材の材質を銅合金等の銅系材料としたが、半導体素子搭載用基板の基材の材質をニッケル系合金としても適用可能である。
また、針状の突起群を有する粗化面の表面積比及び結晶構造を損ねない所定厚さであれば、本発明の半導体素子搭載用基板において、最表層のめっき層として備える針状の突起群を有する粗化銀めっき層の上に、さらにカバー用のめっき層として、例えば、銀めっき層や、ニッケル、パラジウム、金を組み合わせためっき層を積層することも可能である。
本発明の半導体素子搭載用基板は、最表層に銀めっき層を備えた半導体素子搭載用基板を用いて樹脂封止型の半導体パッケージを製造することが必要とされる分野に有用である。
１、１’、１”、１”’ 半導体素子搭載用基板
２、２’、２”、２”’ 半導体パッケージ
１０ 半導体素子搭載用基板の基材（金属板）
１０−１、１０−３ 柱状端子部
１０−２ 凹部
１０ａ 内部接続用端子部
１０ｂ 外部接続用端子部
１０ｃ パッド部
１１ 粗化銀めっき層
１３ 外部接続用めっき層
１４ 半田
１５ 封止樹脂
１６ ダイボンド
１７ ボンディングワイヤ
２０ 半導体素子
３１、３１−１、３１−２ めっき用レジストマスク
３２ エッチング用レジストマスク
５０ 金属板
５１ 柱状端子部
５３ 凹部
５４ 半田
５５ 封止樹脂
６０ 半導体素子搭載用基板
７０ 半導体素子
Ｒ１ 第１のレジスト層
Ｒ２ 第２のレジスト層
Ｒ３ 第３のレジスト層
柱状端子部と樹脂との密着性を向上させるためには、下地のめっき層を、表面が粗化面となるように形成し、その上に、粗化面の形状に追従するように貴金属めっき層を積層することが考えられる。しかし、下地のめっき層の表面の粗化面を、貴金属めっき層が積層されても樹脂との密着性を向上できる凹凸形状を有する面となるように形成するためには、下地のめっき層を厚く形成する必要があり、しかも、下地めっき層を粗化面にするためのめっき速度は低速であるため、作業時間が増大してコスト高となり、生産性が低下してしまう。
また、樹脂との密着性を向上させるための他の方策として、柱状端子部の表面に平滑な貴金属めっき層を形成後、貴金属めっき層の表面を粗化することも考えられるが、貴金属めっき層の表面を、樹脂との密着性を向上できる凹凸形状を有する粗化面となるように形成するためには、粗化面を形成する前の平滑な貴金属めっき層を厚く形成する必要があるため、貴金属めっき層のコストが増大し、生産性が低下してしまう。
しかも、平滑なめっき層を形成後、表面を粗化するのでは、粗化する際に除去されるめっき金属が無駄となってしまう。
ここで、本件発明者は、柱状端子部と樹脂との密着性を向上させる方策として、柱状端子部の上面における下地のめっき層を、表面が粗化面となるように形成し、その上に、粗化面の形状に追従するように貴金属めっき層を積層することについて検討した。しかし、下地のめっき層の表面の粗化面を、貴金属めっき層が積層されても樹脂との密着性を向上できる凹凸形状を有する面となるように形成するためには、下地のめっき層を厚く形成する必要があり、しかも、下地めっき層を粗化面にするためのめっき速度は低速であるため、作業時間が増大してコスト高となり、生産性が低下してしまう。
また、本件発明者は、樹脂との密着性を向上させるための他の方策として、柱状端子部の上面の表面に平滑な貴金属めっき層を形成後、貴金属めっき層の表面を粗化することについて検討した。しかし、貴金属めっき層の表面を、樹脂との密着性を向上できる凹凸形状を有する粗化面となるように形成するには、粗化面を形成する前の平滑な貴金属めっき層を厚く形成する必要があるため、貴金属めっき層のコストが増大し、生産性が低下してしまう。

Claims (3)

  1. 銅系材料からなる金属板の上面に凹部を設けることにより形成された、柱状端子部を有する半導体素子搭載用基板であって、
    前記柱状端子部の上面に、針状の突起群を有する粗化銀めっき層を最表層のめっき層として備え、該粗化銀めっき層は、結晶方位＜００１＞、＜１１１＞、＜１０１＞の夫々の比率のうち結晶方位＜１０１＞の比率が最も高い結晶構造を有することを特徴とする半導体素子搭載用基板。
  2. 前記粗化銀めっき層の平均結晶粒径が、０．２８μｍより小さいことを特徴とする請求項１に記載の半導体素子搭載用基板。
  3. 前記柱状端子部の上面と前記粗化銀めっき層との間に、下地めっき層を備えていることを特徴とする請求項１又は２に記載の半導体素子搭載用基板。
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