TWI826671B - 半導體元件搭載用零件、引線框和半導體元件搭載用基板 - Google Patents

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菱木薫
大滝啓一
佐佐木英彦
留岡浩太郎
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長華科技股份有限公司
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Abstract

課題：提供一種能一方面減少成本、作業時間而提高生產率，另一方面將包含銀鍍層的鍍層整體厚度抑制為較薄且維持顯著提高了與密封樹脂的密合性的狀態的半導體元件搭載用零件。 解決手段：在成為基材的金屬板10的上表面、側面、下表面中的至少上表面或側面，具備具有針狀突起群的粗糙化銀鍍層，並且具備覆蓋粗糙化銀鍍層中針狀突起群的表面的增強用鍍層作為最表層的鍍層，粗糙化銀鍍層具有在晶體方位＜001＞、＜111＞、＜101＞的各者的比率中晶體方位＜101＞的比率最高的晶體結構，增強用鍍層的表面沿襲粗糙化銀鍍層的針狀突起群而形成為具有相對於平滑面的表面積的表面積比成為1.30以上6.00以下的針狀突起群的形狀。

Description

半導體元件搭載用零件、引線框和半導體元件搭載用基板
本發明涉及在金屬板的上表面、側面、下表面中的至少與密封樹脂相接的上表面或側面實施了銀鍍覆的引線框、半導體封裝的製造時對金屬板實施加工或將金屬板去除的半導體元件搭載用基板等半導體元件搭載用零件。
引線框為半導體元件搭載用零件之一。以往，大多使用在引線框基材的整面或一部分實施了銀鍍覆作為最表層的鍍覆的引線框，但銀或含銀的合金與密封樹脂的密合性差，引線框與密封樹脂容易由於衝擊、熱而剝離，因此可靠性存在問題。
對於該問題，已知如下方法：藉由微蝕刻處理使引線框基材的表面成為形成有凹凸的粗糙化狀態從而產生物理固定效果，提高與密封樹脂的密合性。
但是，引線框的製造中經常使用的引線框基材由含矽的銅合金構成，由於微蝕刻處理而產生被稱為汙物(smut)的雜質殘渣。因此，無法使用藉由微蝕刻處理使由銅合金構成的引線框基材的表面成為形成有凹凸的粗糙化狀態的方法。
又，在使用了由銅合金構成的引線框基材的引線框的情況中，為了確保與接合半導體元件時所使用的金屬線的良好接合性，需要使由基底的銅合金構成的引線框基材中存在的銅的擴散的影響最小化。因此，當不設置基底 鍍層而是直接在由銅合金構成的引線框基材上形成由銀或含銀的合金等貴金屬或貴金屬合金構成的鍍層的情況下，通常需要將該由貴金屬或貴金屬合金構成的鍍層的厚度設為2μm以上。
另一方面，近年來，半導體封裝小型化、低成本化，因此要求輕薄短小的高密度安裝。為了實現小型化，需要使鍍層的厚度更薄，從低成本化的觀點考慮，也要求使由貴金屬或貴金屬合金構成的鍍層的厚度進一步更薄。
在使用了由銅合金構成的引線框基材的引線框中，作為使得由貴金屬或貴金屬合金構成的鍍層的厚度薄的策略之一，有如下方法：作為由貴金屬或貴金屬合金構成的鍍層的基底鍍層，採用具有抑制銅的擴散的效果的鎳或含鎳的合金來形成鍍層，從而使得由貴金屬或貴金屬合金構成的鍍層的厚度薄。
但是，即使使得由貴金屬或貴金屬合金構成的鍍層薄，也無法提高與樹脂的密合性。
作為與該問題相關的先前技術，專利文獻1中，關於由貴金屬或貴金屬合金構成的鍍層的基底鍍層，揭示了如下的技術：在銅合金的整面形成緻密且平坦的鎳鍍層，在其上形成縱向的晶體生長比橫方向的晶體生長優先的鎳鍍層並使表面成為具有凹凸的面，從而產生物理固定效果，提高與密封樹脂的密合性。
又，專利文獻2中，關於由貴金屬或貴金屬合金構成的鍍層的基底鍍層，揭示了如下的技術：在銅合金上形成山型的鎳鍍層後，在其上形成平整(leveling)性良好的鎳鍍層，以使得凹凸形狀成為半球狀，從而提高與密封樹脂的密合性，並且防止環氧樹脂成分的滲出。
又，專利文獻3中揭示了在粗糙面的鎳層上形成由金層和銀層構成的貴金屬鍍層的技術。
又，半導體元件搭載用基板為半導體元件搭載用零件的另一種。
因應多引腳化、小型化、薄型化的要求，半導體封裝中，出現了使用焊球的BGA(Ball Grid Array)封裝、在半導體元件的下方配置了外引線的CSP(Chip Size Package)、對半導體元件進行倒裝晶片連接的封裝等各種封裝。
其中，作為相對廉價且能夠應對上述要求的半導體封裝，有在半導體元件搭載用基板的安裝用端子對半導體元件進行倒裝晶片連接後進行樹脂密封的QFN(Quad Flat Non-lead)類型的封裝。
例如，專利文獻4中記載了對半導體元件進行倒裝晶片安裝的半導體封裝。製造該半導體封裝時，以如下方式進行：藉由從使用了金屬材料的上表面側進行的半蝕刻而在上表面側形成有在上表面具有倒裝晶片安裝用的內部連接用端子部的柱狀端子部的半導體元件搭載用基板，對半導體元件進行倒裝晶片安裝後，從半導體元件搭載用基板的上表面側用密封樹脂進行樹脂密封，然後，藉由從半導體元件搭載用基板的下表面側進行的半蝕刻使各倒裝晶片安裝用的柱狀端子部獨立，並且在下表面側形成外部連接用端子部。
為了形成外部連接用端子部，在成為外部連接用端子部的位置預先形成金鍍覆，以該金鍍覆作為遮罩進行半蝕刻，使各倒裝晶片安裝用的柱狀端子部獨立。因此，在成為倒裝晶片安裝用的柱狀端子部的位置的金屬材料從上表面、下表面均未被蝕刻，保留了原本金屬材料的厚度。
又，已知，在具有導電性的基材的一個面，形成實施了既定的圖案化的抗蝕劑遮罩，將導電性金屬電沉積於從抗蝕劑遮罩露出的基材上，形成半導體元件搭載用的金屬層和用於與外部基板連接的電極層，去除該抗蝕劑遮罩，從而形成半導體元件搭載用基板，在形成的半導體元件搭載用基板上對半導體元件進行搭載、引線接合，或在對半導體元件進行倒裝晶片搭載後進行樹脂密封，去除基材，得到使電沉積了導電性金屬的另一面側露出的半導體封裝。
專利文獻5中記載了：藉由超過所形成的抗蝕劑遮罩來電沉積導 電性金屬，從而得到在半導體元件搭載用的金屬層和用於與外部連接的電極層的上端部周緣具有伸出部的半導體元件搭載用基板，樹脂密封時金屬層和電極層的伸出部呈陷入樹脂的形態，確實地殘留於樹脂側。
專利文獻6中記載了：在形成抗蝕劑遮罩時使用散射紫外光將抗蝕劑遮罩形成為梯形，從而將金屬層或電極層形成為倒梯形的形狀。
專利文獻7中記載了：在金屬層的表面賦予粗糙化面，從而增加與密封樹脂的接觸面積，提高金屬層與樹脂密封的密合力，使得金屬層的伸出部確實殘留於樹脂側。
現有技術文獻
專利文獻
專利文獻1：日本專利第3259894號公報
專利文獻2：日本專利第4853508號公報
專利文獻3：日本專利第5151438號公報
專利文獻4：日本專利第4032063號公報
專利文獻5：日本專利第3626075號公報
專利文獻6：日本專利第4508064號公報
專利文獻7：日本專利第5151438號公報
專利文獻1~3的技術中，為了提高與樹脂的密合性，按照表面成為粗糙化面的方式形成基底鍍層，在其上，沿著粗糙化面的形狀而積層貴金屬鍍層。但是，為了將基底鍍層的表面的粗糙化面形成為具有即使積層貴金屬鍍 層也能提高與樹脂的密合性的凹凸形狀的面，需要較厚地形成基底鍍層，並且用於使基底鍍層成為粗糙化面的鍍覆速度為慢速，因此作業時間增加、成本變高，生產率會下降。
又，作為用於提高與樹脂的密合性的另一策略，考慮在引線框基材的表面形成平滑的貴金屬鍍層後對貴金屬鍍層的表面進行粗糙化，但為了將貴金屬鍍層的表面形成為具有能夠提高與樹脂的密合性的凹凸形狀的粗糙化面，需要將形成粗糙化面之前的平滑的貴金屬鍍層較厚地形成，因此貴金屬鍍層的成本增加，生產率會下降。
況且，如果在形成平滑的鍍層後對表面進行粗糙化，則粗糙化時去除的鍍覆金屬會被浪費。
專利文獻4中記載的半導體封裝是在成為外部連接用端子部的金屬材料的下表面形成金鍍覆，以該金鍍覆作為遮罩進行半蝕刻，形成外部連接用端子部。雖然外部連接用端子部下表面的金鍍覆對於良好地進行外部連接用端子部與基板的焊接而言是必要的，但因此，倒裝晶片安裝用的柱狀端子部會直接保留金屬材料的厚度，作為半導體封裝而言薄型化是不充分的。
又，雖然對半導體元件與內部連接用端子部進行倒裝晶片連接後進行樹脂密封，但藉由半蝕刻加工形成的柱狀端子部的突出量小，因此密封樹脂與柱狀端子部的密合性弱，有時在安裝步驟中發生端子脫落。
專利文獻5所示的超出抗蝕劑遮罩來電沉積導電性金屬的方法中，使該抗蝕劑遮罩外緣伸出而形成鍍層，但存在下述問題：難以控制其伸出量，所構成的鍍層不能全部為相同的伸出長度；如果伸出部增大則會與相鄰的鍍層相連。又，如果鍍層變薄則伸出部的寬度和厚度均會變小，因而還存在與樹脂的密合性下降的問題。進一步，外緣伸出的鍍層的上表面由於鍍層的縱向和橫向的生長比率的關係而呈球狀，因此也是使接合的可靠性降低的要因。
又，專利文獻6所示的使用散射紫外光使抗蝕劑層的開口部的截面形狀形成為梯形的方法中，在使用的抗蝕劑層的厚度為50μm左右的情況下，紫外光被抗蝕劑吸收，越是接近基材方向，光越衰減，因而開口部的截面形狀的梯形的角度接近90度(亦即長方形)、進一步變得更大，形成上邊短的普通梯形形狀，金屬層或電極層的形狀不再是倒梯形，因此金屬層或電極層與樹脂的密合性降低。
又，雖可像專利文獻7所示般，藉由對半導體元件安裝面側的連接端子面的表面進行粗糙化來獲得一定程度的形成無引線封裝後的密封樹脂與引線端子的密合力，但是需要在粗糙面化的基底鍍層上積層形成半導體元件連接用的貴金屬鍍層，存在基底鍍層的粗糙面化的面被貴金屬鍍層包埋而導致粗糙面化狀態不足之虞，結果，存在發生端子脫落之不良之虞。
進一步，作為專利文獻5、6、7共同的課題，用於對基底鍍層進行粗糙化的鍍覆條件通常為低速鍍覆，因而半導體元件搭載用基板製造步驟中的生產率降低所造成的高成本成為需考慮的議題。又，貴金屬鍍層也是成本高的一大要因。另一方面，進一步強化與密封樹脂的結合性也是一個重要課題。
為了更加提高電極層與樹脂的密合性，有必要對電極層的最表面進行粗糙面化。為了提高與密封樹脂的密合性，雖然為了與專利文獻7記載的粗糙面化狀態相比進一步增大密合面積而增加電極層的厚度，進一步形成具有陷入於樹脂般的倒梯形截面形狀的電極是有效的，但有必要研究增加低速鍍覆的厚度所造成的生產率風險的惡化和貴金屬鍍層的成本高的問題，選定與密封樹脂的結合性高的貴金屬鍍層。
而經本案發明人反覆進行試驗，發現了與上述各專利文獻中揭示的技術相比，還存在可以將鍍層整體的厚度抑制為較薄而且顯著提高與密封樹脂的密合性的餘地。
進一步，本案發明人反覆進行試驗，發現了為了將鍍層整體的厚度抑制為較薄且維持顯著提高了與密封樹脂的密合性的狀態，還存在改善的餘地。
本發明是鑒於上述課題而做出，其目的為，提供一種半導體元件搭載用零件，其為在金屬板的上表面、側面、下表面中的至少與密封樹脂相接的上表面或側面實施了銀鍍覆的引線框、半導體封裝的製造時對金屬板實施加工或將金屬板去除的半導體元件搭載用基板等半導體元件搭載用零件，能夠一方面減少成本、作業時間而提高生產率，另一方面將包含銀鍍層的鍍層整體的厚度抑制為較薄並維持顯著提高了與密封樹脂的密合性的狀態。
為了解決上述課題，本發明的半導體元件搭載用零件的特徵在於，在成為半導體元件搭載用零件的基材的金屬板的上表面、側面、下表面中的至少上表面或側面，具備具有針狀突起群的粗糙化銀鍍層，並且具備覆蓋該粗糙化銀鍍層中針狀突起群的表面且厚度為0.4μm以上4.0μm以下的增強用鍍層作為最表層的鍍層，上述粗糙化銀鍍層具有在晶體方位<001>、<111>、<101>的各者的比率中晶體方位<101>的比率最高的晶體結構，上述增強用鍍層的表面沿襲上述粗糙化銀鍍層的針狀突起群而形成為具有相對於平滑面的表面積的表面積比成為1.30以上6.00以下的針狀突起群的形狀。
又，本發明的半導體元件搭載用零件中，上述粗糙化銀鍍層的平均晶體粒徑小於0.28μm較佳。
又，本發明的半導體元件搭載用零件中，在成為上述半導體元件搭載用零件的基材的金屬板與上述粗糙化銀鍍層之間具備基底鍍層較佳。
又，本發明的引線框的特徵在於，在由銅系材料構成的引線框基材的上表面、側面、下表面中的至少上表面或側面，具備具有針狀突起群的粗糙化銀鍍層，並且具備覆蓋該粗糙化銀鍍層中針狀突起群的表面且厚度為0.4μm 以上4.0μm以下的增強用鍍層作為最表層的鍍層，上述粗糙化銀鍍層具有在晶體方位<001>、<111>、<101>的各者的比率中晶體方位<101>的比率最高的晶體結構，上述增強用鍍層的表面沿襲上述粗糙化銀鍍層的針狀突起群而形成為具有相對於平滑面的表面積的表面積比成為1.30以上6.00以下的針狀突起群的形狀。
本發明的半導體元件搭載用基板的特徵在於，是具有藉由在由銅系材料構成的金屬板的上表面設置凹部而形成的柱狀端子部的半導體元件搭載用基板，在上述柱狀端子部的上表面具備具有針狀突起群的粗糙化銀鍍層，並且具備覆蓋該粗糙化銀鍍層中針狀突起群的表面且厚度為0.4μm以上4.0μm以下的增強用鍍層作為最表層的鍍層，上述粗糙化銀鍍層具有在晶體方位<001>、<111>、<101>的各者的比率中晶體方位<101>的比率最高的晶體結構，上述增強用鍍層的表面沿襲上述粗糙化銀鍍層的針狀突起群而形成為具有相對於平滑面的表面積的表面積比成為1.30以上6.00以下的針狀突起群的形狀。
又，本發明的半導體元件搭載用基板的特徵在於，是在金屬板的一個面具備僅由鍍層構成的柱狀端子部的半導體元件搭載用基板，上述柱狀端子部具備具有針狀突起群的粗糙化銀鍍層，並且具備覆蓋該粗糙化銀鍍層中針狀突起群的表面且厚度為0.4μm以上4.0μm以下的增強用鍍層作為最表層的鍍層，上述粗糙化銀鍍層具有在晶體方位<001>、<111>、<101>的各者的比率中晶體方位<101>的比率最高的晶體結構，上述增強用鍍層的表面沿襲上述粗糙化銀鍍層的針狀突起群而形成為具有相對於平滑面的表面積的表面積比成為1.30以上6.00以下的針狀突起群的形狀。
根據本發明，能得到一種半導體元件搭載用零件，其為在金屬板的上表面、側面、下表面中的至少與密封樹脂相接的上表面或側面實施了銀鍍覆的引線框、半導體封裝的製造時對金屬板實施加工或將金屬板去除的半導體 元件搭載用基板等半導體元件搭載用零件，能夠一方面減少成本、作業時間而提高生產率，另一方面將包含銀鍍層的鍍層整體的厚度抑制為較薄並維持顯著提高了與密封樹脂的密合性的狀態。
1-1、1-1’、1-2、1-2’、1-3、1-3’、1-4、1-4’:引線框
1-5、1-5’、1-5”、1-5'''、1-6、1-6’:半導體元件搭載用基板
2-1、2-1’、2-2、2-2’、2-3、2-3’、2-4、2-4’、2-5、2-5’、2-5”、2-5'''、2-6、2-6’:半導體封裝
10:引線框基材或半導體元件搭載用基板的基材(金屬板)
10a:內部連接用端子部
10b:外部連接用端子部
10c:墊部
10-1、10-3:柱狀端子部
10-2:凹部
11:粗糙化銀鍍層
11α:增強用鍍層
12-1、12-2:柱狀端子部
12:內部連接用鍍層
12a:內部連接用端子部
12b:外部連接用端子部
12c:墊部
13:外部連接用鍍層
14:焊料
15:密封樹脂
16:固晶材(Die Bond)
17:接合線
20:半導體元件
31、31-1、31-2:鍍覆用抗蝕劑遮罩
32:蝕刻用抗蝕劑遮罩或蝕刻(兼鍍覆)用抗蝕劑遮罩
32’:蝕刻兼鍍覆用抗蝕劑遮罩
R1、R2、R2’、R3:抗蝕劑層
[圖1]為表示本發明的第1實施形態涉及的引線框的一例的圖，(a)為俯視圖，(b)為示意性表示(a)的A-A截面的說明圖。
[圖2]為表示本發明的第1實施形態涉及的排列成多行的引線框的一例的俯視圖。
[圖3]為表示本發明的第1實施形態涉及的半導體元件安裝用的引線框的製造步驟的一例的說明圖。
[圖4]為表示使用了本發明的第1實施形態涉及的半導體元件安裝用的引線框的半導體封裝的製造步驟的一例的說明圖。
[圖5]為表示本發明的第2實施形態涉及的引線框的一例的圖，(a)為俯視圖，(b)為示意性表示(a)的B-B截面的說明圖。
[圖6]為表示本發明的第2實施形態涉及的排列成多行的引線框的一例的俯視圖。
[圖7]為表示本發明的第2實施形態涉及的半導體元件安裝用的引線框的製造步驟的一例的說明圖。
[圖8]為表示使用了本發明的第2實施形態涉及的半導體元件安裝用的引線框的半導體封裝的製造步驟的一例的說明圖。
[圖9]為表示本發明的第3實施形態涉及的引線框的一例的圖，(a)為俯視圖，(b)為仰視圖，(c)為示意性表示(a)的C-C截面的說明圖。
[圖10]為表示本發明的第3實施形態涉及的排列成多行的引線框的一例的俯視圖。
[圖11]為表示本發明的第3實施形態涉及的半導體元件安裝用的引線框的製造步驟的一例的說明圖。
[圖12]為表示使用了本發明的第3實施形態涉及的半導體元件安裝用的引線框的半導體封裝的製造步驟的一例的說明圖。
[圖13]為表示本發明的第4實施形態涉及的引線框的一例的圖，(a)為俯視圖，(b)為仰視圖，(c)為示意性表示(a)的D-D截面的說明圖。
[圖14]為表示本發明的第4實施形態涉及的排列成多行的引線框的一例的俯視圖。
[圖15]為表示本發明的第4實施形態涉及的半導體元件安裝用的引線框的製造步驟的一例的說明圖。
[圖16]為表示使用了本發明的第4實施形態涉及的半導體元件安裝用的引線框的半導體封裝的製造步驟的一例的說明圖。
[圖17]為表示本發明的第5實施形態涉及的引線框的一例的圖，(a)為俯視圖，(b)為仰視圖，(c)為示意性表示(a)的E-E截面的說明圖。
[圖18]為表示本發明的第5實施形態涉及的排列成多行的引線框的一例的俯視圖。
[圖19]為表示本發明的第5實施形態涉及的半導體元件安裝用的引線框的製造步驟的一例的說明圖。
[圖20]為表示使用了本發明的第5實施形態涉及的半導體元件安裝用的引線框的半導體封裝的製造步驟的一例的說明圖。
[圖21]為表示本發明的第6實施形態涉及的引線框的一例的圖，(a)為俯視圖，(b)為仰視圖，(c)為示意性表示(a)的F-F截面的說明圖。
[圖22]為表示本發明的第6實施形態涉及的排列成多行的引線框的一例的俯視圖。
[圖23]為表示本發明的第6實施形態涉及的半導體元件安裝用的引線框的製造步驟的一例的說明圖。
[圖24]為表示使用了本發明的第6實施形態涉及的半導體元件安裝用的引線框的半導體封裝的製造步驟的一例的說明圖。
[圖25]為表示本發明的第7實施形態涉及的引線框的一例的圖，(a)為俯視圖，(b)為仰視圖，(c)為示意性表示(a)的G-G截面的說明圖。
[圖26]為表示本發明的第7實施形態涉及的排列成多行的引線框的一例的俯視圖。
[圖27]為表示本發明的第7實施形態涉及的半導體元件安裝用的引線框的製造步驟的一例和另一例的說明圖。
[圖28]為表示使用了本發明的第7實施形態涉及的半導體元件安裝用的引線框的半導體封裝的製造步驟的一例和另一例的說明圖。
[圖29]為表示本發明的第8實施形態涉及的引線框的一例的圖，(a)為俯視圖，(b)為仰視圖，(c)為示意性表示(a)的H-H截面的說明圖。
[圖30]為表示本發明的第8實施形態涉及的排列成多行的引線框的一例的俯視圖。
[圖31]為表示本發明的第8實施形態涉及的半導體元件安裝用的引線框的製造步驟的一例和另一例的說明圖。
[圖32]為表示使用了本發明的第8實施形態涉及的半導體元件安裝用的引線框的半導體封裝的製造步驟的一例的說明圖。
[圖33]為表示本發明的第9實施形態涉及的半導體元件搭載用基板的一例的圖，(a)為俯視圖，(b)為仰視圖，(c)為示意性表示(a)的I-I截面的說明圖。
[圖34]為表示本發明的第9實施形態涉及的排列成多行的半導體元件搭載用基板的一例的俯視圖。
[圖35]為表示本發明的第9實施形態涉及的半導體元件搭載用基板的製造步驟的一例的說明圖。
[圖36]為表示使用了本發明的第9實施形態涉及的半導體元件搭載用基板的半導體封裝的製造步驟的一例的說明圖。
[圖37]為表示本發明的第10實施形態涉及的半導體元件搭載用基板的一例的圖，(a)為俯視圖，(b)為仰視圖，(c)為示意性表示(a)的J-J截面的說明圖。
[圖38]為表示本發明的第10實施形態涉及的半導體元件搭載用基板的製造步驟的一例的說明圖。
[圖39]為表示使用了本發明的第10實施形態涉及的半導體元件搭載用基板的半導體封裝的製造步驟的一例的說明圖。
[圖40]為表示本發明的第11實施形態涉及的半導體元件搭載用基板的一例的圖，(a)為俯視圖，(b)為仰視圖，(c)為示意性表示(a)的K-K截面的說明圖。
[圖41]為表示本發明的第11實施形態涉及的排列成多行的半導體元件搭載用基板的一例的俯視圖。
[圖42]為表示本發明的第11實施形態涉及的半導體元件搭載用基板的製造步驟的一例的說明圖。
[圖43]為表示使用了本發明的第11實施形態涉及的半導體元件搭載用基板的半導體封裝的製造步驟的一例的說明圖。
[圖44]為表示本發明的第12實施形態涉及的半導體元件搭載用基板的一例的圖，(a)為俯視圖，(b)為仰視圖，(c)為示意性表示(a)的L-L截面的說明 圖。
[圖45]為表示本發明的第12實施形態涉及的半導體元件搭載用基板的製造步驟的一例的說明圖。
[圖46]為表示使用了本發明的第12實施形態涉及的半導體元件搭載用基板的半導體封裝的製造步驟的一例的說明圖。
[圖47]為表示本發明的第13實施形態涉及的半導體元件搭載用基板的一例的圖，(a)為俯視圖，(b)為示意性表示(a)的M-M截面的說明圖。
[圖48]為本發明的第13實施形態涉及的排列成多行的半導體元件搭載用基板的一例的俯視圖。
[圖49]為表示本發明的第13實施形態涉及的半導體元件搭載用基板的製造步驟的一例的說明圖。
[圖50]為表示使用了本發明的第13實施形態涉及的半導體元件搭載用基板的半導體封裝的製造步驟的一例的說明圖。
[圖51]為表示本發明的第14實施形態涉及的半導體元件搭載用基板的一例的圖，(a)為俯視圖，(b)為示意性表示(a)的N-N截面的說明圖。
[圖52]為本發明的第14實施形態涉及的排列成多行的半導體元件搭載用基板的一例的俯視圖。
[圖53]為表示本發明的第14實施形態涉及的半導體元件搭載用基板的製造步驟的一例的說明圖。
[圖54]為表示使用了本發明的第14實施形態涉及的半導體元件搭載用基板的半導體封裝的製造步驟的一例的說明圖。
在說明實施形態之前，對導出本發明的經過和本發明的作用效果 進行說明。
導出本發明的中間階段的作為半導體元件搭載用零件的引線框
本案發明人認為，為了一方面減少用於形成表面的粗糙化面的成本、作業時間而提高生產率，另一方面提高與密封樹脂的密合性並且使鍍層整體的厚度薄，需要對於引線框基材，在不設置表面經粗糙化的基底鍍層，且不對平滑的銀鍍層的表面進行粗糙化的情況下形成表面經粗糙化的銀鍍層，或者，平滑地形成基底鍍層，在其上在不對平滑的銀鍍層的表面進行粗糙化的情況下形成表面經粗糙化的銀鍍層。
於是，本案發明人在反覆試驗的過程中，導出了如下的引線框：在由銅系材料構成的引線框基材的上表面、側面、下表面中的至少與密封樹脂相接的上表面或側面，作為在不對平滑的銀鍍層的表面進行粗糙化的情況下將表面經粗糙化後的銀鍍層，具備具有針狀突起群的粗糙化銀鍍層作為最表層的鍍層。
此外，本案的引線框中，粗糙化銀鍍層所具有的針狀突起群是指表面積比(此處是指粗糙化銀鍍層的表面積相對於平滑面的表面積的比率)為1.30以上6.00以下的複數個針狀突起的集合體。
發現了如果將粗糙化銀鍍層形成為具有如此表面積比的針狀突起群的形態，則密封樹脂容易流入至各個針狀突起的基部，在密封樹脂硬化時能夠發揮由接觸面積的增加、凹凸形狀帶來的物理固定效果。
進一步，本案發明人反覆試驗，結果發現了具有針狀突起群的粗糙化銀鍍層是藉由增大了既定的晶體方位的比率的晶體結構生長而形成的，該晶體結構不同於以往的平滑的銀鍍層的晶體結構、不同於對平滑的銀鍍層的表面進行粗糙化而形成有粗糙化面的粗糙化銀鍍層的晶體結構；以及藉由該晶體結構大幅生長而形成的具有針狀突起群的粗糙化面與藉由以往的技術形成的粗糙化面相比，有顯著提高與密封樹脂的密合性的效果，從而導出了如下引線框。
上述引線框在由銅系材料構成的引線框基材的上表面、側面、下表面中的至少與密封樹脂相接的上表面或側面具備具有針狀突起群的粗糙化銀鍍層作為最表層的鍍層，粗糙化銀鍍層具有晶體方位<001>、<111>、<101>的各者的比率中晶體方位<101>的比率最高的晶體結構。
如果如上述引線框般，粗糙化銀鍍層具有表面積比(此處為粗糙化銀鍍層的表面積相對於平滑面的表面積的比率)成為1.30以上6.00以下的針狀突起群，則密封樹脂變得容易流入至各個針狀突起的基部。因此，能夠在密封樹脂硬化時發揮由接觸面積的增加、凹凸形狀帶來的物理固定效果，得到良好的密合性。此外，針狀突起群中各個針狀突起的延伸方向不同，當然包括上方、斜向，還包括彎曲的針的形狀。如果是針狀突起群中各個針狀突起以放射線狀隨機延伸的形態，則能夠進一步提高對密封樹脂的固定效果。
而且，如果如上述引線框般，將在由銅系材料構成的引線框基材的整面上作為最表層的鍍層而具備的具有針狀突起群的粗糙化銀鍍層設為具有在晶體方位<001>、<111>、<101>的各者的比率中晶體方位<101>的比率最高的晶體結構的構成，則例如與具有由表面積比(此處為銀鍍層的表面積相對於平滑面的表面積的比率)小於1.30的凹凸所形成的粗糙化面的銀鍍層相比或與具有不同於在晶體方位<001>、<111>、<101>的各者的比率中晶體方位<101>的比率最高的晶體結構的以往晶體結構且藉由對平滑的銀鍍層的表面進行粗糙化而形成有粗糙化面的粗糙化銀鍍層相比，密封樹脂更容易進入至深部，能夠進一步提高與密封樹脂的密合性。
又，如果設為上述引線框般，在上表面側的搭載半導體元件的半導體元件搭載部、直接或透過線與半導體元件進行電性連接的內部連接用端子部、下表面側的進行與外部設備的電性連接的外部連接用端子部中，利用粗糙化銀鍍層的針狀突起群，增加與焊料、焊膏等連接構件的接觸面積，從而能夠防止水分 的浸入，並且因熱膨脹造成的形變被抑制，連接構件與鍍覆被膜間的脫層被抑制。
此外，上述引線框的具有在晶體方位<001>、<111>、<101>的各者的比率中晶體方位<101>的比率最高的晶體結構的具有針狀突起群的粗糙化銀鍍層可以將引線框基材作為基底來形成。
又，如果設為上述引線框般，利用具有在晶體方位<001>、<111>、<101>的比率中晶體方位<101>的比率最高的晶體結構的具有針狀突起群的粗糙化銀鍍層，能夠顯著提高與密封樹脂的密合性，其結果，在需要形成用於抑制在高溫環境下作為引線框基材材料的銅的擴散的屏障鍍層來作為基底鍍層的情況下，將屏障鍍層較薄且平滑地形成至抑制基底銅擴散的厚度即足夠，不需要形成表面經粗糙化的屏障鍍層。
又，具有在晶體方位<001>、<111>、<101>的各者的比率中晶體方位<101>的比率最高的晶體結構的具有針狀突起群的粗糙化銀鍍層可以藉由後述條件下的銀鍍覆，在不用對平滑的銀鍍層的表面進行粗糙化的情況下來形成。
因此，如果設為上述引線框般，則能夠使得用於提高與樹脂的密合性的粗糙化面的形成成本最小化，並且能夠使鍍層整體的厚度最小化。
導出本發明的中間階段的作為半導體元件搭載用零件的半導體元件搭載用基板(其1)
關於具有藉由在由銅系材料構成的金屬板的上表面設置凹部而形成的柱狀端子部的半導體元件搭載用基板，作為提高柱狀端子部與樹脂的密合性的策略，本案發明人研究了以表面成為粗糙化面的方式形成柱狀端子部的上表面的基底鍍層，在其上按照沿著粗糙化面的形狀的方式積層貴金屬鍍層。但是，為了將基底鍍層的表面的粗糙化面形成為具有即使積層有貴金屬鍍層也能提高與樹脂的密合性的凹凸形狀的面，需要較厚地形成基底鍍層，而且，由於用於對 基底鍍層進行粗糙化的鍍覆速度為慢速，作業時間增加，成本變高，生產率會下降。
又，作為用於提高與樹脂的密合性的另一策略，本案發明人研究了在柱狀端子部的上表面的表面形成平滑的貴金屬鍍層後，對貴金屬鍍層的表面進行粗糙化。但是，為了將貴金屬鍍層的表面形成為具有能夠提高與樹脂的密合性的凹凸形狀的粗糙化面，需要將形成粗糙化面之前的平滑的貴金屬鍍層較厚地形成，因此貴金屬鍍層的成本增加，生產率會下降。
接下來，為了一方面減少用於形成表面的粗糙化面的成本、作業時間而提高生產率，另一方面提高與密封樹脂的密合性並且使鍍層整體的厚度薄，本案發明人認為需要對於柱狀端子部的上表面，不設置表面經粗糙化的基底鍍層，且在不對平滑的銀鍍層的表面進行粗糙化的情況下形成表面經粗糙化的銀鍍層。
之後，本案發明人在反覆試驗的過程中，導出了一種半導體元件搭載用基板，在柱狀端子部的上表面，作為在不對平滑的銀鍍層的表面進行粗糙化的情況下將表面經粗糙化後的銀鍍層，具備具有針狀突起群的粗糙化銀鍍層作為最表層的鍍層。
此外，藉由在本案金屬板的上表面設置凹部而形成的具有柱狀端子部的類型的半導體元件搭載用基板中，粗糙化銀鍍層所具有的針狀突起群是指表面積比(此處是指粗糙化銀鍍層的表面積相對於平滑面的表面積的比率)成為1.30以上6.00以下的複數個針狀突起的集合體。
發現了如果將粗糙化銀鍍層形成為具有成為如此表面積比的針狀突起群的形態，則密封樹脂容易流入至各個針狀突起的基部，密封樹脂硬化時能發揮由接觸面積的增加、凹凸形狀帶來的物理固定效果。
進一步，本案發明人反覆試驗，結果發現了，具有針狀突起群的 粗糙化銀鍍層藉由增大了既定的晶體方位的比率的晶體結構生長而形成，該晶體結構不同於以往的平滑的銀鍍層的晶體結構、不同於對平滑的銀鍍層的表面進行粗糙化而形成有粗糙化面的粗糙化銀鍍層的晶體結構；以及藉由該晶體結構大幅生長而形成的具有針狀突起群的粗糙化面與藉由以往的技術形成的粗糙化面相比，有顯著提高與密封樹脂的密合性的效果，從而導出了如下半導體元件搭載用基板。
上述半導體元件搭載用基板是具有藉由在由銅系材料構成的金屬板的上表面設置凹部而形成的柱狀端子部的半導體元件搭載用基板，在柱狀端子部的上表面，具備具有針狀突起群的粗糙化銀鍍層作為最表層的鍍層，粗糙化銀鍍層具有在晶體方位<001>、<111>、<101>的各者的比率中晶體方位<101>的比率最高的晶體結構。
如果如上述半導體元件搭載用基板般，粗糙化銀鍍層具有成為1.30以上6.00以下的表面積比(此處為粗糙化銀鍍層的表面積相對於平滑面的表面積的比率)的針狀突起群，則密封樹脂容易流入至各個針狀突起的基部。因此，密封樹脂硬化時能夠發揮由接觸面積的增加、凹凸形狀帶來的物理固定效果，得到良好的密合性。此外，針狀突起群中各個針狀突起的延伸方向不同，當然包括上方、斜向，還包括彎曲的針的形狀。如果是針狀突起群中各個針狀突起以放射線狀隨機延伸的形態，則能夠進一步提高對密封樹脂的固定效果。
而且，如果如上述半導體元件搭載用基板般，將在柱狀端子部的上表面作為最表層的鍍層而具備的具有針狀突起群的粗糙化銀鍍層設為具有在晶體方位<001>、<111>、<101>的各者的比率中晶體方位<101>的比率最高的晶體結構的構成，則例如與具有由表面積比(此處為銀鍍層的表面積相對於平滑面的表面積的比率)小於1.30的凹凸所形成的粗糙化面的銀鍍層、具有以往的晶體結構的藉由對平滑的銀鍍層的表面進行粗糙化而形成有粗糙化面的粗糙化銀 鍍層相比，密封樹脂更容易進入至深部，能夠進一步提高與密封樹脂的密合性，該以往的晶體結構不同於在晶體方位<001>、<111>、<101>的各者的比率中晶體方位<101>的比率最高的晶體結構。
又，如果設為上述半導體元件搭載用基板般，則在柱狀端子部的上表面側的搭載半導體元件的半導體元件搭載部、直接或透過線與半導體元件進行電性連接的內部連接用端子部中，利用粗糙化銀鍍層的針狀突起群增加與焊料、焊膏等連接構件的接觸面積，從而能夠防止水分的浸入，並且因熱膨脹造成的形變被抑制，連接構件與鍍覆被膜間的脫層被抑制。
此外，關於上述半導體元件搭載用基板的具有在晶體方位<001>、<111>、<101>的各者的比率中晶體方位<101>的比率最高的晶體結構，且具有針狀突起群的粗糙化銀鍍層，能夠將成為半導體元件搭載用基板基材的金屬板的上表面中對應於柱狀端子部的區域作為基底而形成。
又，如果設為上述半導體元件搭載用基板般，則利用具有在晶體方位<001>、<111>、<101>的比率中晶體方位<101>的比率最高的晶體結構且具有針狀突起群的粗糙化銀鍍層，能夠顯著提高與密封樹脂的密合性，其結果，在需要形成用於抑制在高溫環境下作為柱狀端子部材料的銅的擴散的屏障鍍層來作為基底鍍層的情況下，將屏障鍍層較薄且平滑地形成至抑制基底的銅的擴散的厚度即足夠，不需要形成表面經粗糙化的屏障鍍層。
又，具有在晶體方位<001>、<111>、<101>的各者的比率中晶體方位<101>的比率最高的晶體結構且具有針狀突起群的粗糙化銀鍍層能夠藉由後述條件下的銀鍍覆，在不用對平滑的銀鍍層的表面進行粗糙化的情況下來形成。
因此，如果設為上述半導體元件搭載用基板般，則能夠使得用於提高與樹脂的密合性的粗糙化面的形成成本最小化，並且能夠使鍍層整體的厚度最小化。
導出本發明的中間階段的作為半導體元件搭載用零件的半導體 元件搭載用基板(其2)
關於在金屬板的一個面具備僅由鍍層構成的柱狀端子部的半導體元件搭載用基板，作為提高用作半導體封裝的端子等僅由鍍層構成的柱狀端子部與樹脂的密合性的策略，本案發明人研究了以表面成為粗糙化面的方式形成柱狀端子部的上表面的基底鍍層，在其上按照沿著粗糙化面的形狀的方式積層貴金屬鍍層。但是，為了將基底鍍層的表面的粗糙化面形成為具有即使積層有貴金屬鍍層也能提高與樹脂的密合性的凹凸形狀的面，需要較厚地形成基底鍍層，而且，由於用於對基底鍍層進行粗糙化的鍍覆速度為慢速，因此作業時間增加，成本變高，生產率會下降。
又，作為用於提高與樹脂的密合性的另一策略，本案發明人研究了由平滑的貴金屬鍍層形成柱狀端子部的上表面後，對貴金屬鍍層的表面進行粗糙化。但是，為了將貴金屬鍍層的表面形成為具有能夠提高與樹脂的密合性的凹凸形狀的粗糙化面，需要將形成粗糙化面之前的平滑的貴金屬鍍層較厚地形成，因此貴金屬鍍層的成本增加，生產率會下降。
接下來，為了一方面減少用於形成表面的粗糙化面的成本、作業時間而提高生產率，另一方面提高與密封樹脂的密合性並且使鍍層整體的厚度薄，關於金屬板所具備的柱狀端子部的構成，本案發明人認為需要平滑地積層基底鍍層，且以不對平滑的銀鍍層的表面進行粗糙化的方式在其上形成表面經粗糙化的銀鍍層。
而且，本案發明人在反覆試驗的過程中，導出了一種半導體元件搭載用基板，其中，作為半導體元件搭載用基板所具備的僅由鍍層構成的柱狀端子部的構成，在基底鍍層的上表面，作為表面經粗糙化的銀鍍層而在不對平滑的銀鍍層的表面進行粗糙化的情況下具備具有針狀突起群的粗糙化銀鍍層作為最表層的鍍層。
此外，在本案金屬板的一個面具備僅由鍍層構成的柱狀端子部類型的半導體元件搭載用基板中，粗糙化銀鍍層所具有的針狀突起群是指表面積比(此處是指粗糙化銀鍍層的表面積相對於平滑面的表面積的比率)成為1.30以上6.00以下的複數個針狀突起的集合體。
發現了如果將粗糙化銀鍍層形成為具有成為如此表面積比的針狀突起群的形態，則密封樹脂容易流入至各個針狀突起的基部，密封樹脂硬化時能夠發揮由接觸面積的增加、凹凸形狀帶來的物理固定效果，且與以往的技術相比，能夠得到良好的密合性。
進一步，本案發明人反覆試驗，結果發現了具有針狀突起群的粗糙化銀鍍層藉由增大了既定的晶體方位的比率的晶體結構生長而形成，該晶體結構不同於以往的平滑的銀鍍層的晶體結構、不同於對平滑的銀鍍層的表面進行粗糙化而形成有粗糙化面的粗糙化銀鍍層的晶體結構；以及藉由該晶體結構大幅生長而形成的具有針狀突起群的粗糙化面與藉由以往的技術形成的粗糙化面相比，有顯著提高與密封樹脂的密合性的效果，從而導出了如下半導體元件搭載用基板。
上述半導體元件搭載用基板為在金屬板的一個面具備僅由鍍層構成的柱狀端子部的半導體元件搭載用基板，柱狀端子部具備具有針狀突起群的粗糙化銀鍍層作為最表層的鍍層，粗糙化銀鍍層具有在晶體方位<001>、<111>、<101>的各者的比率中晶體方位<101>的比率最高的晶體結構。
如果如上述半導體元件搭載用基板般，粗糙化銀鍍層具有成為1.30以上6.00以下表面積比(此處為粗糙化銀鍍層的表面積相對於平滑面的表面積的比率)的針狀突起群，則密封樹脂容易流入至各個針狀突起的基部。因此，能夠在密封樹脂硬化時發揮由接觸面積的增加、凹凸形狀帶來的物理固定效果，得到良好的密合性。此外，針狀突起群中各個針狀突起的延伸方向不同， 當然包括上方、斜向，還包括彎曲的針的形狀。如果是針狀突起群中各個針狀突起以放射線狀隨機延伸的形態，則能夠進一步提高對密封樹脂的固定效果。
而且，如果如上述半導體元件搭載用基板般，將在柱狀端子部的基底鍍層的上表面作為最表層的鍍層而具備的具有針狀突起群的粗糙化銀鍍層設為具有在晶體方位<001>、<111>、<101>的各者的比率中晶體方位<101>的比率最高的晶體結構的構成，則例如與具有由表面積比(此處為銀鍍層的表面積相對於平滑面的表面積的比率)小於1.30的凹凸所形成的粗糙化面的銀鍍層、具有以往的晶體結構的藉由對平滑的銀鍍層的表面進行粗糙化而形成粗糙化面的粗糙化銀鍍層相比，密封樹脂更容易進入至深部，能夠進一步提高與密封樹脂的密合性，該以往的晶體結構不同於在晶體方位<001>、<111>、<101>的各者的比率中晶體方位<101>的比率最高的晶體結構。
又，如果設為上述半導體元件搭載用基板般，則在柱狀端子部的上表面側的搭載半導體元件的半導體元件搭載部、直接或藉由線與半導體元件進行電性連接的內部連接用端子部中，利用粗糙化銀鍍層的針狀突起群增加與焊料、焊膏等連接構件的接觸面積，從而能夠防止水分的浸入，並且因熱膨脹造成的形變被抑制，連接構件與鍍覆被膜間的脫層被抑制。
又，如果設為上述半導體元件搭載用基板般，則利用具有在晶體方位<001>、<111>、<101>的比率中晶體方位<101>的比率最高的晶體結構，且具有針狀突起群的粗糙化銀鍍層，能夠顯著提高與密封樹脂的密合性，其結果，只要較薄且平滑地形成柱狀端子部的基底鍍層即足夠，不需要形成表面經粗糙化的基底鍍層。
又，具有在晶體方位<001>、<111>、<101>的各者的比率中晶體方位<101>的比率最高的晶體結構，且具有針狀突起群的粗糙化銀鍍層能夠藉由後述條件下的銀鍍覆，在不用對平滑的銀鍍層的表面進行粗糙化的情況下來形成。
因此，如果設為上述半導體元件搭載用基板般，則能夠使得用於提高與樹脂的密合性的粗糙化面的形成成本最小化，並且使鍍層整體的厚度最小化。
導出本發明的中間階段的作為半導體元件搭載用零件的引線框、半導體元件搭載用基板的改善點
進一步，關於這些作為引線框、半導體元件搭載用基板而構成的半導體元件搭載用零件，本案發明人反覆進行試驗，結果發現了藉由增強粗糙化銀鍍層中的針狀突起群，能夠維持顯著提高了與密封樹脂的密合性的狀態，從而導出了本發明。
本發明的半導體元件搭載用零件中，在成為半導體元件搭載用零件的基材的金屬板的上表面、側面、下表面中的至少上表面或側面，具備具有針狀突起群的粗糙化銀鍍層，並且具備覆蓋該粗糙化銀鍍層中針狀突起群的表面的增強用鍍層作為最表層的鍍層，粗糙化銀鍍層具有在晶體方位<001>、<111>、<101>的各者的比率中晶體方位<101>的比率最高的晶體結構，增強用鍍層的表面沿襲粗糙化銀鍍層的針狀突起群而形成為具有相對於平滑面的表面積的表面積比成為1.30以上6.00以下的針狀突起群的形狀。
如果像本發明的半導體元件搭載用零件般，設為以下構成：具備覆蓋粗糙化銀鍍層中針狀突起群的表面的增強用鍍層作為最表層的鍍層，粗糙化銀鍍層具有在晶體方位<001>、<111>、<101>的各者的比率中晶體方位<101>的比率最高的晶體結構，增強用鍍層的表面沿襲粗糙化銀鍍層的針狀突起群而形成為具有相對於平滑面的表面積的表面積比成為1.30以上6.00以下的針狀突起群的形狀，則粗糙化銀鍍層中的針狀突起群的強度被增強用鍍層強化，變得難以折斷。
因此，如果設為像本發明的半導體元件搭載用零件般，則能夠防止因粗糙化銀鍍層中的針狀突起群的折斷造成的與樹脂的密合性降低，能夠維持顯著提 高了與密封樹脂的密合性的狀態。
此外，本發明的半導體元件搭載用零件中，覆蓋粗糙化銀鍍層中針狀突起群的表面的增強用鍍層的厚度設為如下的厚度：能夠沿襲粗糙化銀鍍層的針狀突起群，維持相對於平滑面的表面積的表面積比成為1.30以上6.00以下，且能夠維持針狀突起群不發生剝落折斷的強度的厚度。
例如，由銀鍍層構成增強用鍍層的情況下，增強用鍍層的厚度理想是設為0.4μm以上4.0μm以下，較佳為1.0μm，由鎳鍍層構成的情況下，增強用鍍層的厚度理想是設為0.4μm以上4.0μm以下，較佳為1.0μm。
如果由這些鍍層構成時的增強用鍍層的厚度小於0.4μm，則容易發生剝落折斷。另一方面，如果超過4.0μm，則增強用鍍層的表面相對於平滑面的表面積的表面積比會低於1.30。
又，由鎳鍍層構成增強用鍍層的情況下，在鎳鍍層上依序積層鈀鍍層、金鍍層。
鈀鍍層的厚度理想是設為0.005μm以上0.1μm以下，較佳為0.01μm。金鍍層的厚度理想是設為0.0005μm以上0.01μm以下，較佳為0.001μm。如果為這些範圍的厚度，則即使積層鈀鍍層、金鍍層，也能將增強用鍍層的表面相對於平滑面的表面積的表面積比維持在1.30以上6.00以下的範圍。
此外，將增強用鍍層設為依序積層鎳鍍層、鈀鍍層、金鍍層的構成的情況下，增強用鍍層的總厚度的上限也設為4.0μm。
又，本發明的半導體元件搭載用零件中，較佳為粗糙化銀鍍層的平均晶體粒徑小於0.28μm。
如果粗糙化銀鍍層的平均晶體粒徑為0.28μm以上，則銀鍍覆的晶體在高度方向上生長時晶體彼此的間隔變寬，無法得到1.30以上6.00以下的表面積比(此處為粗糙化銀鍍層的表面積相對於平滑面的表面積的比率)。
如果粗糙化銀鍍層的平均晶體粒徑小於0.28μm，則銀鍍覆的晶體在高度方向上生長時晶體彼此的間隔變窄，可得到1.30以上6.00以下的表面積比(此處為粗糙化銀鍍層的表面積相對於平滑面的表面積的比率)。此外，更佳為粗糙化銀鍍層的平均晶體粒徑為0.15μm以上0.25μm以下。
此外，本發明的半導體元件搭載用零件中，亦可在成為半導體元件搭載用零件的基材的金屬板與粗糙化銀鍍層之間，具備基底鍍層。
此外，本發明的半導體元件搭載用零件中具有在晶體方位<001>、<111>、<101>的各者的比率中晶體方位<101>的比率最高的晶體結構且具有針狀突起群的粗糙化銀鍍層能夠藉由使用由甲磺酸系銀鍍覆液構成的銀濃度1.0g/L以上10g/L以下的銀鍍浴，在溫度55℃以上65℃以下、電流密度3A/dm2以上20A/dm2以下進行5~60秒鍍覆而得。
本發明的作為半導體元件搭載用零件的引線框
本發明的引線框為：在由銅系材料構成的引線框基材的上表面、側面、下表面中的至少與密封樹脂相接的上表面或側面具備具有針狀突起群的粗糙化銀鍍層，並且具備覆蓋粗糙化銀鍍層中針狀突起群的表面的增強用鍍層作為最表層的鍍層，粗糙化銀鍍層具有在晶體方位<001>、<111>、<101>的各者的比率中晶體方位<101>的比率最高的晶體結構，增強用鍍層的表面沿襲粗糙化銀鍍層的針狀突起群而形成為具有相對於平滑面的表面積的表面積比成為1.30以上6.00以下的針狀突起群的形狀。
此外，本發明的引線框中，亦可以在引線框基材與粗糙化銀鍍層之間具備基底鍍層。
本發明的引線框中的粗糙化銀鍍層所具有的針狀突起群的形狀，較佳為不對其基底的表面形態帶來任何影響而僅由粗糙化銀鍍層形成的形狀，但基底的表面狀態亦可以是平滑的也可以是經粗糙化的。如果考慮到生產率等成本，則 基底較佳為在引線框基材的表面僅實施活性化處理，且在其上形成粗糙化銀鍍層。當考慮高溫環境下，作為基底的引線框基材材料的銅的擴散的影響時，理想是在引線框基材與粗糙化銀鍍層之間設置平滑的基底鍍層作為屏障鍍層。該情況中，只要將鍍層較薄且平滑地形成為抑制基底的銅的擴散的厚度即足夠，因此較佳為薄的基底鍍層。
又，本發明的引線框中，在不設置基底鍍層而是直接在引線框基材的上表面、側面、下表面中的至少上表面或側面上形成包含粗糙化銀鍍層的銀鍍層時，理想是在引線框基材的上表面、側面、下表面中的至少上表面或側面的表面形成0.2μm以上3.0μm以下的銀衝擊鍍層，更佳為形成1.5μm，且在其上積層0.2μm以上3.0μm以下的在表面具有針狀突起群的粗糙化銀鍍層，更佳為積層0.5μm。
在基底設置例如鎳鍍層作為屏障鍍層時，引線框基材的上表面、側面、下表面中的至少上表面或側面所具備的鎳鍍層的厚度較佳為0.3μm以上3.0μm以下。詳細而言，理想是在引線框基材的上表面、側面、下表面中的至少上表面或側面的表面形成0.3μm以上3.0μm以下的鎳鍍層、較佳為形成1.0μm，在其上積層0.2μm以上3.0μm以下的在表面具有針狀突起群的粗糙化銀鍍層、較佳為積層0.5μm。
在基底的鎳鍍層與粗糙化銀鍍層之間例如設置鈀鍍層時，鈀鍍層的厚度較佳為0.005μm以上0.1μm以下。詳細而言，理想是在引線框基材的上表面、側面、下表面中的至少上表面或側面的表面所形成的鎳鍍層上，形成0.005μm以上0.1μm以下的鈀鍍層，較佳為形成0.01μm。
在基底的鎳鍍層和鈀鍍層與粗糙化銀鍍層之間，例如設置金鍍層時，金鍍層的厚度較佳為0.0005μm以上0.01μm以下。詳細而言，理想是在引線框基材的上表面、側面、下表面中的至少上表面或側面的表面所形成的鎳鍍層和鈀鍍層 上，形成0.0005μm以上0.01μm以下的金鍍層，較佳為形成0.001μm。
這些情況中，作為覆蓋粗糙化銀鍍層中的針狀突起群的表面的增強用鍍層，積層0.4μm以上4.0μm以下的銀閃鍍層。更佳為積層1.0μm。
此外，作為覆蓋粗糙化銀鍍層中的針狀突起群的表面的增強用鍍層，亦可替代銀閃鍍層，積層由厚度0.4μm以上4.0μm以下、較佳為1.0μm的鎳鍍層，厚度0.005μm以上0.1μm以下、較佳為0.01μm的鈀鍍層，厚度0.0005μm以上0.01μm以下、較佳為0.001μm的金鍍層這3層構成的鍍層。將增強用鍍層設為依序積層了鎳鍍層、鈀鍍層、金鍍層的構成的情況中，增強用鍍層的總厚度的上限設為4.0μm。
本發明的作為半導體元件搭載用零件的半導體元件搭載用基板(其1)
本發明的一種型態的半導體元件搭載用基板是具有藉由在由銅系材料構成的金屬板的上表面設置凹部而形成的柱狀端子部的半導體元件搭載用基板，在柱狀端子部的上表面具備具有針狀突起群的粗糙化銀鍍層，並且具備覆蓋粗糙化銀鍍層中針狀突起群的表面的增強用鍍層作為最表層的鍍層，粗糙化銀鍍層具有在晶體方位<001>、<111>、<101>的各者的比率中晶體方位<101>的比率最高的晶體結構，增強用鍍層的表面沿襲粗糙化銀鍍層的針狀突起群而形成為具有相對於平滑面的表面積的表面積比成為1.30以上6.00以下的針狀突起群的形狀。
此外，本發明的一種型態的半導體元件搭載用基板中，亦可以在柱狀端子部的上表面與粗糙化銀鍍層之間具備基底鍍層。
本發明的一種型態的半導體元件搭載用基板中的粗糙化銀鍍層所具有的針狀突起群的形狀，較佳為不對其基底的表面形態造成任何影響而僅由粗糙化銀鍍層形成的形狀，但基底的表面狀態亦可以是平滑的，也可以是經粗糙化的。 如果考慮到生產率等成本，則基底較佳為在作為半導體元件搭載用基板的基材的金屬板的上表面中的對應於柱狀端子部的區域的表面僅實施活性化處理，且在其上形成粗糙化銀鍍層。當考慮高溫環境下，作為基底的柱狀端子部的材料的銅的擴散的影響時，理想是在柱狀端子部與粗糙化銀鍍層之間設置平滑的基底鍍層作為屏障鍍層。該情況中，只要將鍍層較薄且平滑地形成為抑制基底的銅的擴散的厚度即足夠，因此較佳為薄的基底鍍層。
又，本發明的一種型態的半導體元件搭載用基板中，在不設置基底鍍層而是直接在柱狀端子部的上表面上形成包含粗糙化銀鍍層的銀鍍層時，理想是在成為半導體元件搭載用基板的基材的金屬板的上表面中的對應於柱狀端子部的區域的表面上形成0.2μm以上3.0μm以下的銀衝擊鍍層、更佳為形成1.5μm，且在其上積層0.2μm以上3.0μm以下的在表面具有針狀突起群的粗糙化銀鍍層，更佳為積層0.5μm。
在基底設置例如鎳鍍層作為屏障鍍層時，柱狀端子部的上表面所具備的鎳鍍層的厚度較佳為0.3μm以上3.0μm以下。詳細而言，理想是在成為半導體元件搭載用基板的基材的金屬板的上表面中的對應於柱狀端子部的區域的表面上形成0.3μm以上3.0μm以下的鎳鍍層、較佳為形成1.0μm，且在其上積層0.2μm以上3.0μm以下的在表面具有針狀突起群的粗糙化銀鍍層、較佳為積層0.5μm。
在基底的鎳鍍層與粗糙化銀鍍層之間例如設置鈀鍍層時，鈀鍍層的厚度較佳為0.005μm以上0.1μm以下。詳細而言，理想是在成為半導體元件搭載用基板的基材的金屬板的上表面中的對應於柱狀端子部的區域的表面所形成的鎳鍍層上形成0.005μm以上0.1μm以下的鈀鍍層，較佳為形成0.01μm。
在基底的鎳鍍層和鈀鍍層與粗糙化銀鍍層之間例如設置金鍍層時，金鍍層的厚度較佳為0.0005μm以上0.01μm以下。詳細而言，理想是在成為半導體元件搭載用基板的基材的金屬板的上表面中對應於柱狀端子部的區域的表面所形成 的鎳鍍層和鈀鍍層上形成0.0005μm以上0.01μm以下的金鍍層、較佳為形成0.001μm。
這些情況中，作為覆蓋粗糙化銀鍍層中針狀突起群的表面的增強用鍍層，積層0.4μm以上4.0μm以下的銀閃鍍層。更佳為積層1.0μm。
此外，作為覆蓋粗糙化銀鍍層中針狀突起群的表面的增強用鍍層，亦可以替代銀閃鍍層，積層由厚度0.4μm以上4.0μm以下、較佳為1.0μm的鎳鍍層，厚度0.005μm以上0.1μm以下、較佳為0.01μm的鈀鍍層，厚度0.0005μm以上0.01μm以下、較佳為0.001μm的金鍍層這3層構成的鍍層。將增強用鍍層設為依序積層了鎳鍍層、鈀鍍層、金鍍層的構成的情況下，增強用鍍層的總厚度的上限設為4.0μm。
本發明的作為半導體元件搭載用零件的半導體元件搭載用基板(其2)
又，本發明的另一型態的半導體元件搭載用基板是在金屬板的一個面具備僅由鍍層構成的柱狀端子部的半導體元件搭載用基板，柱狀端子部具備具有針狀突起群的粗糙化銀鍍層，並且具備覆蓋該粗糙化銀鍍層中針狀突起群的表面的增強用鍍層作為最表層的鍍層，粗糙化銀鍍層具有在晶體方位<001>、<111>、<101>的各者的比率中晶體方位<101>的比率最高的晶體結構，增強用鍍層的表面沿襲粗糙化銀鍍層的針狀突起群而形成為具有相對於平滑面的表面積的表面積比成為1.30以上6.00以下的針狀突起群的形狀。
又，本發明的另一型態的半導體元件搭載用基板中，較佳是構成為柱狀端子部中與金屬板相接的鍍層為金鍍層。
又，本發明的另一型態的半導體元件搭載用基板中，較佳為柱狀端子部中比增強用鍍層更下層的鍍層設為利用由從金屬板側按以下(1)~(6)中任一順序積層的金屬所構成的鍍層來形成的構成。
(1)金/鎳/銀
(2)金/鈀/鎳/銀
(3)金/鈀/鎳/鈀/銀
(4)金/鎳/鈀/銀
(5)金/鎳/鈀/金/銀
(6)金/鈀/鎳/鈀/金/銀
例如，當柱狀端子部中比增強用鍍層更下層的鍍層採用由按金/鎳/銀的順序積層的金屬所構成的鍍層來構成時，理想是在金屬板的一個面側的對應於柱狀端子部的部位的表面形成0.005μm以上0.5μm以下的金鍍層、較佳為形成0.05μm，在其上形成5.0μm以上80.0μm以下的平滑晶體的鎳鍍層、較佳為形成30.0μm，在其上形成0.2μm以上3.0μm以下的在表面具有針狀突起群的粗糙化銀鍍層、較佳為形成0.5μm。
又，例如，當柱狀端子部中比增強用鍍層更下層的鍍層採用由按金/鈀/鎳/銀的順序積層的金屬所構成的鍍層來構成時，理想是在金屬板的一個面側的對應於柱狀端子部的部位的表面形成0.005μm以上0.5μm以下的金鍍層、較佳為形成0.05μm，在其上形成0.005μm以上0.5μm以下的鈀鍍層、較佳為形成0.05μm，在其上形成5.0μm以上80.0μm以下的平滑晶體的鎳鍍層、較佳為形成30.0μm，在其上形成0.2μm以上3.0μm以下的在表面具有針狀突起群的粗糙化銀鍍層、較佳為形成0.5μm.。
又，例如，當柱狀端子部中比增強用鍍層更下層的鍍層採用由按金/鈀/鎳/鈀/銀的順序積層的金屬所構成的鍍層來構成時，理想是在金屬板的一個面側的對應於柱狀端子部的部位的表面形成0.005μm以上0.5μm以下的金鍍層、較佳為形成0.05μm，在其上形成0.005μm以上0.5μm以下的鈀鍍層、較佳為形成0.05μm，在其上形成5.0μm以上80.0μm以下的平滑晶體的鎳鍍層、較佳為形 成30.0μm，在其上形成0.005μm以上1.5μm以下的鈀鍍層、較佳為形成0.05μm，在其上形成0.2μm以上3.0μm以下的在表面具有針狀突起群的粗糙化銀鍍層、較佳為形成0.5μm。
又，例如，當柱狀端子部中比增強用鍍層更下層的鍍層採用由按金/鎳/鈀/銀的順序積層的金屬所構成的鍍層來構成時，作為一例，理想是在金屬板的一個面側的對應於柱狀端子部的部位的表面形成0.005μm以上0.5μm以下的金鍍層、較佳為形成0.05μm，在其上形成5.0μm以上80.0μm以下的平滑晶體的鎳鍍層、較佳為形成30.0μm，在其上形成0.005μm以上1.5μm以下的鈀鍍層、較佳為形成0.05μm，在其上形成0.2μm以上3.0μm以下的在表面具有針狀突起群的粗糙化銀鍍層、較佳為形成0.5μm。
又，例如，當柱狀端子部中比增強用鍍層更下層的鍍層採用由按金/鎳/鈀/金/銀的順序積層的金屬所構成的鍍層來構成時，理想是在金屬板的一個面側的對應於柱狀端子部的部位的表面形成0.005μm以上0.5μm以下的金鍍層、較佳為形成0.05μm，在其上形成5.0μm以上80.0μm以下的平滑晶體的鎳鍍層、較佳為形成30.0μm，在其上形成0.005μm以上1.5μm以下的鈀鍍層、較佳為形成0.05μm，在其上形成0.0005μm以上0.5μm以下的金鍍層、較佳為形成0.005μm，在其上形成0.2μm以上3.0μm以下的在表面具有針狀突起群的粗糙化銀鍍層、較佳為形成0.5μm。
又，例如，當柱狀端子部中比增強用鍍層更下層的鍍層採用由按金/鈀/鎳/鈀/金/銀的順序積層的金屬所構成的鍍層來構成時，理想是在金屬板的一個面側的對應於柱狀端子部的部位的表面形成0.005μm以上0.5μm以下的金鍍層、較佳為形成0.05μm，在其上形成0.005μm以上0.5μm以下的鈀鍍層、較佳為形成0.05μm，在其上形成5.0μm以上80.0μm以下的平滑晶體的鎳鍍層、較佳為形成30.0μm，在其上形成0.005μm以上1.5μm以下的鈀鍍層、較佳為形成0.05μm， 在其上形成0.0005μm以上0.5μm以下的金鍍層、較佳為形成0.005μm，在其上形成0.2μm以上3.0μm以下的在表面具有針狀突起群的粗糙化銀鍍層、較佳為形成0.5μm。
這些情況中，作為覆蓋粗糙化銀鍍層中針狀突起群的表面的增強用鍍層，積層0.4μm以上4.0μm以下的銀閃鍍層。更佳為積層1.0μm。
此外，作為覆蓋粗糙化銀鍍層中針狀突起群的表面的增強用鍍層，亦可以替代銀閃鍍層，積層由厚度0.4μm以上4.0μm以下、較佳為1.0μm的鎳鍍層、厚度0.005μm以上0.1μm以下、較佳為0.01μm的鈀鍍層、厚度0.0005μm以上0.01μm以下、較佳為0.001μm的金鍍層這3層構成的鍍層。將增強用鍍層設為依序積層了鎳鍍層、鈀鍍層、金鍍層的構成的情況下，增強用鍍層的總厚度的上限設為4.0μm。
又，本發明的另一型態的半導體元件搭載用基板中，成為半導體元件搭載用基板的基材的金屬板的材質除了銅合金等銅系材料之外，也可以應用不銹鋼系合金。
本發明的另一型態的半導體元件搭載用基板中的成為半導體元件搭載用基板的基材的金屬板的材質為不銹鋼系合金的情況下，柱狀端子部中比增強用鍍層更下層的鍍層採用由按金/鎳/鈀/銀的順序積層的金屬所構成的鍍層來構成。此情況下，理想是在金屬板的一個面側的對應於柱狀端子部的部位的表面形成0.005μm以上0.5μm以下的金鍍層、較佳為形成0.05μm，在其上形成20.0μm以上80.0μm以下的平滑晶體的鎳鍍層、較佳為形成30.0μm，在其上形成0.005μm以上1.5μm以下的鈀鍍層、較佳為形成0.05μm，在其上形成0.2μm以上3.0μm以下的在表面具有針狀突起群的粗糙化銀鍍層、較佳為形成0.5μm。
該情況中，作為覆蓋粗糙化銀鍍層中針狀突起群的表面的增強用鍍層，積層0.4μm以上4.0μm以下的銀閃鍍層。更佳為積層1.0μm。
此外，作為覆蓋粗糙化銀鍍層中針狀突起群的表面的增強用鍍層，亦可以替代銀閃鍍層，積層由厚度0.4μm以上4.0μm以下、較佳為1.0μm的鎳鍍層、厚度0.005μm以上0.1μm以下、較佳為0.01μm的鈀鍍層、厚度0.0005μm以上0.01μm以下、較佳為0.001μm的金鍍層這3層構成的鍍層。將增強用鍍層設為依序積層了鎳鍍層、鈀鍍層、金鍍層的構成的情況下，增強用鍍層的總厚度的上限設為4.0μm。
因而，根據本發明，可得到一種半導體元件搭載用零件，其為在金屬板的上表面、側面、下表面中的至少與密封樹脂相接的上表面或側面實施了銀鍍覆的引線框、半導體封裝的製造時，對金屬板實施加工或將金屬板去除的半導體元件搭載用基板等半導體元件搭載用零件，能夠一方面減少成本、作業時間而提高生產率，另一方面將包含銀鍍層的鍍層整體的厚度抑制為較薄並維持顯著提高了與密封樹脂的密合性的狀態。
以下對應用本發明的半導體元件搭載用基板及其製造方法進行說明。此外，在沒有特別限定的情況下，本發明不受以下的詳細說明所限定。
第1實施形態
圖1為表示本發明的第1實施形態涉及的引線框的一例的圖，(a)為俯視圖，(b)為示意性表示(a)的A-A截面的說明圖。圖2為表示本發明的第1實施形態涉及的排列成多行的引線框的一例的俯視圖。圖3為表示本發明的第1實施形態涉及的半導體元件安裝用的引線框的製造步驟的一例的說明圖。圖4為表示使用了本發明的第1實施形態涉及的半導體元件安裝用的引線框的半導體封裝的製造步驟的一例的說明圖。
關於本實施形態的引線框1-1，如圖1的(a)所示，具備從四個方向朝著搭載半導體元件的區域伸出的複數個端子，如圖1的(b)所示，在由銅系材料構成的引線框基材10的整面具備粗糙化銀鍍層11，並且具備覆蓋粗糙 化銀鍍層11中的針狀突起群的表面的增強用鍍層11α作為最表層的鍍層。圖1中，10a為與半導體元件電性連接的內部連接用端子部，10b為外部連接用端子部。
粗糙化銀鍍層11具有成為1.30以上6.00以下的表面積比(此處為粗糙化銀鍍層的表面積相對於平滑面的表面積的比率)的針狀突起群。
又，粗糙化銀鍍層11具有在晶體方位<001>、<111>、<101>的各者的比率中晶體方位<101>的比率最高的晶體結構。
粗糙化銀鍍層11的平均晶體粒徑具有小於0.28μm的尺寸。
增強用鍍層11α的表面沿襲粗糙化銀鍍層11的針狀突起群而形成為具有相對於平滑面的表面積的表面積比成為1.30以上6.00以下的針狀突起群的形狀。
又，本實施形態中，粗糙化銀鍍層11以由銅系材料構成的引線框基材10作為基底，形成為0.2μm以上3.0μm以下的厚度。
此外，作為本實施形態的變形例，亦可以在由銅系材料構成的引線框基材10與粗糙化銀鍍層11之間，具備作為阻止高溫下的銅的擴散的屏障鍍層來發揮功能的基底鍍層。此情況下的基底鍍層可以採用由鎳鍍覆、鎳/鈀鍍覆、鎳/鈀/金鍍覆中任一者構成的鍍層來構成。此情況下，粗糙化銀鍍層11形成為0.2μm以上3.0μm以下的厚度較理想。
詳細而言，例如，採用由鎳/鈀鍍覆構成的鍍層或者由鎳/鈀/金鍍覆構成的鍍層來構成基底鍍層的情況下，粗糙化銀鍍層11形成為0.2μm以上3.0μm以下的厚度較理想，該基底鍍層作為阻止用焊料進行與半導體元件的電性連接時的銅擴散的屏障鍍層來發揮功能。
又，增強用鍍層11α由0.4μm以上4.0μm以下、更佳為1.0μm的厚度的銀閃鍍層來構成。
此外，關於增強用鍍層11α，亦可以替代銀閃鍍層，藉由積層由厚度0.4μm 以上4.0μm以下、較佳為1.0μm的鎳鍍層、厚度0.005μm以上0.1μm以下、較佳為0.01μm的鈀鍍層、厚度0.0005μm以上0.01μm以下、較佳為0.001μm的金鍍層這3層構成的鍍層來構成。當增強用鍍層11α設為依序積層了鎳鍍層、鈀鍍層、金鍍層的構成的情況下，增強用鍍層11α的總厚度的上限設為4.0μm。
又，關於本實施形態的引線框1-1，如圖2所示般，各個引線框1-1排列成多行。
接下來，使用圖3來說明本實施形態的引線框1-1的製造步驟的一例。
首先，作為引線框基材，準備由銅系材料構成的金屬板10(參照圖3的(a))。
接下來，在金屬板10的兩面形成抗蝕劑層R1(參照圖3的(b))。
接下來，使用描繪有既定的引線框形狀的玻璃遮罩進行曝光、顯影，形成蝕刻用抗蝕劑遮罩32(參照圖3的(c))。
接下來，在兩面實施蝕刻加工，形成既定的引線框形狀(參照圖3的(d))。
接下來，將蝕刻用抗蝕劑遮罩32去除(參照圖3的(e))。
接下來，在形成有既定的引線框形狀的金屬板10的整面形成具有針狀突起群的粗糙化銀鍍層11，在其上按照覆蓋粗糙化銀鍍層11中的針狀突起群的表面的方式形成增強用鍍層11α來作為最表層的鍍層(參照圖3的(f))。
由此，完成本實施形態的引線框1-1。
此外，關於具有針狀突起群的粗糙化銀鍍層11的形成步驟，例如為：僅對引線框基材10的表面進行活性化處理來形成粗糙化銀鍍層；或者，作為屏障鍍層，較薄且平滑地將例如鎳鍍層形成為可抑制基底的銅擴散的厚度，在其上形成粗糙化銀鍍層11。此時，擔心粗糙化銀鍍層11的密合性的情況下，亦可以在即將進行粗糙化銀鍍覆之前，形成例如銀衝擊鍍層，在其上形成粗糙化銀鍍層11。
此時，為了形成具有在晶體方位<001>、<111>、<101>的各者的比率中晶體方位<101>的比率最高的晶體結構，且具有表面積比(此處為粗糙化銀鍍層的表面積相對於平滑面的表面積的比率)成為1.30以上6.00以下的針狀突起群的粗糙化銀鍍層11，將由甲磺酸系銀鍍覆液構成的銀鍍浴中的銀濃度設為1.0g/L以上10g/L以下的範圍。特別是，更佳為將銀濃度設為1.5g/L以上5.0g/L以下的範圍。
如果銀濃度小於1.0g/L，則無法形成充分的粗糙化銀鍍覆被膜，因而不佳。如果銀濃度高於10g/L，則形成的粗糙化銀鍍覆被膜會成為平滑表面，無法得到銀的針狀晶體，因而不佳。
又，作為用來提高基底與粗糙化銀鍍層11的接合性的銀衝擊鍍覆的替代物，亦可藉由使用鈀或含有鈀的合金的鍍層使基底與粗糙化銀鍍層11適宜地接合。
進一步，為了提高與半導體元件的接合性，亦可以在粗糙化銀鍍層11的下方形成金或含有金的合金的鍍層。
此外，在不設置基底鍍層而直接在引線框基材上形成時，粗糙化銀鍍層11的厚度需要為0.2μm以上，理想是設為0.2μm以上3.0μm以下。進一步從成本的觀點考慮，更佳為0.3μm以上1.0μm以下。
又，作為阻止用焊料進行與半導體元件的電性連接時的銅擴散的屏障發揮功能的基底鍍層，而設置由鎳/鈀鍍覆構成的鍍層或由鎳/鈀/金鍍覆構成的鍍層時，粗糙化銀鍍層11的厚度可以設為0.2μm以上3.0μm以下。
覆蓋粗糙化銀鍍層11中的針狀突起群的表面的增強用鍍層11α藉由積層0.4μm以上4.0μm以下的銀閃鍍層來形成。更佳為藉由積層1.0μm來形成。
此外，關於覆蓋粗糙化銀鍍層11中的針狀突起群的表面的增強用鍍層11α，也可以替代銀閃鍍層，藉由積層由厚度0.4μm以上4.0μm以下、較佳為1.0μm的鎳 鍍層、厚度0.005μm以上0.1μm以下、較佳為0.01μm的鈀鍍層、厚度0.0005μm以上0.01μm以下、較佳為0.001μm的金鍍層這3層構成的鍍層來形成。當增強用鍍層11α設為依序積層了鎳鍍層、鈀鍍層、金鍍層的構成的情況下，增強用鍍層11α的總厚度的上限設為4.0μm。
接下來，使用圖4來說明使用了本實施形態的引線框1-1的半導體封裝的製造步驟的一例。
首先，準備由圖3所示的製造步驟製造的本實施形態的引線框1-1(參照圖4的(a))。
接下來，在引線框1-1的上表面的內部連接用端子部10a中的半導體元件搭載區域上印刷焊料14，在其上搭載並固定半導體元件20，從而將半導體元件20的電極與引線框1-1的內部連接用端子部10a電性連接(參照圖4的(b))。
接下來，使用成型模具，將引線框1-1的下表面的外部連接用端子部10b以外的空間區域用密封樹脂15密封(參照圖4的(c))。
最後，藉由切割、衝壓等將排列成多行的半導體封裝進行單片化(參照圖4的(d))。
由此，可得到使用了本實施形態的引線框1-1的半導體封裝2-1(參照圖4的(e))。
第2實施形態
圖5為表示本發明的第2實施形態涉及的引線框的一例的圖，(a)為俯視圖，(b)為示意性表示(a)的B-B截面的說明圖。圖6為表示本發明的第2實施形態涉及的排列成多行的引線框的一例的俯視圖。圖7為表示本發明的第2實施形態涉及的半導體元件安裝用的引線框的製造步驟的一例的說明圖。圖8為表示使用了本發明的第2實施形態涉及的半導體元件安裝用的引線框的半導體封裝的製造步驟的一例的說明圖。
本實施形態的引線框1-1’如圖5的(a)所示，具備搭載半導體元件的墊部10c、以及從四個方向朝著墊部10c伸出的複數個端子，如圖5的(b)所示，在由銅系材料構成的引線框基材10的整面具備粗糙化銀鍍層11，並且具備覆蓋粗糙化銀鍍層11中的針狀突起群的表面的增強用鍍層11α作為最表層的鍍層。圖5中，10a為與半導體元件電性連接的內部連接用端子部，10b為外部連接用端子部。
粗糙化銀鍍層11具有成為1.30以上6.00以下的表面積比(此處為粗糙化銀鍍層的表面積相對於平滑面的表面積的比率)的針狀突起群。
又，粗糙化銀鍍層11具有在晶體方位<001>、<111>、<101>的各者的比率中晶體方位<101>的比率最高的晶體結構。
粗糙化銀鍍層11的平均晶體粒徑具有小於0.28μm的尺寸。
增強用鍍層11α的表面沿襲粗糙化銀鍍層11的針狀突起群而形成為具有相對於平滑面的表面積的表面積比成為1.30以上6.00以下的針狀突起群的形狀。
又，本實施形態中，粗糙化銀鍍層11以由銅系材料構成的引線框基材10作為基底，形成為0.2μm以上3.0μm以下的厚度。
此外，作為本實施形態的變形例，亦可以在由銅系材料構成的引線框基材10與粗糙化銀鍍層11之間，具備作為阻止高溫下的銅擴散的屏障鍍層來發揮功能的基底鍍層。此情況下的基底鍍層能夠由鎳鍍覆、鎳/鈀鍍覆、鎳/鈀/金鍍覆中任一者構成的鍍層構成。此情況下，粗糙化銀鍍層11形成為0.2μm以上3.0μm以下的厚度較理想。
詳細而言，例如，採用由鎳鍍覆構成的鍍層來構成基底鍍層的情況下，粗糙化銀鍍層11形成為0.2μm以上3.0μm以下的厚度較理想，該基底鍍層作為阻止藉由引線接合方式進行與半導體元件的電性連接時的銅擴散的屏障鍍層來發揮功能。
又，例如，採用由鎳/鈀鍍覆構成的鍍層來構成基底鍍層的情況下，粗糙化銀鍍層11形成為0.2μm以上3.0μm以下的厚度較理想，該基底鍍層作為阻止藉由引線接合方式進行與半導體元件的電性連接時的銅擴散的屏障鍍層來發揮功能。
又，增強用鍍層11α由0.4μm以上4.0μm以下、更佳為1.0μm的厚度的銀閃鍍層來構成。
此外，關於增強用鍍層11α，亦可以替代銀閃鍍層，藉由積層由厚度0.4μm以上4.0μm以下、較佳為1.0μm的鎳鍍層、厚度0.005μm以上0.1μm以下、較佳為0.01μm的鈀鍍層、厚度0.0005μm以上0.01μm以下、較佳為0.001μm的金鍍層這3層構成的鍍層來構成。當增強用鍍層11α設為依序積層了鎳鍍層、鈀鍍層、金鍍層的構成的情況下，增強用鍍層11α的總厚度的上限設為4.0μm。
又，本實施形態的引線框1-1’如圖6所示般，各個引線框1-1’排列成多行。
接下來，使用圖7來說明本實施形態的引線框1-1’的製造步驟的一例。
本實施形態的引線框1-1’的製造步驟與圖3所示的第1實施形態的引線框1-1的製造步驟大致相同，具有針狀突起群的粗糙化銀鍍層11、覆蓋粗糙化銀鍍層11中的針狀突起群的表面的增強用鍍層11α的形成步驟也與第1實施形態的引線框1-1中的形成步驟大致相同(參照圖7的(a)~圖7的(f))。
此外，不設置基底鍍層而是直接在引線框基材上形成時，粗糙化銀鍍層11的厚度需要為0.2μm以上，設為0.2μm以上3.0μm以下較理想。進一步從成本的觀點考慮，更佳為0.3μm以上1.0μm以下。
又，基底鍍層作為阻止藉由引線接合方式進行與半導體元件的電性連接時的銅擴散的屏障來發揮功能，在設置鎳鍍層作為該基底鍍層時，粗糙化銀鍍層11的厚度設為0.2μm以上3.0μm以下較理想。
又，基底鍍層作為阻止藉由引線接合方式進行與半導體元件的電性連接時的銅擴散的屏障來發揮功能，在設置由鎳/鈀鍍覆構成的鍍層作為該基底鍍層的情況下，粗糙化銀鍍層11的厚度設為0.2μm以上3.0μm以下較理想。
覆蓋粗糙化銀鍍層11中的針狀突起群的表面的增強用鍍層11α藉由積層0.4μm以上4.0μm以下的銀閃鍍層來形成。更佳為藉由積層1.0μm來形成。
此外，關於覆蓋粗糙化銀鍍層11中的針狀突起群的表面的增強用鍍層11α，亦可以替代銀閃鍍層，藉由積層由厚度0.4μm以上4.0μm以下、較佳為1.0μm的鎳鍍層、厚度0.005μm以上0.1μm以下、較佳為0.01μm的鈀鍍層、厚度0.0005μm以上0.01μm以下、較佳為0.001μm的金鍍層這3層構成的鍍層來形成。當增強用鍍層11α設為依序積層了鎳鍍層、鈀鍍層、金鍍層的構成的情況下，增強用鍍層11α的總厚度的上限設為4.0μm。
接下來，使用圖8來說明使用了本實施形態的引線框1-1’的半導體封裝的製造步驟的一例。
首先，準備藉由圖7所示的製造步驟製造的本實施形態的引線框1-1’(參照圖8的(a))。
接下來，在引線框1-1’的上表面的墊部10c上，透過固晶材(Die Bond)16搭載並固定半導體元件20，並且透過接合線17將半導體元件20的電極與引線框1-1’的內部連接用端子部10a電性連接(參照圖8的(b))。
接下來，使用成型模具，將引線框1-1’的下表面的外部連接用端子部10b以外的空間區域用密封樹脂15密封(參照圖8的(c))。
最後，藉由切割、衝壓等將排列成多行的半導體封裝進行單片化(參照圖8的(d))。
由此，得到使用了本實施形態的引線框1-1’的半導體封裝2-1’(參照圖8的(e))。
第3實施形態
圖9為表示本發明的第3實施形態涉及的引線框的一例的圖，(a)為俯視圖，(b)為仰視圖，(c)為示意性表示(a)的C-C截面的說明圖。圖10為表示本發明的第3實施形態涉及的排列成多行的引線框的一例的俯視圖。圖11為表示本發明的第3實施形態涉及的半導體元件安裝用的引線框的製造步驟的一例的說明圖。圖12為表示使用了本發明的第3實施形態涉及的半導體元件安裝用的引線框的半導體封裝的製造步驟的一例的說明圖。
本實施形態的引線框1-2如圖9的(a)所示，具備從四個方向朝著搭載半導體元件的區域伸出的複數個端子，如圖9的(c)所示，在由銅系材料構成的引線框基材10的上表面、側面、下表面中，僅在上表面具備粗糙化銀鍍層11，並且具備覆蓋粗糙化銀鍍層11中的針狀突起群的表面的增強用鍍層11α作為最表層的鍍層。圖9中，10a為與半導體元件電性連接的內部連接用端子部，10b為外部連接用端子部。
粗糙化銀鍍層11、增強用鍍層11α和粗糙化銀鍍層11的基底的構成，與第1實施形態的引線框1-1大致相同。
又，本實施形態的引線框1-2在引線框基材10的下表面具備按照鎳、鈀、金的順序積層而成的外部連接用鍍層13。
又，本實施形態的引線框1-2如圖10所示般，各個引線框1-2排列成多行。
接下來，使用圖11來說明本實施形態的引線框1-2的製造步驟的一例。
首先，作為引線框基材，準備由銅系材料構成的金屬板10(參照圖11的(a))。
接下來，在金屬板10的兩面形成第1抗蝕劑層R1(參照圖11的(b))。
接下來，將金屬板10的上表面側的第1抗蝕劑層R1的整個區域曝光、顯影， 並且使用描繪有對應於外部連接用端子部10b的既定形狀的玻璃遮罩，將金屬板10的下表面側的第1抗蝕劑層R1曝光、顯影，且形成覆蓋金屬板10的上表面側的整個區域並且對應於金屬板10的下表面側的外部連接用端子部10b的部位開口的第1鍍覆用抗蝕劑遮罩31-1(參照圖11的(c))。
接下來，使用第1鍍覆用抗蝕劑遮罩31-1，在金屬板10的下表面中對應於外部連接用端子部10b的部位，例如依序積層厚度0.3~3μm的鎳鍍層、厚度0.005~0.1μm的鈀鍍層、厚度0.0005~0.1μm的金鍍層，形成外部連接用鍍層13(參照圖11的(d))。
接下來，去除第1鍍覆用抗蝕劑遮罩31-1(參照圖11的(e))，在金屬板10的兩面形成第2抗蝕劑層R2(參照圖11的(f))。
接下來，使用描繪有對應於引線框的既定形狀的玻璃遮罩將金屬板10的上表面側的第2抗蝕劑層R2進行曝光、顯影，並且對金屬板10的下表面側的第2抗蝕劑層R2的整個區域進行曝光、顯影，且形成對應於金屬板10的上表面側的引線框的部位開口並且覆蓋金屬板10的下表面側的整個區域的第2鍍覆用抗蝕劑遮罩31-2(參照圖11的(g))。
接下來，使用第2鍍覆用抗蝕劑遮罩31-2，在金屬板10的上表面中對應於引線框的部位形成具有針狀突起群的粗糙化銀鍍層11，在其上按照覆蓋粗糙化銀鍍層11中的針狀突起群的表面的方式形成增強用鍍層11α作為最表層的鍍層(參照圖11的(h))。
接下來，去除第2鍍覆用抗蝕劑遮罩31-2(參照圖11的(i))，在金屬板10的兩面形成第3抗蝕劑層R3(參照圖11的(j))。
接下來，使用描繪有既定的引線框形狀的玻璃遮罩進行曝光、顯影，形成蝕刻用抗蝕劑遮罩32(參照圖11的(k))。
接下來，在兩面實施蝕刻加工，形成既定的引線框形狀(參照圖11的(l))。
接下來，將蝕刻用抗蝕劑遮罩32去除(參照圖11的(m))。
由此，完成本實施形態的引線框1-2。
此外，具有針狀突起群的粗糙化銀鍍層11、覆蓋粗糙化銀鍍層11中的針狀突起群的表面的增強用鍍層11α的形成步驟、構成粗糙化銀鍍層11、增強用鍍層11α的鍍覆金屬的種類、鍍覆的厚度，與第1實施形態的引線框1-1中大致相同。
接下來，使用圖12來說明使用了本實施形態的引線框1-2的半導體封裝的製造步驟的一例。
首先，準備藉由圖11所示的製造步驟製造的本實施形態的引線框1-2(參照圖12的(a))。
之後，與第1實施形態的引線框的製造步驟大致相同地，進行利用焊料14的半導體元件20的搭載、樹脂密封、半導體封裝的單片化(參照圖12的(b)~圖12的(d))。
由此，得到使用了本實施形態的引線框1-2的半導體封裝2-2(參照圖12的(e))。
第4實施形態
圖13為表示本發明的第4實施形態涉及的引線框的一例的圖，(a)為俯視圖，(b)為仰視圖，(c)為示意性表示(a)的D-D截面的說明圖。圖14為表示本發明的第4實施形態涉及的排列成多行的引線框的一例的俯視圖。圖15為表示本發明的第4實施形態涉及的半導體元件安裝用的引線框的製造步驟的一例的說明圖。圖16為表示使用了本發明的第4實施形態涉及的半導體元件安裝用的引線框的半導體封裝的製造步驟的一例的說明圖。
本實施形態的引線框1-2’如圖13的(a)所示，具備搭載半導體元件的墊部10c、以及從四個方向朝著墊部10c伸出的複數個端子，如圖13的(c) 所示，在由銅系材料構成的引線框基材10的上表面、側面、下表面中，僅在上表面具備粗糙化銀鍍層11，並且具備覆蓋粗糙化銀鍍層11中的針狀突起群的表面的增強用鍍層11α作為最表層的鍍層。圖13中，10a為與半導體元件電性連接的內部連接用端子部，10b為外部連接用端子部。
粗糙化銀鍍層11、增強用鍍層11α和粗糙化銀鍍層11的基底的構成，與第2實施形態的引線框1-1’大致相同。
又，本實施形態的引線框1-2’在引線框基材10的下表面具備按照鎳、鈀、金的順序積層而成的外部連接用鍍層13。
又，本實施形態的引線框1-2’如圖14所示般，各個引線框1-2’排列成多行。
接下來，使用圖15來說明本實施形態的引線框1-2’的製造步驟的一例。
本實施形態的引線框1-2’的製造步驟與圖11所示的第3實施形態的引線框1-2的製造步驟大致相同(參照圖15的(a)~圖15的(m))。
又，具有針狀突起群的粗糙化銀鍍層11、覆蓋粗糙化銀鍍層11中的針狀突起群的表面的增強用鍍層11α的形成步驟、構成粗糙化銀鍍層11、增強用鍍層11α的鍍覆金屬的種類、鍍覆的厚度，與第2實施形態的引線框1-1’中大致相同。
接下來，使用圖16來說明使用了本實施形態的引線框1-2’的半導體封裝的製造步驟的一例。
首先，準備藉由圖15所示的製造步驟製造的本實施形態的引線框1-2’(參照圖16的(a))。
之後，與第2實施形態的引線框的製造步驟大致相同地，進行利用固晶材(Die Bond)16的半導體元件20的搭載、引線接合、樹脂密封、半導體封裝的單片化(參照圖16的(b)~圖16的(d))。
由此，得到使用了本實施形態的引線框1-2’的半導體封裝2-2’(參照圖16的 (e))。
第5實施形態
圖17為表示本發明的第5實施形態涉及的引線框的一例的圖，(a)為俯視圖，(b)為仰視圖，(c)為示意性表示(a)的E-E截面的說明圖。圖18為表示本發明的第5實施形態涉及的排列成多行的引線框的一例的俯視圖。圖19為表示本發明的第5實施形態涉及的半導體元件安裝用的引線框的製造步驟的一例的說明圖。圖20為表示使用了本發明的第5實施形態涉及的半導體元件安裝用的引線框的半導體封裝的製造步驟的一例的說明圖。
本實施形態的引線框1-3如圖17的(a)所示，具備從四個方向朝著搭載半導體元件的區域伸出的複數個端子，如圖17的(c)所示，在由銅系材料構成的引線框基材10的上表面、側面、下表面中在上表面和側面具備粗糙化銀鍍層11，並且具備覆蓋粗糙化銀鍍層11中的針狀突起群的表面的增強用鍍層11α作為最表層的鍍層。圖17中，10a為與半導體元件電性連接的內部連接用端子部，10b為外部連接用端子部。
粗糙化銀鍍層11、增強用鍍層11α和粗糙化銀鍍層11的基底的構成，與第1實施形態的引線框1-1大致相同。
又，本實施形態的引線框1-3在引線框基材10的下表面具備按照鎳、鈀、金的順序積層而成的外部連接用鍍層13。
又，本實施形態的引線框1-3如圖18所示般，各個引線框1-3排列成多行。
接下來，使用圖19來說明本實施形態的引線框1-3的製造步驟的一例。
首先，作為引線框基材，準備由銅系材料構成的金屬板10(參照圖19的(a))。
接下來，在金屬板10的兩面形成抗蝕劑層R1(參照圖19的(b))。
接下來，對金屬板10的上表面側的第1抗蝕劑層R1的整個區域進行曝光、顯影，並且使用描繪有對應於外部連接用端子部10b的既定形狀的玻璃遮罩對金屬板10的下表面側的第1抗蝕劑層R1進行曝光、顯影，且形成覆蓋金屬板10的上表面側的整個區域並且對應於金屬板10的下表面側的外部連接用端子部10b的部位開口的第1鍍覆用抗蝕劑遮罩31-1(參照圖19的(c))。
接下來，使用第1鍍覆用抗蝕劑遮罩31-1，在金屬板10的下表面中對應於外部連接用端子部10b的部位，依序積層例如厚度0.3~3μm的鎳鍍層、厚度0.005~0.1μm的鈀鍍層、厚度0.0005~0.1μm的金鍍層，形成外部連接用鍍層13(參照圖19的(d))。
接下來，去除第1鍍覆用抗蝕劑遮罩31-1(參照圖19的(e))，在金屬板10的上表面形成具有快剝離性的第2抗蝕劑層R2，在金屬板10的下表面形成剝離時間為5分鐘左右的具有慢剝離性的第2抗蝕劑層R2’(參照圖19的(f))。
接下來，使用描繪有既定的引線框形狀的玻璃遮罩進行曝光、顯影，形成蝕刻用抗蝕劑遮罩32、蝕刻兼鍍覆用抗蝕劑遮罩32’(參照圖19的(g))。
接下來，在兩面實施蝕刻加工，形成既定的引線框形狀(參照圖19的(h))。
接下來，去除金屬板10的上表面側的蝕刻用抗蝕劑遮罩32，保留金屬板10的下表面側的蝕刻兼鍍覆用抗蝕劑遮罩32’而不去除(參照圖19的(i))，作為第2鍍覆用抗蝕劑遮罩使用，在金屬板10的上表面和側面形成具有針狀突起群的粗糙化銀鍍層11，在其上按照覆蓋粗糙化銀鍍層11中的針狀突起群的表面的方式形成增強用鍍層11α作為最表層的鍍層(參照圖19的(j))。
接下來，去除金屬板10的下表面側的蝕刻兼鍍覆用抗蝕劑遮罩32’(參照圖19的(k))。
由此，完成本實施形態的引線框1-3。
此外，具有針狀突起群的粗糙化銀鍍層11、覆蓋粗糙化銀鍍層11 中的針狀突起群的表面的增強用鍍層11α的形成步驟、構成粗糙化銀鍍層11、增強用鍍層11α的鍍覆金屬的種類、鍍覆的厚度，與第1實施形態的引線框1-1中大致相同。
接下來，使用圖20來說明使用了本實施形態的引線框1-3的半導體封裝的製造步驟的一例。
首先，準備藉由圖19所示的製造步驟製造的本實施形態的引線框1-3(參照圖20的(a))。
之後，與第1實施形態的引線框的製造步驟大致相同地，進行利用焊料14的半導體元件20的搭載、樹脂密封、半導體封裝的單片化(參照圖20的(b)~圖20的(d))。
由此，得到使用了本實施形態的引線框1-3的半導體封裝2-3(參照圖20的(e))。
第6實施形態
圖21為表示本發明的第6實施形態涉及的引線框的一例的圖，(a)為俯視圖，(b)為仰視圖，(c)為示意性表示(a)的F-F截面的說明圖。圖22為表示本發明的第6實施形態涉及的排列成多行的引線框的一例的俯視圖。圖23為表示本發明的第6實施形態涉及的半導體元件安裝用的引線框的製造步驟的一例的說明圖。圖24為表示使用了本發明的第6實施形態涉及的半導體元件安裝用的引線框的半導體封裝的製造步驟的一例的說明圖。
本實施形態的引線框1-3’如圖21的(a)所示，具備搭載半導體元件的墊部10c、以及從四個方向朝著墊部10c伸出的複數個端子，如圖21的(c)所示，在由銅系材料構成的引線框基材10的上表面、側面、下表面中在上表面和側面具備粗糙化銀鍍層11，並且具備覆蓋粗糙化銀鍍層11中的針狀突起群的表面的增強用鍍層11α作為最表層的鍍層。圖21中，10a為與半導體元件電性連 接的內部連接用端子部，10b為外部連接用端子部。
粗糙化銀鍍層11、增強用鍍層11α和粗糙化銀鍍層11的基底的構成，與第1實施形態的引線框1-1大致相同。
又，本實施形態的引線框1-3’在引線框基材10的下表面具備按照鎳、鈀、金的順序積層而成的外部連接用鍍層13。
又，本實施形態的引線框1-3’如圖22所示般，各個引線框1-3’排列成多行。
接下來，使用圖23來說明本實施形態的引線框1-3’的製造步驟的一例。
本實施形態的引線框1-3’的製造步驟與圖19所示的第5實施形態的引線框1-3的製造步驟大致相同(參照圖23的(a)~圖23的(k))。
又，具有針狀突起群的粗糙化銀鍍層11、覆蓋粗糙化銀鍍層11中的針狀突起群的表面的增強用鍍層11α的形成步驟、構成粗糙化銀鍍層11、增強用鍍層11α的鍍覆金屬的種類、鍍覆的厚度，與第1實施形態的引線框1中大致相同。
接下來，使用圖24來說明使用了本實施形態的引線框1-3’的半導體封裝的製造步驟的一例。
首先，準備藉由圖23所示的製造步驟製造的本實施形態的引線框1-3’(參照圖24的(a))。
之後，與第2實施形態的引線框的製造步驟大致相同地，進行利用固晶材(Die Bond)16的半導體元件20的搭載、引線接合、樹脂密封、半導體封裝的單片化(參照圖24的(b)~圖24的(d))。
由此，得到使用了本實施形態的引線框1-3’的半導體封裝2-3’(參照圖24的(e))。
第7實施形態
圖25為表示本發明的第7實施形態涉及的引線框的一例的圖，(a)為俯視 圖，(b)為仰視圖，(c)為示意性表示(a)的G-G截面的說明圖。圖26為表示本發明的第7實施形態涉及的排列成多行的引線框的一例的俯視圖。圖27為表示本發明的第7實施形態涉及的半導體元件安裝用的引線框的製造步驟的一例和另一例的說明圖。圖28為表示使用了本發明的第7實施形態涉及的半導體元件安裝用的引線框的半導體封裝的製造步驟的一例和另一例的說明圖。
本實施形態的引線框1-4如圖25的(a)所示，具備從四個方向朝著搭載半導體元件的區域伸出的複數個端子，如圖25的(c)所示，在由銅系材料構成的引線框基材10的上表面、側面、下表面中在側面具備粗糙化銀鍍層11，並且具備覆蓋粗糙化銀鍍層11中的針狀突起群的表面的增強用鍍層11α作為最表層的鍍層。圖25中，10a為與半導體元件電性連接的內部連接用端子部，10b為外部連接用端子部。
粗糙化銀鍍層11、增強用鍍層11α和粗糙化銀鍍層11的基底的構成，與第1實施形態的引線框1-1大致相同。
又，本實施形態的引線框1-4分別在引線框基材10的上表面中對應於內部連接用端子部10a的部位具備內部連接用鍍層12，在引線框基材10的下表面具備外部連接用鍍層13。
內部連接用鍍層12、外部連接用鍍層13分別由按照鎳、鈀、金的順序積層而成的鍍層構成。
又，本實施形態的引線框1-4如圖26所示般，各個引線框1-4排列成多行。
接下來，使用圖27來說明本實施形態的引線框1-4的製造步驟的一例和另一例。
首先，作為引線框基材，準備由銅系材料構成的金屬板10(參照圖27的(a))。
接下來，在金屬板10的兩面形成抗蝕劑層R1(參照圖27的(b))。
接下來，使用描繪有對應於內部連接用端子部10a的既定形狀的玻璃遮罩對金屬板10的上表面側的第1抗蝕劑層R1進行曝光、顯影，並且使用描繪有對應於外部連接用端子部10b的既定形狀的玻璃遮罩對金屬板10的下表面側的第1抗蝕劑層R1進行曝光、顯影，且形成對應於金屬板10的上表面側的內部連接用端子部10a的部位開口並且對應於金屬板10的下表面側的外部連接用端子部10b的部位開口的第1鍍覆用抗蝕劑遮罩31-1(參照圖27的(c))。
接下來，使用第1鍍覆用抗蝕劑遮罩31-1，分別在金屬板10的上表面中對應於內部連接用端子部10a的部位、下表面中對應於外部連接用端子部10b的部位，依序積層例如厚度0.3~3μm的鎳鍍層、厚度0.005~0.1μm的鈀鍍層、厚度0.0005~0.1μm的金鍍層，形成內部連接用鍍層12、外部連接用鍍層13(參照圖27的(d))。
接下來，去除第1鍍覆用抗蝕劑遮罩31-1(參照圖27的(e))，在金屬板10的兩面形成第2抗蝕劑層R2(參照圖27的(f))。
接下來，使用描繪有既定的引線框形狀的玻璃遮罩進行曝光、顯影，形成蝕刻(兼鍍覆)用抗蝕劑遮罩32(參照圖27的(g))。
接下來，在兩面實施蝕刻加工，形成既定的引線框形狀(參照圖27的(h))。
接下來，使用金屬板10的兩面的蝕刻(兼鍍覆)用抗蝕劑遮罩32作為第2鍍覆用抗蝕劑遮罩，在金屬板10的側面形成具有針狀突起群的粗糙化銀鍍層11，在其上按照覆蓋粗糙化銀鍍層11中的針狀突起群的表面的方式形成增強用鍍層11α作為最表層的鍍層(參照圖27的(i))。
接下來，去除蝕刻(兼鍍覆)用抗蝕劑遮罩32(參照圖27的(j))。
由此，完成本實施形態的引線框1-4。
此外，藉由上述圖27的(a)~圖27的(j)所示的步驟製造的引線框1-4中，具有針狀突起群的粗糙化銀鍍層11僅在引線框基材10的側面形成， 但本實施形態的引線框1-4中，不僅在引線框基材10的側面，還可以進一步在引線框基材10的上表面中內部連接用端子部10a以外的部位形成。
如此引線框1能夠藉由以下的步驟製造。
從準備金屬板10(參照圖27的(a))直至在金屬板10的兩面形成第2抗蝕劑層R2(參照圖27的(f))為止，與上述製造步驟相同。
接下來，描繪有既定的引線框形狀的兩面的玻璃遮罩中，作為金屬板10的上表面側的玻璃遮罩，使用以覆蓋引線框基材10的上表面中與內部連接用端子部10a以外的部位相對應的部位的遮光材料的濃度比覆蓋引線框基材10中對應於內部連接用端子部10a的部位的遮光材料的濃度更濃的方式描繪的玻璃遮罩，並且，作為金屬板10的下表面側的玻璃遮罩，使用以覆蓋對應於外部連接用端子部10b的部位的遮光材料的濃度與金屬板10的上表面側的玻璃遮罩中覆蓋引線框基材10的上表面的對應於內部連接用端子部10a的部位的遮光材料的濃度為相同程度的方式描繪的玻璃遮罩，進行曝光、顯影，形成蝕刻(兼鍍覆)用抗蝕劑遮罩32(參照圖27的(g))。此時，在金屬板10的上表面形成的蝕刻(兼鍍覆)用抗蝕劑遮罩32中，與對應於內部連接用端子部10a的部位相比，引線框基材10的上表面中與內部連接用端子部10a以外的部位相對應的部位的曝光量弱，對抗蝕劑剝離液具有快剝離性。
接下來，在兩面實施蝕刻加工，形成既定的引線框形狀(參照圖27的(h))。
接下來，將金屬板10的兩面的蝕刻(兼鍍覆)用抗蝕劑遮罩32中，上表面側的蝕刻(兼鍍覆)用抗蝕劑遮罩32中與引線框基材10的上表面的內部連接用端子部10a以外的部位相對應的部位去除，保留對應於內部連接用端子部10a的部位和下表面側的蝕刻(兼鍍覆)用抗蝕劑遮罩32而不進行去除(參照圖27的(h2))。
接下來，使用金屬板10的兩面的蝕刻(兼鍍覆)用抗蝕劑遮罩32作為第2鍍 覆用抗蝕劑遮罩，在金屬板10的上表面中引線框基材10的上表面的內部連接用端子部10a以外的部位和側面，形成具有針狀突起群的粗糙化銀鍍層11，在其上按照覆蓋粗糙化銀鍍層11中的針狀突起群的表面的方式形成增強用鍍層11α作為最表層的鍍層(參照圖27的(I’))。
接下來，去除蝕刻(兼鍍覆)用抗蝕劑遮罩32(參照圖27的(j’))。
由此，完成本實施形態的另一例的引線框1-4，其中具有針狀突起群的粗糙化銀鍍層11不僅在引線框基材10的側面形成，還進一步在引線框基材10的上表面中的內部連接用端子部10a以外的部位形成。
此外，具有針狀突起群的粗糙化銀鍍層11、覆蓋粗糙化銀鍍層11中的針狀突起群的表面的增強用鍍層11α的形成步驟、構成粗糙化銀鍍層11、增強用鍍層11α的鍍覆金屬的種類、鍍覆的厚度，與第1實施形態的引線框1-1中大致相同。
接下來，使用圖28來說明使用了本實施形態的引線框1-4的半導體封裝的製造步驟的一例。
首先，準備藉由圖27的(a)~圖27的(j)所示的製造步驟製造的本實施形態的引線框1-4(參照圖28的(a))。
之後，與第1實施形態的引線框的製造步驟大致相同地，進行利用焊料14的半導體元件20的搭載、樹脂密封、半導體封裝的單片化(參照圖28的(b)~圖28的(d))。
由此，得到使用了本實施形態的引線框1-4的半導體封裝2-4(參照圖28的(e))。
此外，使用了藉由圖27的(a)~圖27的(h)、圖27的(h2)、圖27的(I’)、圖27的(j’)所示的製造步驟製造的本實施形態的另一例的引線框1-4的半導體封裝2-4，也可藉由與上述大致相同的步驟得到(參照圖28的(a’)~圖28的(e’))。
第8實施形態
圖29為表示本發明的第8實施形態涉及的引線框的一例的圖，(a)為俯視圖，(b)為仰視圖，(c)為示意性表示(a)的H-H截面的說明圖。圖30為表示本發明的第8實施形態涉及的排列成多行的引線框的一例的俯視圖。圖31為表示本發明的第8實施形態涉及的半導體元件安裝用的引線框的製造步驟的一例和另一例的說明圖。圖32為表示使用了本發明的第8實施形態涉及的半導體元件安裝用的引線框的半導體封裝的製造步驟的一例的說明圖。
本實施形態的引線框1-4’如圖29的(a)所示，具備搭載半導體元件的墊部10c、以及從四個方向朝著墊部10c伸出的複數個端子，如圖29的(c)所示，在由銅系材料構成的引線框基材10的上表面、側面、下表面中在側面具備粗糙化銀鍍層11，並且具備覆蓋粗糙化銀鍍層11中的針狀突起群的表面的增強用鍍層11α作為最表層的鍍層。圖29中，10a為與半導體元件電性連接的內部連接用端子部，10b為外部連接用端子部。
粗糙化銀鍍層11、增強用鍍層11α和粗糙化銀鍍層11的基底的構成，與第1實施形態的引線框1-1大致相同。
又，本實施形態的引線框1-4’在引線框基材10的上表面中對應於內部連接用端子部10a的部位具備內部連接用鍍層12，在引線框基材10的下表面具備外部連接用鍍層13。
內部連接用鍍層12、外部連接用鍍層13分別由按照鎳、鈀、金的順序積層而成的鍍層構成。
又，本實施形態的引線框1-4’如圖30所示般，各個引線框1-4’排列成多行。
接下來，使用圖31來說明本實施形態的引線框1-4’的製造步驟的一例。
本實施形態的引線框1-4’的製造步驟與圖27所示的第7實施形態的引線框 1-4的製造步驟大致相同(參照圖31的(a)~圖31的(j)、參照圖31的(a)~圖31的(h)、圖31的(h2)、圖31的(I’)、圖31的(j’))。
又，具有針狀突起群的粗糙化銀鍍層11、覆蓋粗糙化銀鍍層11中的針狀突起群的表面的增強用鍍層11α的形成步驟、構成粗糙化銀鍍層11、增強用鍍層11α的鍍覆金屬的種類、鍍覆的厚度，與第1實施形態的引線框1中大致相同。
接下來，使用圖32來說明使用了本實施形態的引線框1-4’的半導體封裝的製造步驟的一例。
首先，準備藉由圖31所示的製造步驟製造的本實施形態的引線框1-4’(參照圖32的(a))。
之後，與第2實施形態的引線框的製造步驟大致相同地，進行利用固晶材(Die Bond)16的半導體元件20的搭載、引線接合、樹脂密封、半導體封裝的單片化(參照圖32的(b)~圖32的(d))。
由此，得到使用了本實施形態的引線框1-4’的半導體封裝2-4’(參照圖32的(e))。
此外，使用了藉由圖31的(a)~圖31的(h)、圖31的(h2)、圖31的(I’)、圖31的(j’)所示的製造步驟製造的本實施形態的另一例的引線框1-4’的半導體封裝2-4’，也藉由與上述大致相同的步驟得到(參照圖32的(a’)~圖32的(e’))。
第9實施形態
圖33為表示本發明的第9實施形態涉及的半導體元件搭載用基板的一例的圖，(a)為俯視圖，(b)為仰視圖，(c)為示意性表示(a)的I-I截面的說明圖。圖34為表示本發明的第9實施形態涉及的排列成多行的半導體元件搭載用基板的一例的俯視圖。圖35為表示本發明的第9實施形態涉及的半導體元件搭載用基板的製造步驟的一例的說明圖。圖36為表示使用了本發明的第9實施形態涉及的半導體元件搭載用基板的半導體封裝的製造步驟的一例的說明圖。
本實施形態的半導體元件搭載用基板1-5如圖33的(a)所示，具備從四個方向朝著搭載半導體元件的區域延伸的複數個柱狀端子部10-1，如圖33的(c)所示，在柱狀端子部10-1的上表面具備粗糙化銀鍍層11，並且具備覆蓋粗糙化銀鍍層11中的針狀突起群的表面的增強用鍍層11α作為最表層的鍍層。柱狀端子部10-1藉由在由銅系材料構成的金屬板10的上表面設置凹部10-2而形成。圖33中，10a為與半導體元件電性連接的內部連接用端子部。
粗糙化銀鍍層11、增強用鍍層11α和粗糙化銀鍍層11的基底的構成，與第1實施形態的引線框1-1大致相同。
又，本實施形態的半導體元件搭載用基板1-5如圖34所示般，各個半導體元件搭載用基板1-5排列成多行。
接下來，使用圖35來說明本實施形態的引線框1-5的製造步驟的一例和另一例。
首先，作為半導體元件搭載用基板的基材，準備由銅系材料構成的金屬板10(參照圖35的(a))。
接下來，在金屬板10的兩面形成第1抗蝕劑層R1(參照圖35的(b))。
接下來，使用描繪有對應於柱狀端子部10-1的既定形狀的玻璃遮罩對金屬板10的上表面側的第1抗蝕劑層R1進行曝光、顯影，並且對金屬板10的下表面側的第1抗蝕劑層R1的整個區域進行曝光、顯影，形成對應於金屬板10的上表面側的柱狀端子部10-1的部位開口並覆蓋金屬板10的下表面側的整個區域的鍍覆用抗蝕劑遮罩31(參照圖35的(c))。
接下來，使用鍍覆用抗蝕劑遮罩31，在金屬板10的上表面中的對應於柱狀端子部10-1的部位形成具有針狀突起群的粗糙化銀鍍層11，在其上按照覆蓋粗糙化銀鍍層11中的針狀突起群的表面的方式形成增強用鍍層11α作為最表層的鍍層(參照圖35的(d))。
接下來，去除鍍覆用抗蝕劑遮罩31(參照圖35的(e))，在金屬板10的兩面形成第2抗蝕劑層R2(參照圖35的(f))。
接下來，使用描繪有對應於柱狀端子部10-1的既定形狀的玻璃遮罩對金屬板10的上表面側的第2抗蝕劑層R2進行曝光、顯影，並且對金屬板10的下表面側的第2抗蝕劑層R2的整個區域進行曝光、顯影，形成覆蓋金屬板10的上表面側的柱狀端子部10-1、對應於凹部10-2的部位開口、並且覆蓋金屬板10的下表面側的整個區域的蝕刻用抗蝕劑遮罩32(參照圖35的(g))。
接下來，在上表面實施半蝕刻加工，形成柱狀端子部10-1、凹部10-2(參照圖35的(h))。
接下來，將蝕刻用抗蝕劑遮罩32去除(參照圖35的(i))。
由此，完成本實施形態的半導體元件搭載用基板1-5。
此外，具有針狀突起群的粗糙化銀鍍層11、覆蓋粗糙化銀鍍層11中的針狀突起群的表面的增強用鍍層11α的形成步驟、構成粗糙化銀鍍層11、增強用鍍層11α的鍍覆金屬的種類、鍍覆的厚度，與第1實施形態的引線框1-1中大致相同。
接下來，使用圖36來說明使用了本實施形態的半導體元件搭載用基板11-5的半導體封裝的製造步驟的一例。
首先，準備藉由圖35所示的製造步驟製造的本實施形態的半導體元件搭載用基板1-5(參照圖36的(a))。
接下來，在半導體元件搭載用基板1-5的柱狀端子部10-1上表面的內部連接用端子部10a中的半導體元件搭載區域上印刷焊料14，在其上搭載並固定半導體元件20，從而將半導體元件20的電極與半導體元件搭載用基板1-5的內部連接用端子部10a電性連接(參照圖36的(b))。
接下來，使用成型模具，將半導體元件搭載用基板1-5的上表面側的空間區 域用密封樹脂15密封(參照圖36的(c))。
接下來，對金屬板10的下表面側實施半蝕刻加工，使柱狀端子部10-1獨立(參照圖36的(d))。
最後，藉由切割、衝壓等將排列成多行的半導體封裝進行單片化(參照圖36的(e))。
由此，得到使用了本實施形態的半導體元件搭載用基板1-5的半導體封裝2-5(參照圖36的(f))。
第10實施形態
圖37為表示本發明的第10實施形態涉及的半導體元件搭載用基板的一例的圖，(a)為俯視圖，(b)為仰視圖，(c)為示意性表示(a)的J-J截面的說明圖。圖38為表示本發明的第10實施形態涉及的半導體元件搭載用基板的製造步驟的一例的說明圖。圖39為表示使用了本發明的第10實施形態涉及的半導體元件搭載用基板的半導體封裝的製造步驟的一例的說明圖。
本實施形態的半導體元件搭載用基板1-5’如圖37的(b)、圖37的(c)所示，在金屬板10的下表面中對應於外部連接用端子部10b的位置，形成有外部連接用鍍層13。其另一構成與圖33所示的第9實施形態的半導體元件搭載用基板1-5大致相同。
接下來，使用圖38來說明本實施形態的半導體元件搭載用基板1-5’的製造步驟的一例。
首先，作為半導體元件搭載用基板的基材，準備由銅系材料構成的金屬板10(參照圖38的(a))。
接下來，在金屬板10的兩面形成第1抗蝕劑層R1(參照圖38的(b))。
接下來，對金屬板10的上表面側的第1抗蝕劑層R1的整個區域進行曝光、顯影，並且使用描繪有對應於外部連接用端子部10b的既定形狀的玻璃遮罩對金屬 板10的下表面側的第1抗蝕劑層R1進行曝光、顯影，形成覆蓋金屬板10的上表面側的整個區域並且對應於金屬板10的下表面側的外部連接用端子部10b的部位開口的第1鍍覆用抗蝕劑遮罩31-1(參照圖38的(c))。
接下來，使用第1鍍覆用抗蝕劑遮罩31-1，在金屬板10的下表面中對應於外部連接用端子部10b的部位，依序積層例如厚度0.3~3μm的鎳鍍層、厚度0.005~0.1μm的鈀鍍層、厚度0.0005~0.1μm的金鍍層，形成外部連接用鍍層13(參照圖38的(d))。
接下來，去除第1鍍覆用抗蝕劑遮罩31-1(參照圖38的(e))，在金屬板10的兩面形成第2抗蝕劑層R2(參照圖38的(f))。
接下來，使用描繪有對應於內部連接用端子部10a的既定形狀的玻璃遮罩對金屬板10的上表面側的第2抗蝕劑層R2進行曝光、顯影，並且對金屬板10的下表面側的第2抗蝕劑層R2的整個區域進行曝光、顯影，形成對應於金屬板10的上表面側的內部連接用端子部10a的部位開口並且覆蓋金屬板10的下表面側的整個區域的第2鍍覆用抗蝕劑遮罩31-2(參照圖38的(g))。
接下來，使用第2鍍覆用抗蝕劑遮罩31-2，在金屬板10的上表面中的對應於內部連接用端子部10a的部位形成具有針狀突起群的粗糙化銀鍍層11，在其上按照覆蓋粗糙化銀鍍層11中的針狀突起群的表面的方式形成增強用鍍層11α作為最表層的鍍層(參照圖38的(h))。
接下來，去除第2鍍覆用抗蝕劑遮罩31-2(參照圖38的(i))，在金屬板10的兩面形成第3抗蝕劑層R3(參照圖38的(j))。
接下來，使用描繪有對應於柱狀端子部10-1的既定形狀的玻璃遮罩對金屬板10的上表面側的第3抗蝕劑層R3進行曝光、顯影，並且對金屬板10的下表面側的第3抗蝕劑層R3的整個區域進行曝光、顯影，形成覆蓋金屬板10的上表面側的柱狀端子部10-1、對應於凹部10-2的部位開口、並且覆蓋金屬板10的下表面側的整 個區域的蝕刻用抗蝕劑遮罩32(參照圖38的(k))。
接下來，在上表面實施半蝕刻加工，形成柱狀端子部10-1、凹部10-2(參照圖38的(l))。
接下來，將蝕刻用抗蝕劑遮罩32去除(參照圖38的(m))。
由此，完成第2實施形態的半導體元件搭載用基板1-5’。
此外，具有針狀突起群的粗糙化銀鍍層11、覆蓋粗糙化銀鍍層11中的針狀突起群的表面的增強用鍍層11α的形成步驟、構成粗糙化銀鍍層11、增強用鍍層11α的鍍覆金屬的種類、鍍覆的厚度，與第1實施形態的引線框1-1中大致相同。
接下來，使用圖39來說明使用了第10實施形態的半導體元件搭載用基板1-5’的半導體封裝的製造步驟的一例。
首先，從準備半導體元件搭載用基板1-5’(參照圖39的(a))、搭載半導體元件20(參照圖39的(b))直至使用成型模具形成密封樹脂(參照圖39的(c))為止，與第9實施形態的使用了半導體元件搭載用基板1-5的半導體封裝的製造步驟(參照圖34的(a)~圖34的(c))大致相同。
接下來，使用外部連接用鍍層13作為蝕刻用遮罩，從下表面側實施半蝕刻加工，形成外部連接用端子部10b(參照圖39的(d))。
最後，藉由切割、衝壓等將排列成多行的半導體封裝進行單片化(參照圖39的(e))。
由此，得到使用了本實施形態的半導體元件搭載用基板1-5’的半導體封裝2-5’(參照圖39的(f))。
第11實施形態
圖40為表示本發明的第11實施形態涉及的半導體元件搭載用基板的一例的圖，(a)為俯視圖，(b)為仰視圖，(c)為示意性表示(a)的K-K截面的說明 圖。圖41為表示本發明的第11實施形態涉及的排列成多行的半導體元件搭載用基板的一例的俯視圖。圖42為表示本發明的第11實施形態涉及的半導體元件搭載用基板的製造步驟的一例的說明圖。圖43為表示使用了本發明的第11實施形態涉及的半導體元件搭載用基板的半導體封裝的製造步驟的一例的說明圖。
本實施形態的半導體元件搭載用基板1-5”如圖40的(a)所示，具備配置於中央位置的大面積柱狀端子部10-3以及排列於柱狀端子部10-3的四個方向周邊的具有小面積的複數個柱狀端子部10-1，如圖40的(c)所示，在柱狀端子部10-1、10-3的上表面具備粗糙化銀鍍層11，並且具備覆蓋粗糙化銀鍍層11中的針狀突起群的表面的增強用鍍層11α作為最表層的鍍層。柱狀端子部10-3構成為在上表面搭載半導體元件的墊部10c，柱狀端子部10-1構成為在上表面透過接合線與半導體元件進行電性連接的內部連接用端子部10a。
粗糙化銀鍍層11、增強用鍍層11α和粗糙化銀鍍層11的基底的構成，與第1實施形態的引線框1-1大致相同。
又，本實施形態的半導體元件搭載用基板1-5”如圖41所示般，各個半導體元件搭載用基板1-5”排列成多行。
接下來，使用圖42來說明本實施形態的半導體元件搭載用基板1-5”的製造步驟的一例。
本實施形態的半導體元件搭載用基板1-5”的製造步驟與圖35所示的第9實施形態的半導體元件搭載用基板1-5的製造步驟大致相同(參照圖42的(a)~圖42的(i))。
又，具有針狀突起群的粗糙化銀鍍層11、覆蓋粗糙化銀鍍層11中的針狀突起群的表面的增強用鍍層11α的形成步驟、構成粗糙化銀鍍層11、增強用鍍層11α的鍍覆金屬的種類、鍍覆的厚度，與第1實施形態的引線框1-1中大致相同。
接下來，使用圖43來說明使用了本實施形態的半導體元件搭載用 基板1-5”的半導體封裝的製造步驟的一例。
首先，準備藉由圖42所示的製造步驟製造的本實施形態的半導體元件搭載用基板1-5”(參照圖43的(a))。
接下來，在半導體元件搭載用基板1-5”的上表面的柱狀端子部10-3中的墊部10c上，透過固晶材(Die Bond)16搭載並固定半導體元件20，並且透過接合線17將半導體元件20的電極與柱狀端子部10-1中的內部連接用端子部10a電性連接(參照圖43的(b))。
接下來，使用成型模具，將半導體元件搭載用基板1-5”的上表面側的空間區域用密封樹脂15密封(參照圖43的(c))。
接下來，對金屬板10的下表面側實施半蝕刻加工，使柱狀端子部10-1、10-3獨立(參照圖43的(d))。
最後，藉由切割、衝壓等將排列成多行的半導體封裝進行單片化(參照圖43的(e))。
由此，得到使用了本實施形態的半導體元件搭載用基板1-5”的半導體封裝2-5”(參照圖43的(f))。
第12實施形態
圖44為表示本發明的第12實施形態涉及的半導體元件搭載用基板的一例的圖，(a)為俯視圖，(b)為仰視圖，(c)為示意性表示(a)的L-L截面的說明圖。圖45為表示本發明的第12實施形態涉及的半導體元件搭載用基板的製造步驟的一例的說明圖。圖46為表示使用了本發明的第12實施形態涉及的半導體元件搭載用基板的半導體封裝的製造步驟的一例的說明圖。
本實施形態的半導體元件搭載用基板1-5'''如圖44的(b)、圖44的(c)所示，在金屬板10的下表面中對應於外部連接用端子部10b的位置，形成有外部連接用鍍層13。其另一構成與圖40所示的第11實施形態的半導體元件 搭載用基板1-5”大致相同。
接下來，使用圖45來說明本實施形態的半導體元件搭載用基板1-5'''的製造步驟的一例。
本實施形態的半導體元件搭載用基板1-5'''的製造步驟與圖37所示的第10實施形態的半導體元件搭載用基板1-5’的製造步驟大致相同(參照圖45的(a)~圖45的(m))。
又，具有針狀突起群的粗糙化銀鍍層11、覆蓋粗糙化銀鍍層11中的針狀突起群的表面的增強用鍍層11α的形成步驟、構成粗糙化銀鍍層11、增強用鍍層11α的鍍覆金屬的種類、鍍覆的厚度，與第1實施形態的引線框1-1中大致相同。
接下來，使用圖46來說明使用了第12實施形態的半導體元件搭載用基板1-5'''的半導體封裝的製造步驟的一例。
首先，從準備半導體元件搭載用基板1-5'''(參照圖46的(a))、搭載半導體元件20(參照圖46的(b))直至使用成型模具形成密封樹脂(參照圖46的(c))為止，與第11實施形態的使用了半導體元件搭載用基板1-5”的半導體封裝的製造步驟(參照圖43的(a)~圖43的(c))大致相同。
接下來，使用外部連接用鍍層13作為蝕刻用遮罩，從下表面側實施半蝕刻加工，形成外部連接用端子部10b(參照圖46的(d))。
最後，藉由切割、衝壓等對排列成多行的半導體封裝進行單片化(參照圖46的(e))。
由此，得到使用了本實施形態的半導體元件搭載用基板1-5'''的半導體封裝2-5'''(參照圖46的(f))。
第13實施形態
圖47為表示本發明的第13實施形態涉及的半導體元件搭載用基板的一例的圖，(a)為俯視圖，(b)為示意性表示(a)的M-M截面的說明圖。圖48為表示 本發明的第13實施形態涉及的排列成多行的半導體元件搭載用基板的一例的俯視圖。圖49為表示本發明的第13實施形態涉及的半導體元件搭載用基板的製造步驟的一例的說明圖。圖50為表示使用了本發明的第13實施形態涉及的半導體元件搭載用基板的半導體封裝的製造步驟的一例的說明圖。
本實施形態的半導體元件搭載用基板1-6如圖47的(a)所示，在由銅系材料構成的金屬板10的一個面，具備從四個方向朝著搭載半導體元件的區域延伸的複數個柱狀端子部12-1。
柱狀端子部12-1僅由不同金屬的鍍層構成，如圖47的(b)所示，具備具有針狀突起群的粗糙化銀鍍層11，並且具備覆蓋粗糙化銀鍍層11中的針狀突起群的表面的增強用鍍層11α作為最表層的鍍層。
而且，柱狀端子部12-1如圖47的(b)所示，一個面構成半導體封裝中與半導體元件連接的內部連接用端子部12a，並且另一面構成與外部基板連接的外部連接用端子部12b。
又，柱狀端子部12-1中，與金屬板10相接的鍍層由金鍍層構成。
此外，柱狀端子部12-1中，能夠根據需要選擇利用金、鈀、鎳等和它們的合金進行的鍍覆，依序積層而形成粗糙化銀鍍層11的基底鍍層。
例如，柱狀端子部12-1中比增強用鍍層11α更下層的鍍層能夠採用由按金/鎳/銀的順序積層的金屬所構成的鍍層來構成。此情況下，理想是在金屬板10的一個面側的對應於柱狀端子部12-1的部位的表面形成0.005μm以上0.5μm以下的金鍍層、較佳為形成0.05μm，在其上形成5.0μm以上80.0μm以下的平滑晶體的鎳鍍層、較佳為形成30.0μm，在其上形成0.2μm以上3.0μm以下的在表面具有針狀突起群的粗糙化銀鍍層11、較佳為形成0.5μm。
又，例如，柱狀端子部12-1中比增強用鍍層11α更下層的鍍層能夠採用由按金/鈀/鎳/銀的順序積層的金屬所構成的鍍層來構成。此情況下，理想 是在金屬板10的一個面側的對應於柱狀端子部12-1的部位的表面形成0.005μm以上0.5μm以下的金鍍層、較佳為形成0.05μm，在其上形成0.005μm以上0.5μm以下的鈀鍍層、較佳為形成0.05μm，在其上形成5.0μm以上80.0μm以下的平滑晶體的鎳鍍層、較佳為形成30.0μm，在其上形成0.2μm以上3.0μm以下的在表面具有針狀突起群的粗糙化銀鍍層11、較佳為形成0.5μm。
又，例如，柱狀端子部12-1中比增強用鍍層11α更下層的鍍層能夠採用由按金/鈀/鎳/鈀/銀的順序積層的金屬所構成的鍍層來構成。此情況下，理想是在金屬板10的一個面側的對應於柱狀端子部12-1的部位的表面，形成0.005μm以上0.5μm以下的金鍍層、較佳為形成0.05μm，在其上形成0.005μm以上0.5μm以下的鈀鍍層、較佳為形成0.05μm，在其上形成5.0μm以上80.0μm以下的平滑晶體的鎳鍍層、較佳為形成30.0μm，在其上形成0.005μm以上1.5μm以下的鈀鍍層、較佳為形成0.05μm，在其上形成0.2μm以上3.0μm以下的在表面具有針狀突起群的粗糙化銀鍍層11、較佳為形成0.5μm。
又，例如，柱狀端子部12-1中比增強用鍍層11α更下層的鍍層能夠採用由按金/鎳/鈀/銀的順序積層的金屬所構成的鍍層來構成。此情況下，理想是在金屬板10的一個面側的對應於柱狀端子部12-1的部位的表面，形成0.005μm以上0.5μm以下的金鍍層、較佳為形成0.05μm，在其上形成5.0μm以上80.0μm以下的平滑晶體的鎳鍍層、較佳為形成30.0μm，在其上形成0.005μm以上0.5μm以下的鈀鍍層、較佳為形成0.05μm，在其上形成0.2μm以上3.0μm以下的在表面具有針狀突起群的粗糙化銀鍍層11、較佳為形成0.5μm。
又，例如，柱狀端子部12-1中比增強用鍍層11α更下層的鍍層能夠採用由按金/鎳/鈀/金/銀的順序積層的金屬所構成的鍍層來構成。此情況下，理想是在金屬板10的一個面側的對應於柱狀端子部12-1的部位的表面，形成0.005μm以上0.5μm以下的金鍍層、較佳為形成0.05μm，在其上形成5.0μm以上 80.0μm以下的平滑晶體的鎳鍍層、較佳為形成30.0μm，在其上形成0.005μm以上1.5μm以下的鈀鍍層、較佳為形成0.05μm，在其上形成0.0005μm以上0.5μm以下的金鍍層、較佳為形成0.005μm，在其上形成0.2μm以上3.0μm以下的在表面具有針狀突起群的粗糙化銀鍍層11、較佳為形成0.5μm。
又，例如，柱狀端子部12-1中比增強用鍍層11α更下層的鍍層能夠採用由按金/鈀/鎳/鈀/金/銀的順序積層的金屬所構成的鍍層來構成。此情況下，理想是在金屬板10的一個面側的對應於柱狀端子部12-1的部位的表面，形成0.005μm以上0.5μm以下的金鍍層、較佳為形成0.05μm，在其上形成0.005μm以上0.5μm以下的鈀鍍層、較佳為形成0.05μm，在其上形成5.0μm以上80.0μm以下的平滑晶體的鎳鍍層、較佳為形成30.0μm，在其上形成0.005μm以上1.5μm以下的鈀鍍層、較佳為形成0.05μm，在其上形成0.0005μm以上0.5μm以下的金鍍層、較佳為形成0.005μm，在其上形成0.2μm以上3.0μm以下的在表面具有針狀突起群的粗糙化銀鍍層11、較佳為形成0.5μm。
這些情況中，作為覆蓋粗糙化銀鍍層11中針狀突起群的表面的增強用鍍層11α，積層0.4μm以上4.0μm以下的銀閃鍍層。更佳為積層1.0μm。
此外，作為覆蓋粗糙化銀鍍層11中的針狀突起群的表面的增強用鍍層11α，亦可以替代銀閃鍍層，積層由厚度0.4μm以上4.0μm以下、較佳為1.0μm的鎳鍍層、厚度0.005μm以上0.1μm以下、較佳為0.01μm的鈀鍍層、厚度0.0005μm以上0.01μm以下、較佳為0.001μm的金鍍層這3層構成的鍍層。當增強用鍍層11α設為依序積層了鎳鍍層、鈀鍍層、金鍍層的構成的情況下，增強用鍍層11α的總厚度的上限設為4.0μm。
又，成為半導體元件搭載用基板1的基材的金屬板10的材質除了銅合金等銅系材料之外，也可以應用不銹鋼系合金。
當金屬板10的材質為不銹鋼系合金的情況下，柱狀端子部12-1採用由按金/ 鎳/鈀/銀的順序積層的金屬所構成的鍍層來構成。此情況下，理想是在金屬板10的一個面側的對應於柱狀端子部12-1的部位的表面，形成0.005μm以上0.5μm以下的金鍍層、較佳為形成0.05μm，在其上形成20.0μm以上80.0μm以下的平滑晶體的鎳鍍層、較佳為形成30.0μm，在其上形成0.005μm以上1.5μm以下的鈀鍍層、較佳為形成0.05μm，在其上形成0.2μm以上3.0μm以下的在表面具有針狀突起群的粗糙化銀鍍層、較佳為形成0.5μm。
該情況中，作為覆蓋粗糙化銀鍍層11中針狀突起群的表面的增強用鍍層11α，積層0.4μm以上4.0μm以下的銀閃鍍層。更佳為積層1.0μm。
此外，作為覆蓋粗糙化銀鍍層11中的針狀突起群的表面的增強用鍍層11α，亦可以替代銀閃鍍層，積層由厚度0.4μm以上4.0μm以下、較佳為1.0μm的鎳鍍層、厚度0.005μm以上0.1μm以下、較佳為0.01μm的鈀鍍層、厚度0.0005μm以上0.01μm以下、較佳為0.001μm的金鍍層這3層構成的鍍層。當增強用鍍層11α設為依序積層了鎳鍍層、鈀鍍層、金鍍層的構成的情況下，增強用鍍層11α的總厚度的上限設為4.0μm。
而且，上述所有例子中的採用由按順序積層的金屬所構成的鍍層形成的柱狀端子部12-1中的在表面具有針狀突起群且具有在晶體方位<001>、<111>、<101>的各者的比率中晶體方位<101>的比率最高的晶體結構的粗糙化銀鍍層11的表面積比(此處為粗糙化銀鍍層的表面積相對於平滑面的表面積的比率)為1.30以上6.00以下。較佳為3.00。
又，增強用鍍層11α的表面沿襲粗糙化銀鍍層11的針狀突起群而形成為具有相對於平滑面的表面積的表面積比成為1.30以上6.00以下的針狀突起群的形狀。
又，本實施形態的半導體元件搭載用基板1-6如圖48所示般，各個半導體元件搭載用基板1-6排列成多行。
接下來，使用圖49來說明本實施形態的半導體元件搭載用基板 1-6的製造步驟的一例。
首先，作為半導體元件搭載用基板的基材，準備由銅系材料構成的金屬板10(參照圖49的(a))。
接下來，在金屬板10的兩面形成抗蝕劑層R1(參照圖49的(b))。
接下來，使用形成有對應於柱狀端子部12-1的既定形狀的遮罩對金屬板10的上表面側的抗蝕劑層R1進行曝光、顯影，並且對金屬板10的下表面側的抗蝕劑層R1的整個區域進行曝光、顯影，形成對應於金屬板10的上表面側的柱狀端子部12-1的部位開口且覆蓋金屬板10的下表面側的整個區域的鍍覆用抗蝕劑遮罩31(參照圖49的(c))。
接下來，使用鍍覆用抗蝕劑遮罩31，在金屬板10的上表面中對應於柱狀端子部12-1的部位形成具有針狀突起群的粗糙化銀鍍層11，在其上形成增強用鍍層11α作為最表層的鍍層(參照圖49的(d))。
接下來，將鍍覆用抗蝕劑遮罩31去除(參照圖49的(e))。
由此，完成本實施形態的半導體元件搭載用基板1-6。
此外，關於具備具有針狀突起群的粗糙化銀鍍層11、並且將覆蓋粗糙化銀鍍層11中的針狀突起群的表面的增強用鍍層11α作為最表層的鍍層的柱狀端子部12-1的形成步驟，例如，當柱狀端子部12-1中比增強用鍍層11α更下層的鍍層採用由按金/鎳/銀的順序積層的金屬所構成的鍍層來構成時，理想是在成為半導體元件搭載用基板的基材的金屬板10的一個面側的對應於柱狀端子部12-1的部位的表面，形成0.005μm以上0.5μm以下的金鍍層、較佳為形成0.05μm，在其上形成5.0μm以上80.0μm以下的平滑晶體的鎳鍍層、較佳為形成30.0μm，在其上形成0.2μm以上3.0μm以下的在表面具有針狀突起群的粗糙化銀鍍層11、較佳為形成0.5μm。
又，例如，當柱狀端子部12-1中比增強用鍍層11α更下層的鍍層 採用由按金/鈀/鎳/銀的順序積層的金屬所構成的鍍層來構成時，理想是在金屬板10的一個面側的對應於柱狀端子部12-1的部位的表面，形成0.005μm以上0.5μm以下的金鍍層、較佳為形成0.05μm，在其上形成0.005μm以上0.5μm以下的鈀鍍層、較佳為形成0.05μm，在其上形成5.0μm以上80.0μm以下的平滑晶體的鎳鍍層、較佳為形成30.0μm，在其上形成0.2μm以上3.0μm以下的在表面具有針狀突起群的粗糙化銀鍍層11、較佳為形成0.5μm。
又，例如，當柱狀端子部12-1中比增強用鍍層11α更下層的鍍層採用由按金/鈀/鎳/鈀/銀的順序積層的金屬所構成的鍍層來構成時，理想是在金屬板10的一個面側的對應於柱狀端子部12-1的部位的表面，形成0.005μm以上0.5μm以下的金鍍層、較佳為形成0.05μm，在其上形成0.005μm以上0.5μm以下的鈀鍍層、較佳為形成0.05μm，在其上形成5.0μm以上80.0μm以下的平滑晶體的鎳鍍層、較佳為形成30.0μm，在其上形成0.005μm以上1.5μm以下的鈀鍍層、較佳為形成0.05μm，在其上形成0.2μm以上3.0μm以下的在表面具有針狀突起群的粗糙化銀鍍層11、較佳為形成0.5μm。
又，例如，當柱狀端子部12-1中比增強用鍍層11α更下層的鍍層採用由按金/鎳/鈀/銀的順序積層的金屬所構成的鍍層來構成時，理想是在金屬板10的一個面側的對應於柱狀端子部12-1的部位的表面，形成0.005μm以上0.5μm以下的金鍍層、較佳為形成0.05μm，在其上形成5.0μm以上80.0μm以下的平滑晶體的鎳鍍層、較佳為形成30.0μm，在其上形成0.005μm以上1.5μm以下的鈀鍍層、較佳為形成0.05μm，在其上形成0.2μm以上3.0μm以下的在表面具有針狀突起群的粗糙化銀鍍層11、較佳為形成0.5μm。
又，例如，當柱狀端子部12-1中比增強用鍍層11α更下層的鍍層採用由按金/鎳/鈀/金/銀的順序積層的金屬所構成的鍍層來構成時，理想是在金屬板10的一個面側的對應於柱狀端子部12-1的部位的表面，形成0.005μm以上 0.5μm以下的金鍍層、較佳為形成0.05μm，在其上形成5.0μm以上80.0μm以下的平滑晶體的鎳鍍層、較佳為形成30.0μm，在其上形成0.005μm以上1.5μm以下的鈀鍍層、較佳為形成0.05μm，在其上形成0.0005μm以上0.5μm以下的金鍍層、較佳為形成0.005μm，在其上形成0.2μm以上3.0μm以下的在表面具有針狀突起群的粗糙化銀鍍層11、較佳為形成0.5μm。
又，例如，當柱狀端子部12-1中比增強用鍍層11α更下層的鍍層採用由按金/鈀/鎳/鈀/金/銀的順序積層的金屬所構成的鍍層來構成時，理想是在金屬板10的一個面側的對應於柱狀端子部12-1的部位的表面，形成0.005μm以上0.5μm以下的金鍍層、較佳為形成0.05μm，在其上形成0.005μm以上0.5μm以下的鈀鍍層、較佳為形成0.05μm，在其上形成5.0μm以上80.0μm以下的平滑晶體的鎳鍍層、較佳為形成30.0μm，在其上形成0.005μm以上1.5μm以下的鈀鍍層、較佳為形成0.05μm，在其上形成0.0005μm以上0.5μm以下的金鍍層、較佳為形成0.005μm，在其上形成0.2μm以上3.0μm以下的在表面具有針狀突起群的粗糙化銀鍍層11、較佳為形成0.5μm。
該情況中，作為覆蓋粗糙化銀鍍層11中針狀突起群的表面的增強用鍍層11α，積層0.4μm以上4.0μm以下的銀閃鍍層。更佳為積層1.0μm。
此外，作為覆蓋粗糙化銀鍍層11中的針狀突起群的表面的增強用鍍層11α，亦可以替代銀閃鍍層，積層由厚度0.4μm以上4.0μm以下、較佳為1.0μm的鎳鍍層、厚度0.005μm以上0.1μm以下、較佳為0.01μm的鈀鍍層、厚度0.0005μm以上0.01μm以下、較佳為0.001μm的金鍍層這3層構成的鍍層。當增強用鍍層11α設為依序積層了鎳鍍層、鈀鍍層、金鍍層的構成的情況下，增強用鍍層11α的總厚度的上限設為4.0μm。
此外，成為半導體元件搭載用基板1-6的基材的金屬板10的材質亦可以為不銹鋼系合金。此情況下，柱狀端子部12-1採用由按金/鎳/鈀/銀的順序 積層的金屬所構成的鍍層來構成。此情況下，理想是在金屬板10的一個面側的對應於柱狀端子部12-1的部位的表面形成0.005μm以上0.5μm以下的金鍍層、較佳為形成0.05μm，在其上形成20.0μm以上80.0μm以下的平滑晶體的鎳鍍層、較佳為形成30.0μm，在其上形成0.005μm以上1.5μm以下的鈀鍍層、較佳為形成0.05μm，在其上形成0.2μm以上3.0μm以下的在表面具有針狀突起群的粗糙化銀鍍層、較佳為形成0.5μm。
該情況中，作為覆蓋粗糙化銀鍍層11中針狀突起群的表面的增強用鍍層11α，積層0.4μm以上4.0μm以下的銀閃鍍層。更佳為積層1.0μm。
此外，作為覆蓋粗糙化銀鍍層11中的針狀突起群的表面的增強用鍍層11α，亦可以替代銀閃鍍層，積層由厚度0.4μm以上4.0μm以下、較佳為1.0μm的鎳鍍層、厚度0.005μm以上0.1μm以下、較佳為0.01μm的鈀鍍層、厚度0.0005μm以上0.01μm以下、較佳為0.001μm的金鍍層這3層構成的鍍層。當增強用鍍層11α設為依序積層了鎳鍍層、鈀鍍層、金鍍層的構成的情況下，增強用鍍層11α的總厚度的上限設為4.0μm。
此外，為了形成具有在晶體方位<001>、<111>、<101>的各者的比率中晶體方位<101>的比率最高的晶體結構且具有表面積比(此處為粗糙化銀鍍層的表面積相對於平滑面的表面積的比率)成為1.30以上6.00以下的針狀突起群的粗糙化銀鍍層11，將由甲磺酸系銀鍍覆液構成的銀鍍浴中的銀濃度設為1.0g/L以上10g/L以下的範圍。特別是，更佳為將銀濃度設為1.5g/L以上5.0g/L以下的範圍。
如果銀濃度小於1.0g/L，則無法形成充分的粗糙化銀鍍覆被膜，因而不佳。如果銀濃度高於10g/L，則形成的粗糙化銀鍍覆被膜會成為平滑表面，無法得到銀的針狀晶體，因而不佳。
接下來，使用圖50來說明使用了本實施形態的半導體元件搭載用 基板1-6的半導體封裝的製造步驟的一例。
首先，準備藉由圖49所示的製造步驟製造的本實施形態的半導體元件搭載用基板1-6(參照圖50的(a))。
接下來，在半導體元件搭載用基板1-6的柱狀端子部12-1上表面的內部連接用端子部12a中的半導體元件搭載區域上印刷焊料14，在其上搭載並固定半導體元件20，從而將半導體元件20的電極與半導體元件搭載用基板1-6的內部連接用端子部12a電性連接(參照圖50的(b))。
接下來，使用成型模具，將半導體元件搭載用基板1-6的上表面側的空間區域用密封樹脂15密封(參照圖50的(c))。
接下來，當金屬板10由銅系材料構成時，藉由蝕刻將成為半導體元件搭載用基板1-6的基材的金屬板10去除，當金屬板10由不銹鋼系材料構成時，藉由撕拉進行去除(參照圖50的(d))。
最後，藉由切割、衝壓等對排列成多行的半導體封裝進行單片化(參照圖50的(e))。
由此，得到使用了本實施形態的半導體元件搭載用基板1-6的半導體封裝2-6(參照圖50的(f))。
第14實施形態
圖51為表示本發明的第14實施形態涉及的半導體元件搭載用基板的一例的圖，(a)為俯視圖，(b)為示意性表示(a)的N-N截面的說明圖。圖52為本發明的第14實施形態涉及的排列成多行的半導體元件搭載用基板的一例的俯視圖。圖53為表示本發明的第14實施形態涉及的半導體元件搭載用基板的製造步驟的一例的說明圖。圖54為表示使用了本發明的第14實施形態涉及的半導體元件搭載用基板的半導體封裝的製造步驟的一例的說明圖。
本實施形態的半導體元件搭載用基板1-6’如圖51的(a)所示， 具有：配置於中央位置且具有大面積的柱狀端子部12-2，以及排列於柱狀端子部12-2的四個方向周邊且具有小的面積的複數個柱狀端子部12-1。柱狀端子部12-2構成為在上表面搭載半導體元件的墊部12c，柱狀端子部12-1構成為在上表面透過接合線與半導體元件進行電性連接的內部連接用端子部12a。
柱狀端子部12-1、12-2僅由不同金屬的鍍層構成，如圖51的(b)所示，具備具有針狀突起群的粗糙化銀鍍層11，並且具備覆蓋粗糙化銀鍍層11中的針狀突起群的表面的增強用鍍層11α作為最表層的鍍層。
其他構成與第13實施形態的半導體元件搭載用基板1-6大致相同。
又，本實施形態的半導體元件搭載用基板1-6’如圖52所示般，各個半導體元件搭載用基板1-6’排列成多行。
接下來，使用圖53來說明本實施形態的半導體元件搭載用基板1-6’的製造步驟的一例。
本實施形態的半導體元件搭載用基板1-6’的製造步驟與圖49所示的第13實施形態的半導體元件搭載用基板1-6的製造步驟大致相同，具有針狀突起群的粗糙化銀鍍層11、覆蓋粗糙化銀鍍層11中的針狀突起群的表面的增強用鍍層11α的形成步驟、構成粗糙化銀鍍層11、增強用鍍層11α的鍍覆金屬的種類、鍍覆的厚度也與第13實施形態的半導體元件搭載用基板1-6中大致相同(參照圖53的(a)~圖53的(e))。
接下來，使用圖54來說明使用了本實施形態的半導體元件搭載用基板1-6’的半導體封裝的製造步驟的一例。
首先，準備藉由圖53所示的製造步驟製造的本實施形態的半導體元件搭載用基板1-6’(參照圖54的(a))。
接下來，在半導體元件搭載用基板1-6’的上表面的柱狀端子部12-2中的墊部12c上，透過固晶材(Die Bond)16搭載並固定半導體元件20，並且透過接合線 17對半導體元件20的電極與柱狀端子部12-1中的內部連接用端子部12a進行電性連接(參照圖54的(b))。
之後，與第13實施形態的半導體元件搭載用基板大致相同地進行樹脂密封、金屬板10的去除、半導體封裝的單片化(參照圖54的(c)~圖54的(e))。
由此，得到使用了本實施形態的半導體元件搭載用基板1-6’的半導體封裝2-6’(參照圖54的(f))。
[實施例]
(實施例1)
實施例1的半導體元件搭載用零件為相當於第1實施形態的引線框1-1的引線框，是無基底鍍覆而以引線框基材10作為基底、在整面形成了粗糙化銀鍍層11的引線框的一例。
實施例1中，作為引線框基材10，準備厚度0.2mm、寬度180mm的帶狀銅材(參照圖3的(a))，在該銅材的兩面，形成厚度25μm的抗蝕劑層R1(參照圖3的(b))，使用既定的形狀的玻璃遮罩曝光後進行顯影，形成了蝕刻用抗蝕劑遮罩32(參照圖3的(c))。接下來，進行蝕刻處理(參照圖3的(d))，將蝕刻用抗蝕劑遮罩32去除，形成了既定的引線框形狀(參照圖3的(e))。
對於該形成有既定的引線框形狀的金屬板10的整面，利用鹼和酸實施預處理後，如下般地實施了電鍍處理。
使用由甲磺酸系銀鍍覆液構成的銀濃度3.5g/L的銀鍍浴，在溫度60℃、電流密度5A/dm2進行45秒鍍覆，形成具有針狀突起群且表面積比(此處為粗糙化銀鍍層的表面積相對於平滑面的表面積的比率)、晶體方位<001>、<111>、<101>的比率、晶體粒徑(平均值)成為表1所示值的厚度為約1.5μm的粗糙化銀鍍層11。接下來，作為覆蓋粗糙化銀鍍層11中的針狀突起群的表面的增強用鍍層11α，使用由氰系銀鍍覆液構成的銀濃度65g/L的銀鍍浴，以電流密度3A/dm2進行60秒 鍍覆，形成厚度為約1.0μm的銀閃鍍層(參照圖3的(f))，得到實施例1的引線框1-1。
(實施例2)
實施例2的半導體元件搭載用零件為相當於第4實施形態的引線框1-2’的引線框，是在藉由引線接合(金線或銅線)方式進行與半導體元件的電性連接的情況中，在引線框基材10的上表面實施鎳鍍層作為基底的屏障鍍層，防止存在於引線框基材10的銅的熱擴散的構造的引線框的一例。
實施例2中，作為引線框基材10，準備厚度0.2mm、寬度180mm的帶狀銅材(參照圖15的(a))，在該銅材的兩面，形成厚度25μm的第1抗蝕劑層R1(參照圖15的(b))，對金屬板10的上表面側的第1抗蝕劑層R1的整個區域進行曝光、顯影，並且使用描繪有對應於外部連接用端子部10b的既定形狀的玻璃遮罩對金屬板10的下表面側的第1抗蝕劑層R1進行曝光、顯影，形成覆蓋金屬板10的上表面側的整個區域並且對應於金屬板10的下表面側的外部連接用端子部10b的部位開口的第1鍍覆用抗蝕劑遮罩31-1(參照圖15的(c))。
接下來，使用第1鍍覆用抗蝕劑遮罩31-1，在金屬板10的下表面中對應於外部連接用端子部10b的部位，依序積層厚度1.0μm的鎳鍍層、厚度0.01μm的鈀鍍層、厚度0.001μm的金鍍層，形成外部連接用鍍層13(參照圖15的(d))。
接下來，去除第1鍍覆用抗蝕劑遮罩31-1(參照圖15的(e))，在金屬板10的兩面形成第2抗蝕劑層R2(參照圖15的(f))。
接下來，使用描繪有對應於引線框的既定形狀的玻璃遮罩對金屬板10的上表面側的第2抗蝕劑層R2進行曝光、顯影，並且對金屬板10的下表面側的第2抗蝕劑層R2的整個區域進行曝光、顯影，形成對應於金屬板10的上表面側的引線框的部位開口並且覆蓋金屬板10的下表面側的整個區域的第2鍍覆用抗蝕劑遮罩31-2(參照圖15的(g))。
接下來，使用第2鍍覆用抗蝕劑遮罩31-2，對於金屬板10的上表面中對應於引線框的部位，利用鹼和酸實施預處理後，如下般地實施了電鍍處理。
首先，使用由氨基磺酸鎳和氯化鎳、硼酸構成的鎳鍍浴，以電流密度2A/dm2進行1分30秒鍍覆，形成厚度為約1.0μm的作為平滑基底的鎳鍍層。接下來，使用由甲磺酸系銀鍍覆液構成的銀濃度3.5g/L的銀鍍浴，以溫度60℃、電流密度5A/dm2進行15秒鍍覆，形成具有針狀突起群且表面積比(此處為粗糙化銀鍍層的表面積相對於平滑面的表面積的比率)、晶體方位<001>、<111>、<101>的比率、晶體粒徑(平均值)成為表1所示值的厚度為約0.5μm的粗糙化銀鍍層11。接下來，作為覆蓋粗糙化銀鍍層11中的針狀突起群的表面的增強用鍍層11α，使用由氰系銀鍍覆液構成的銀濃度65g/L的銀鍍浴，以電流密度3A/dm2進行60秒鍍覆，形成厚度為約1.0μm的銀閃鍍層(參照圖15的(h))。接下來，去除第2鍍覆用抗蝕劑遮罩31-2(參照圖15的(i))，在金屬板10的兩面形成第3抗蝕劑層R3(參照圖15的(j))。接下來，使用描繪有既定的引線框形狀的玻璃遮罩進行曝光、顯影，形成蝕刻用抗蝕劑遮罩32(參照圖15的(k))。接下來，在兩面實施蝕刻加工，形成既定的引線框形狀(參照圖15的(l))，將蝕刻用抗蝕劑遮罩32去除(參照圖15的(m))，從而得到實施例2的引線框1-2’。
(實施例3)
實施例3的半導體元件搭載用零件為相當於第6實施形態的引線框1-3’的引線框，是在藉由引線接合(金線或銅線)方式進行與半導體元件的電性連接的情況中，在引線框基材10的上表面和側面積層鎳鍍層和鈀鍍層作為基底的屏障鍍層，防止存在於引線框基材10的銅的熱擴散的構造的引線框的一例。
實施例3中，作為引線框基材10，準備厚度0.2mm、寬度180mm的帶狀銅材(參照圖23的(a))，在該銅材的兩面，形成厚度25μm的第1抗蝕劑層R1(參照 圖23的(b))，對金屬板10的上表面側的第1抗蝕劑層R1的整個區域進行曝光、顯影，並且使用描繪有對應於外部連接用端子部10b的既定形狀的玻璃遮罩對金屬板10的下表面側的第1抗蝕劑層R1進行曝光、顯影，形成覆蓋金屬板10的上表面側的整個區域並且對應於金屬板10的下表面側的外部連接用端子部10b的部位開口的第1鍍覆用抗蝕劑遮罩31-1(參照圖23的(c))。
接下來，使用第1鍍覆用抗蝕劑遮罩31-1，在金屬板10的下表面中對應於外部連接用端子部10b的部位，依序積層厚度1.0μm的鎳鍍層、厚度0.01μm的鈀鍍層、厚度0.001μm的金鍍層，形成外部連接用鍍層13(參照圖23的(d))。
接下來，去除第1鍍覆用抗蝕劑遮罩31-1(參照圖23的(e))，在金屬板10的上表面形成剝離時間為1分鐘左右的具有快剝離性的第2抗蝕劑層R2，在金屬板10的下表面形成剝離時間為5分鐘左右的具有慢剝離性的第2抗蝕劑層R2’(參照圖23的(f))。
接下來，使用描繪有既定的引線框形狀的玻璃遮罩進行曝光、顯影，形成蝕刻用抗蝕劑遮罩32、蝕刻兼鍍覆用抗蝕劑遮罩32’(參照圖23的(g))。
接下來，在兩面實施蝕刻加工，形成既定的引線框形狀(參照圖23的(h))。
接下來，在剝離液槽中浸漬1分鐘左右，將金屬板10的上表面側的蝕刻用抗蝕劑遮罩32去除，保留金屬板10的下表面側的蝕刻兼鍍覆用抗蝕劑遮罩32’而不去除(參照圖23的(i))。
接下來，使用金屬板10的下表面側的蝕刻兼鍍覆用抗蝕劑遮罩32’作為第2鍍覆用抗蝕劑遮罩，對於金屬板10的上表面和側面，利用鹼和酸實施預處理後，如下般地實施了電鍍處理。
首先，使用由氨基磺酸鎳和氯化鎳、硼酸構成的鎳鍍浴，以電流密度2A/dm2進行1分30秒鍍覆，形成厚度為約1.0μm的作為平滑基底的鎳鍍層。接下來，使用由二氯胺系鈀鍍覆液構成的鈀鍍浴，以電流密度2A/dm2進行10秒鍍覆，形成 厚度為約0.01μm的作為平滑基底的鈀鍍層。接下來，使用由甲磺酸系銀鍍覆液構成的銀濃度3.5g/L的銀鍍浴，以溫度60℃、電流密度5A/dm2進行15秒鍍覆，形成具有針狀突起群且表面積比(此處為粗糙化銀鍍層的表面積相對於平滑面的表面積的比率)、晶體方位<001>、<111>、<101>的比率、晶體粒徑(平均值)成為表1所示值的厚度為約0.6μm的粗糙化銀鍍層11。接下來，作為覆蓋粗糙化銀鍍層11中的針狀突起群的表面的增強用鍍層11α，使用由氰系銀鍍覆液構成的銀濃度65g/L的銀鍍浴，以電流密度3A/dm2進行60秒鍍覆，形成厚度為約1.0μm的銀閃鍍層(參照圖23的(j))。
接下來，在剝離液槽中浸漬4分鐘左右，將金屬板10的下表面側的蝕刻兼鍍覆用抗蝕劑遮罩32’去除(參照圖23的(k))，從而得到實施例3的引線框1-3’。
(實施例4)
實施例4的半導體元件搭載用零件為相當於第7實施形態的引線框1-4的引線框，是在用焊料進行與半導體元件的電性連接的情況下，在引線框基材10的側面實施銀鍍層作為基底的屏障鍍覆，從而使得銀容易向焊料擴散的構造的引線框的一例。
實施例4中，作為引線框基材10，準備厚度0.2mm、寬度180mm的帶狀銅材(參照圖27的(a))，在該銅材的兩面，形成厚度25μm的第1抗蝕劑層R1(參照圖27的(b))，使用描繪有對應於內部連接用端子部10a的既定形狀的玻璃遮罩對金屬板10的上表面側的第1抗蝕劑層R1進行曝光、顯影，並且使用描繪有對應於外部連接用端子部10b的既定形狀的玻璃遮罩對金屬板10的下表面側的第1抗蝕劑層R1進行曝光、顯影，形成對應於金屬板10的上表面側的內部連接用端子部10a的部位開口並且對應於金屬板10的下表面側的外部連接用端子部10b的部位開口的第1鍍覆用抗蝕劑遮罩31-1(參照圖27的(c))。
接下來，使用第1鍍覆用抗蝕劑遮罩31-1，在金屬板10的上表面中對應於內 部連接用端子部10a的部位、下表面中對應於外部連接用端子部10b的部位，分別依序積層厚度1.0μm的鎳鍍層、厚度0.01μm的鈀鍍層、厚度0.001μm的金鍍層，形成內部連接用鍍層12、外部連接用鍍層13(參照圖27的(d))。
接下來，去除第1鍍覆用抗蝕劑遮罩31-1(參照圖27的(e))，在金屬板10的兩面形成第2抗蝕劑層R2(參照圖27的(f))。
接下來，使用描繪有既定的引線框形狀的玻璃遮罩進行曝光、顯影，形成蝕刻(兼鍍覆)用抗蝕劑遮罩32(參照圖27的(g))。
接下來，在兩面實施蝕刻加工，形成既定的引線框形狀(參照圖27的(h))。
接下來，使用金屬板10的兩面的蝕刻(兼鍍覆)用抗蝕劑遮罩32作為第2鍍覆用抗蝕劑遮罩，用鹼和酸對金屬板10的側面實施預處理後，如下般地實施了電鍍處理。
使用由氰系銀鍍覆液構成的銀鍍浴，以電流密度3A/dm2進行60秒鍍覆，形成厚度為約1.1μm的作為平滑基底的銀鍍層。接下來，使用由甲磺酸系銀鍍覆液構成的銀濃度3.5g/L的銀鍍浴，以溫度60℃、電流密度5A/dm2進行15秒鍍覆，形成具有針狀突起群且表面積比(此處為粗糙化銀鍍層的表面積相對於平滑面的表面積的比率)、晶體方位<001>、<111>、<101>的比率、晶體粒徑(平均值)成為表1所示值的厚度為約0.6μm的粗糙化銀鍍層11。接下來，作為覆蓋粗糙化銀鍍層11中的針狀突起群的表面的增強用鍍層11α，使用由氰系銀鍍覆液構成的銀濃度65g/L的銀鍍浴，以電流密度3A/dm2進行60秒鍍覆，形成厚度為約1.0μm的銀閃鍍層(參照圖27的(i))。
接下來，將蝕刻(兼鍍覆)用抗蝕劑遮罩32去除(參照圖27的(j))，得到實施例4的引線框1-4。
(實施例5)
實施例5的半導體元件搭載用零件為相當於第9實施形態的半導體元件搭載 用基板1-5的半導體元件搭載用基板，是在用焊料進行與半導體元件的電性連接的情況下，在柱狀端子部10-1的上表面積層鎳鍍層、鈀鍍層和金鍍層作為基底的屏障鍍覆，防止存在於柱狀端子部10-1的銅的擴散的構造的半導體元件搭載用基板的一例。
實施例5中，作為半導體元件搭載用基板的基材10，準備厚度0.125mm、寬度180mm的帶狀銅材(參照圖35的(a))，在該銅材的兩面，形成厚度25μm的第1抗蝕劑層R1(參照圖35的(b))。接下來，使用描繪有對應於柱狀端子部10-1的既定形狀的玻璃遮罩對金屬板10的上表面側的第1抗蝕劑層R1進行曝光、顯影，並且對金屬板10的下表面側的第1抗蝕劑層R1的整個區域進行曝光、顯影，形成對應於金屬板10的上表面側的柱狀端子部10-1的部位開口並且覆蓋金屬板10的下表面側的整個區域的鍍覆用抗蝕劑遮罩31(參照圖35的(c))。
接下來，使用鍍覆用抗蝕劑遮罩31，對於金屬板10的上表面中對應於柱狀端子部10-1的部位，利用鹼和酸實施預處理後，如下般地實施了電鍍處理。
首先，使用由氨基磺酸鎳和氯化鎳、硼酸構成的鎳鍍浴，以電流密度2A/dm2進行1分30秒鍍覆，形成厚度為約1.0μm的作為平滑基底的鎳鍍層。接下來，使用由二氯胺系鈀鍍覆液構成的鈀鍍浴，以電流密度2A/dm2進行10秒鍍覆，形成厚度為約0.01μm的作為平滑基底的鈀鍍層。接下來，使用由氰系金鍍覆液構成的金鍍浴，以電流密度2A/dm2進行10秒鍍覆，形成厚度為約0.001μm的作為平滑基底的金鍍層。接下來，使用由甲磺酸系銀鍍覆液構成的銀濃度3.5g/L的銀鍍浴，以溫度60℃、電流密度5A/dm2進行15秒鍍覆，形成具有針狀突起群且表面積比(此處為粗糙化銀鍍層的表面積相對於平滑面的表面積的比率)、晶體方位<001>、<111>、<101>的比率、晶體粒徑(平均值)成為表1所示值的厚度為約0.5μm的粗糙化銀鍍層11。接下來，作為覆蓋粗糙化銀鍍層11中的針狀突起群的 表面的增強用鍍層11α，使用由氰系銀鍍覆液構成的銀濃度65g/L的銀鍍浴，以電流密度3A/dm2進行60秒鍍覆，形成厚度為約1.0μm的銀閃鍍層(參照圖35的(d))。
接下來，將鍍覆用抗蝕劑遮罩31去除(參照圖35的(e))，在金屬板10的兩面形成第2抗蝕劑層R2(參照圖3的(f))，使用描繪有對應於柱狀端子部10-1的既定形狀的玻璃遮罩對金屬板10的上表面側的第2抗蝕劑層R2進行曝光、顯影，並且對金屬板10的下表面側的第2抗蝕劑層R2的整個區域進行曝光、顯影，形成覆蓋金屬板10的上表面側的柱狀端子部10-1、對應於凹部10-2的部位開口、並且覆蓋金屬板10的下表面側的整個區域的蝕刻用抗蝕劑遮罩32(參照圖35的(g))。
接下來，在上表面實施半蝕刻加工，形成柱狀端子部10-1、凹部10-2(參照圖35的(h))，將蝕刻用抗蝕劑遮罩32去除(參照圖35的(i))，從而得到實施例5的半導體元件搭載用基板1-5。
(實施例6)
實施例6的半導體元件搭載用零件為相當於第13實施形態的半導體元件搭載用基板1-6的半導體元件搭載用基板的一例。
實施例6中，作為半導體元件搭載用基板用基材10，準備厚度0.15mm、寬度180mm的帶狀不銹鋼材(SUS430)(參照圖49的(a))，在該不銹鋼材的上表面側積層2片厚度38μm的膜抗蝕劑、在下表面側積層1片相同的膜抗蝕劑，從而形成抗蝕劑層R1(參照圖49的(b))。
積層條件為在輥溫度105℃、輥壓0.5MPa、輸送速度2.5m/min進行。此外，所積層的膜抗蝕劑，使用了為負型抗蝕劑且能夠利用紫外線來曝光的抗蝕劑。
接下來，在上表面側的抗蝕劑層R1上，使用形成有對應於柱狀端子部12-1的既定圖案的遮罩，使用紫外線水銀燈作為光源進行曝光、顯影，並且對金屬板10的下表面側的抗蝕劑層R1的整個區域進行曝光、顯影，形成對應於金屬板 10的上表面側的柱狀端子部12-1的部位開口並且覆蓋金屬板10的下表面側的整個區域的鍍覆用抗蝕劑遮罩31(參照圖49的(c))。
接下來，使用鍍覆用抗蝕劑遮罩31，對於金屬板10的上表面中對應於內部連接用端子部12a的部位，利用鹼和酸實施預處理(表面氧化膜的去除、表面的活性化處理)後，如下般地實施了電鍍處理。
詳細而言，首先，形成0.05μm的金鍍層，在其上，使用由氨基磺酸鎳和氯化鎳、硼酸構成的鎳鍍浴，以電流密度2A/dm2進行90分鐘鍍覆，形成30.0μm的平滑晶體的鎳鍍層，在其上形成0.05μm的鈀鍍層。
接下來，使用由甲磺酸系銀鍍覆液構成的銀濃度3.5g/L的銀鍍浴，以溫度60℃、電流密度5A/dm2進行15秒鍍覆，形成具有針狀突起群且表面積比(此處為粗糙化銀鍍層的表面積相對於平滑面的表面積的比率)、晶體方位<001>、<111>、<101>的比率、晶體粒徑(平均值)成為表1所示值的厚度為0.5μm的粗糙化銀鍍層11。接下來，作為覆蓋粗糙化銀鍍層11中的針狀突起群的表面的增強用鍍層11α，使用由氰系銀鍍覆液構成的銀濃度65g/L的銀鍍浴，以電流密度3A/dm2進行60秒鍍覆，形成厚度為約1.0μm的銀閃鍍層，完成柱狀端子部12-1(參照圖49的(d))。
接下來，利用鹼溶液將鍍覆用抗蝕劑遮罩31去除(參照圖49的(e))，從而得到實施例6的半導體元件搭載用基板1-6。
(實施例7)
實施例7的半導體元件搭載用零件為相當於第1實施形態的引線框1-1的引線框的一例。
實施例7中，作為覆蓋粗糙化銀鍍層11中的針狀突起群的表面的增強用鍍層11α，形成由如下的3層構成的鍍層，除此之外，按照與實施例1大致相同的製造步驟和條件，得到實施例7的引線框1-1。
形成增強用鍍層11α時，首先，使用由氨基磺酸鎳和氯化鎳、硼酸構成的鎳鍍浴，以電流密度2A/dm2進行1分30秒鍍覆，形成厚度為約1.0μm的鎳鍍層。接下來，使用由二氯胺系鈀鍍覆液構成的鈀鍍浴，以電流密度2A/dm2進行10秒鍍覆，形成厚度為約0.01μm的鈀鍍層。接下來，使用由氰系金鍍覆液構成的金鍍浴，以電流密度2A/dm2進行10秒鍍覆，形成厚度為約0.001μm的金鍍層。
(實施例8)
實施例8的半導體元件搭載用零件為相當於第4實施形態的引線框1-2’的引線框的一例。
實施例8中，作為覆蓋粗糙化銀鍍層11中的針狀突起群的表面的增強用鍍層11α，與實施例7大致相同地形成由厚度為約1.0μm的鎳鍍層、厚度為約0.01μm的鈀鍍層、厚度為約0.001μm的金鍍層這3層構成的鍍層，除此之外，藉由與實施例2大致相同的製造步驟和條件，得到實施例8的引線框1-2’。
(實施例9)
實施例9的半導體元件搭載用零件為相當於第6實施形態的引線框1-3’的引線框的一例。
實施例9中，作為覆蓋粗糙化銀鍍層11中的針狀突起群的表面的增強用鍍層11α，與實施例7大致相同地形成由厚度為約1.0μm的鎳鍍層、厚度為約0.01μm的鈀鍍層、厚度為約0.001μm的金鍍層這3層構成的鍍層，除此之外，藉由與實施例3大致相同的製造步驟和條件，得到實施例9的引線框1-3’。
(實施例10)
實施例10的半導體元件搭載用零件為相當於第7實施形態的引線框1-4的引線框的一例。
實施例10中，作為覆蓋粗糙化銀鍍層11中的針狀突起群的表面的增強用鍍層11α，與實施例7大致相同地形成由厚度為約1.0μm的鎳鍍層、厚度為約0.01μm 的鈀鍍層、厚度為約0.001μm的金鍍層這3層構成的鍍層，除此之外，藉由與實施例4大致相同的製造步驟和條件，得到實施例10的引線框1-4。
(實施例11)
實施例11的半導體元件搭載用零件為相當於第9實施形態的半導體元件搭載用基板1-5的半導體元件搭載用基板的一例。
實施例11中，作為覆蓋粗糙化銀鍍層11中的針狀突起群的表面的增強用鍍層11α，與實施例7大致相同地形成由厚度為約1.0μm的鎳鍍層、厚度為約0.01μm的鈀鍍層、厚度為約0.001μm的金鍍層這3層構成的鍍層，除此之外，藉由與實施例5大致相同的製造步驟和條件，得到實施例11的半導體元件搭載用基板1-5。
(實施例12)
實施例12的半導體元件搭載用零件為相當於第13實施形態的半導體元件搭載用基板1-6的半導體元件搭載用基板的一例。
實施例12中，作為覆蓋粗糙化銀鍍層11中的針狀突起群的表面的增強用鍍層11α，與實施例7大致相同地形成由厚度為約1.0μm的鎳鍍層、厚度為約0.01μm的鈀鍍層、厚度為約0.001μm的金鍍層這3層構成的鍍層，除此之外，藉由與實施例6大致相同的製造步驟和條件，得到實施例12的半導體元件搭載用基板1-6。
(比較例1)
比較例1的半導體元件搭載用零件為無基底鍍覆而在引線框基材的整面形成了平滑的銀鍍層的引線框的一例。
比較例1中，直至引線框形狀的形成、電鍍的預處理為止，與實施例1大致相同地進行。之後的電鍍處理時，使用由氰系銀鍍覆液構成的銀濃度65g/L的銀鍍浴，以電流密度3A/dm2進行3分鐘鍍覆，形成具有平滑面且厚度為約2.5μm的銀鍍層，得到比較例1的引線框。
(比較例2)
比較例2的半導體元件搭載用零件為在引線框基材的整面形成了具有由表面積比(此處為銀鍍層的表面積相對於平滑面的表面積的比率)小於1.30的凹凸所形成的粗糙化面的銀鍍層的引線框的一例。
比較例2中，直至引線框形狀的形成、電鍍的預處理為止，與實施例1大致相同地進行。之後的電鍍處理時，使用由氰系銀鍍覆液構成的銀濃度65g/L的銀鍍浴，以電流密度3A/dm2進行6分鐘鍍覆，形成具有平滑面且厚度為約5.0μm的銀鍍層。接下來，使用銀鍍覆剝離液，對銀鍍層的表面實施2分鐘微蝕刻處理，從而在銀鍍層的表面形成具有凹凸的粗糙化面，得到比較例2的引線框。此時，在表面形成有具有凹凸的粗糙化面的銀鍍層的厚度為2.8μm，成為具有平滑面的銀鍍層的約一半左右的厚度。
(比較例3)
比較例3的半導體元件搭載用零件為在引線框基材的整面形成在表面具有粗糙化面的基底鍍層，且在其上形成有銀鍍層的引線框的一例。
比較例3中，直至引線框形狀的形成、電鍍的預處理為止，與實施例1大致相同地進行。之後的電鍍處理時，首先，使用由氨基磺酸鎳和氯化鎳、硼酸構成的鎳鍍浴，以電流密度2A/dm2進行7分30秒鍍覆，形成具有平滑面且厚度為約5.0μm的鎳鍍層。接下來，使用鎳鍍覆剝離液，對鎳鍍層的表面實施2分鐘微蝕刻處理，從而在鎳鍍層的表面形成具有凹凸的粗糙化面。此時，在表面形成有具有凹凸的粗糙化面的鎳鍍層的厚度為2.6μm，成為具有平滑面的鎳鍍層的約一半左右的厚度。接下來，使用由氰系銀鍍覆液構成的銀濃度65g/L的銀鍍浴，以電流密度3A/dm2進行1分30秒鍍覆，形成沿著鎳鍍層的粗糙化面的形狀且表面積比(此處為銀鍍層的表面積相對於平滑面的表面積的比率)、晶體方位<001>、<111>、<101>的比率、晶體粒徑(平均值)為表1所示值的厚度為約1.5μm的具有帶凹凸的粗糙化面的銀鍍層，得到比較例3的引線框。
(比較例4)
比較例4的半導體元件搭載用零件為採用平滑的銀鍍層來構成僅由鍍層形成的柱狀端子部的最表層的鍍層的半導體元件搭載用基板的一例。
比較例4中，直至電鍍處理中的鎳鍍層的形成為止，與實施例6大致相同地進行。接下來，使用由氰系銀鍍覆液構成的銀濃度65g/L的銀鍍浴，以電流密度3A/dm2進行1分30秒鍍覆，形成具有平滑面且厚度為約1.5μm的銀鍍層，完成柱狀端子部。接下來，利用鹼溶液將鍍覆用抗蝕劑遮罩去除，從而得到比較例4的半導體元件搭載用基板。
(比較例5)
比較例5的半導體元件搭載用零件為如下的半導體元件搭載用基板的一例：採用平滑的銀鍍層來構成僅由鍍層形成的柱狀端子部的最表層的鍍層，且以具有表面積比(此處為銀鍍層的表面積相對於平滑面的表面積的比率)小於1.30的凹凸所形成的粗糙化面的銀鍍層作為最表面的鍍層而構成柱狀端子部。
比較例5中，直至電鍍處理中的金鍍層的形成為止，與實施例6大致相同地進行。接下來，在金鍍層上，使用由氨基磺酸鎳和氯化鎳、硼酸構成的鎳鍍浴，以電流密度2A/dm2進行90分鐘鍍覆，形成31.0μm的鎳鍍層。接下來，使用由氰系銀鍍覆液構成的銀濃度65g/L的銀鍍浴，以電流密度3A/dm2進行5分鐘鍍覆，形成具有平滑面且厚度為約4.0μm的銀鍍層。接下來，使用銀鍍覆剝離液，對銀鍍層的表面實施2分鐘微蝕刻處理，從而在銀鍍層的表面形成具有凹凸的粗糙化面，完成柱狀端子部。此時，在表面形成有具有凹凸的粗糙化面的銀鍍層的厚度為1.7μm。接下來，利用鹼溶液將鍍覆用抗蝕劑遮罩去除，從而得到比較例5的半導體元件搭載用基板。
(比較例6)
比較例6的半導體元件搭載用零件為如下的半導體元件搭載用基板的一 例：採用平滑的銀鍍層來構成僅由鍍層形成的柱狀端子部的最表層的鍍層，且形成在表面具有粗糙化面的基底鍍層，在其上形成銀鍍層，從而構成柱狀端子部。
比較例6中，直至電鍍處理中的金鍍層的形成為止，與實施例6大致相同地進行。之後的電鍍處理時，首先，使用由氨基磺酸鎳和氯化鎳、硼酸構成的鎳鍍浴，以電流密度2A/dm2進行97分30秒鍍覆，形成具有平滑面且厚度為約34.5μm的鎳鍍層。接下來，使用鎳鍍覆剝離液，對鎳鍍層的表面實施2分鐘微蝕刻處理，從而在鎳鍍層的表面形成具有凹凸的粗糙化面。此時，在表面形成有具有凹凸的粗糙化面的鎳鍍層的厚度為32.0μm。接下來，使用由氰系銀鍍覆液構成的銀濃度65g/L的銀鍍浴，以電流密度3A/dm2進行1分30秒鍍覆，形成沿著鎳鍍層的粗糙化面的形狀且表面積比(此處為銀鍍層的表面積相對於平滑面的表面積的比率)、晶體方位<001>、<111>、<101>的比率、晶體粒徑(平均值)成為表1所示值的厚度為約1.6μm的具有帶凹凸的粗糙化面的銀鍍層，完成柱狀端子部。接下來，利用鹼溶液將鍍覆用抗蝕劑遮罩去除，從而得到比較例6的半導體元件搭載用基板。
(比較例7)
比較例7的半導體元件搭載用零件為不形成覆蓋粗糙化銀鍍層中針狀突起群的表面的增強用銀鍍層，而是具備具有針狀突起群的粗糙化銀鍍層作為最表層的鍍層的引線框的一例。
比較例7中，直至電鍍處理中的粗糙化銀鍍層的形成為止，與實施例1大致相同地進行，而得到比較例7的引線框。
(比較例8)
比較例8的半導體元件搭載用零件為如下的半導體元件搭載用基板的一例：採用平滑的銀鍍層來構成僅由鍍層形成的柱狀端子部的最表層的鍍層的半 導體元件搭載用基板，且未形成覆蓋粗糙化銀鍍層中針狀突起群的表面的增強用銀鍍層，而是具備具有針狀突起群的粗糙化銀鍍層作為最表層的鍍層。
比較例8中，直至電鍍處理中的粗糙化銀鍍層的形成為止，與實施例6大致相同地進行，而得到比較例8的半導體元件搭載用基板。
將實施例1~12、比較例1~8的各個半導體元件搭載用零件中的鍍覆構成要件(半導體元件搭載用零件的基材的材質、鍍層的種類和厚度、表面積比(此處為(粗糙化或平滑)銀鍍層的表面積相對於平滑面的表面積的比率)、銀鍍層的晶體方位比率、晶體粒徑(平均值))示於表1、表2。
此外，晶體方位比率是利用電子背向散射繞射解析裝置(EBSD：Electron Backscatter Diffraction)對使用掃描型電子顯微鏡(SEM：Scanning Electron Microscope)以10,000倍觀察到的視域進行解析，將對於<001>、<111>、<101>各方位的容許角度設為15°而算出。又，晶體粒徑設為相當於以方位差15°以上作為粒界而求得的晶粒的面積圓的直徑。
又，銀鍍層的鍍覆厚度使用螢光X射線分析裝置(SII製SFT3300)測定，使用了鎳、鈀、金鍍覆的鍍層的鍍覆厚度使用螢光X射線分析裝置(SII製SFT3300)測定。
又，表面積比使用3D雷射顯微鏡(OLYMPUS製OLS4100)測定。
Figure 109109377-A0305-02-0089-1
Figure 109109377-A0305-02-0090-2
Figure 109109377-A0305-02-0090-3
樹脂密合性的評價
在完成的實施例1~12、比較例1~8的各個半導體元件搭載用零件中的最表層的鍍層上，形成評價用的Φ2mm的圓筒形的樹脂模。對於該樹脂，使用Dage Series4000的(Dage公司製)作為接合測試儀，測定剪切強度，從而進行樹脂密合性的評價。
將實施例1~5、7~11、比較例1~3、7的各個樹脂密合性的評價結果示於表3，將實施例6、12、比較例4~6、8的各個樹脂密合性的評價結果示於表4。
Figure 109109377-A0305-02-0091-4
Figure 109109377-A0305-02-0091-5
比較例1、4的半導體元件搭載用零件的剪切強度為10MPa，證實了無法認為於實際使用時具有充分的樹脂密合性。
與此相對，實施例1~12、比較例7、8的半導體元件搭載用零件如表3、表4所示般，均具有比較例1、4的半導體元件搭載用零件中的剪切強度的1.5倍的剪切強度，證實了樹脂密合性顯著提高。
另一方面，證實了比較例2、3、5、6的半導體元件搭載用零件雖然與比較 例1、4的半導體元件搭載用零件中的剪切強度相比剪切強度高、樹脂密合性提高，但與比較例1、4的半導體元件搭載用零件中的剪切強度相比，僅止於1.1~1.2倍的剪切強度，無法得到實施例1~12、比較例7、8的半導體元件搭載用零件般顯著的樹脂密合性提高效果。
生產率的評價(1)(端子包含金屬板的構成的半導體元件搭載用零件)
對於為了將實施例1~5、7~11、比較例2、3、7的各個半導體元件搭載用零件中的最表層的鍍層的表面形態形成為具有粗糙化面的形態而需要的加工時間和銀鍍覆量進行比較，評價生產率。評價生產率時，以將形成有平滑的銀鍍層作為最表層的鍍層的比較例1的半導體元件搭載用零件中的該加工時間、銀鍍覆的使用量分別設為100時的相對數值作為評價值。此外，半導體元件搭載用零件的鍍覆加工是在生產線上輸送的狀態下進行的，因此該加工時間的評價值是基於各實施例、比較例的半導體元件搭載用零件的鍍覆加工中，需要最長鍍覆時間的金屬鍍層的形成所需的時間而算出(實施例1、4：增強用銀鍍覆、實施例2、3、5、8、9：基底鎳鍍覆、實施例7、10、11：增強用鎳鍍覆、比較例2：平滑銀鍍覆、比較例3：平滑鎳鍍覆、比較例7：粗糙化銀鍍覆)。
將實施例1~5、7~11、比較例2、3、7的各個生產率(為了將最表層的鍍層的表面形態形成為具有粗糙化面的形態所需要的加工時間和銀鍍覆量)的評價結果示於表3。
比較例2的半導體元件搭載用零件是在形成具有平滑面且厚度為約5.0μm的銀鍍層後使用銀鍍覆剝離液實施微蝕刻處理，從而在銀鍍層的表面形成具有凹凸的粗糙化面的例子，在表面形成有具有凹凸的粗糙化面的銀鍍層的厚度為2.8μm，成為具有平滑面的銀鍍層的約一半左右的厚度，如表3所示，加工時間為200，銀使用量為200，證實了不僅加工時間增加，而且原價高昂的銀 的成本大幅增加，生產率惡化。
比較例3的半導體元件搭載用零件為在形成具有平滑面且厚度為約5.0μm的鎳鍍層後使用鎳鍍覆剝離液實施微蝕刻處理，從而在銀鍍層的表面形成具有凹凸的粗糙化面的例子，在表面形成有具有凹凸的粗糙化面的鎳鍍層的厚度為2.6μm，成為具有平滑面的鎳鍍層的約一半左右的厚度，如表3所示，加工時間為250，銀使用量為60，證實了雖然能夠在一定程度上抑制銀的成本增加，但加工時間大幅增加，生產率大幅惡化。
與此相對，如表3所示，實施例1~5、7~11、比較例7的半導體元件搭載用零件均是加工時間為25~50、銀使用量為20~100，與比較例2的半導體元件搭載用零件相比，加工時間減少75~87.5%，銀使用量減少50~90%，證實了生產率顯著提高。又，實施例8、9、11的半導體元件搭載用零件與比較例3的半導體元件搭載用零件相比，加工時間減少80%，銀使用量減少67%，證實了生產率顯著提高。又，關於實施例2、3、5、7、10的半導體元件搭載用零件，銀使用量雖然與比較例3的半導體元件搭載用零件為相同程度，但與比較例2的半導體元件搭載用零件相比大幅減少，又，加工時間與比較例3的半導體元件搭載用零件相比減少80%，證實了生產率顯著提高。此外，關於實施例1、4的半導體元件搭載用零件，銀使用量雖然與比較例3的半導體元件搭載用零件相比增加67%，但與比較例2的半導體元件搭載用零件相比大幅減少，又，加工時間與比較例3的半導體元件搭載用零件相比減少87%，證實了生產率顯著提高。
生產率的評價(2)(僅由鍍層構成端子的構成的半導體元件搭載用零件)
實施例6、12、比較例5、6、8各自的半導體元件搭載用零件為僅由鍍層構成柱狀端子部的構成，因此與實施例1~5、7~11、比較例7的半導體元件搭載用零件相比，花費更多的鍍覆加工時間。為此，對於僅由鍍層構成柱狀端子部 的構成的半導體元件搭載用零件彼此進行了生產率的評價。
對於為了將實施例6、12、比較例5、6、8各自的半導體元件搭載用零件中的最表層的鍍層的表面形態形成為具有粗糙化面的形態而需要的加工時間和銀鍍覆量進行比較，評價生產率。評價生產率時，以將形成有平滑的銀鍍層作為最表層的鍍層的比較例4的半導體元件搭載用零件中的該加工時間、銀鍍覆的使用量分別設為100時的相對數值作為評價值。此外，半導體元件搭載用零件的鍍覆加工是在生產線上輸送的狀態下進行的，因此該加工時間的評價值是基於各實施例、比較例的半導體元件搭載用零件的鍍覆加工中，形成需要最長鍍覆時間的金屬鍍層所需的時間而算出(實施例6、12：基底鎳鍍覆、比較例5、6、8：平滑鎳鍍覆)。
將實施例6、12、比較例5、6、8各自的生產率(為了將最表層的鍍層的表面形態形成為具有粗糙化面的形態所需的加工時間和銀鍍覆量)的評價結果示於表4。
比較例5的半導體元件搭載用零件為在形成具有平滑面且厚度為約4.0μm的銀鍍層後使用銀鍍覆剝離液實施微蝕刻處理，從而在銀鍍層的表面形成具有凹凸的粗糙化面的例子，在表面形成有具有凹凸的粗糙化面的銀鍍層的厚度為1.5μm，成為具有平滑面的銀鍍層的約一半左右的厚度，如表4所示，加工時間為100，銀使用量為270，證實了原價高昂的銀的成本大幅增加，生產率惡化。
比較例6的半導體元件搭載用零件是在形成具有平滑面且厚度為約34.5μm的鎳鍍層後使用鎳鍍覆剝離液實施微蝕刻處理，從而在銀鍍層的表面形成具有凹凸的粗糙化面的例子，在表面形成有具有凹凸的粗糙化面的鎳鍍層的厚度為32.0μm，如表4所示，加工時間為108，銀使用量為100，證實了加工時間增加，生產率惡化。
與此相對，如表4所示，實施例6、12、比較例8的半導體元件搭載用零件均是加工時間為100，銀使用量為33~100，雖然與比較例5的半導體元件搭載用零件相比，加工時間為相同程度，但銀使用量減少63~87%，證實了生產成本顯著降低。又，實施例6的半導體元件搭載用零件與比較例6的半導體元件搭載用零件相比，雖然銀使用量為相同程度，但加工時間減少8%，證實了生產率提高。又，實施例12、比較例8的半導體元件搭載用零件與比較例6的半導體元件搭載用零件相比，加工時間減少8%、銀使用量減少67%，證實了生產率顯著提高。
針狀突起群的強度評價
使用實施例1~12、比較例7、8的半導體元件搭載用零件，以如下般評價了表面的針狀突起群的強度。
評價方法為，將3M公司製Scotch600接著膠帶黏貼於形成在半導體元件搭載用零件的表面的部位的針狀突起群的表面後，使用20倍光學顯微鏡觀察剝取該膠帶時有無針狀突起的折斷。
評價基準為，將在膠帶接著面無法確認到針狀突起片的附著的情況記為「○」，將確認到針狀突起片的附著的情況記為「×」。
將評價結果示於表3、表4。
如表3、表4所示，比較例7、8的半導體元件搭載用零件中，突起群的強度的判定結果為「×」。
與此相對，實施例1~12的半導體元件搭載用零件中，突起群的強度的判定結果均為「○」，證實了能夠防止因粗糙化銀鍍層中的針狀突起群的折斷而導致的與樹脂的密合性降低，能夠維持顯著提高了與密封樹脂的密合性的狀態。
以上對本發明較佳的實施形態和實施例進行了詳細說明，但本發明不受上述實施形態和實施例的限制，可以在不脫離本發明的範圍的情況下對上述實施形態和實施例進行各種變形和置換。
又，本發明的半導體元件搭載用零件中雖然將半導體元件搭載用零件的基材的材質設為銅合金等銅系材料，但將半導體元件搭載用零件的基材的材質設為鎳系合金也可適用。
產業上的可利用性
本發明的半導體元件搭載用零件在需要使用在最表層具備銀鍍層的半導體元件搭載用零件來製造樹脂密封型的半導體封裝的領域中是有用的。
1-1:引線框
10:引線框基材或半導體元件搭載用基板的基材(金屬板)
10a:內部連接用端子部
10b:外部連接用端子部
11:粗糙化銀鍍層
11α:增強用鍍層

Claims (7)

  1. 一種半導體元件搭載用零件，其特徵在於，在成為半導體元件搭載用零件的基材的金屬板的上表面、側面、下表面中的至少上表面或側面，具備具有相對於平滑面的表面積的表面積比成為1.30以上6.00以下的複數個針狀突起的集合體之針狀突起群的粗糙化銀鍍層，並且具備覆蓋該粗糙化銀鍍層中針狀突起群的表面的增強用鍍層作為最表層的鍍層，上述粗糙化銀鍍層具有在晶體方位<001>、<111>、<101>的各者的比率中晶體方位<101>的比率最高的晶體結構，上述增強用鍍層的表面沿襲上述粗糙化銀鍍層的針狀突起群而形成為具有相對於平滑面的表面積的表面積比成為1.30以上6.00以下的針狀突起群的形狀。
  2. 如請求項1的半導體元件搭載用零件，其中，上述增強用鍍層的厚度為0.4μm以上4.0μm以下。
  3. 如請求項1的半導體元件搭載用零件，其中，上述粗糙化銀鍍層的平均晶體粒徑小於0.28μm。
  4. 如請求項1的半導體元件搭載用零件，其中，在成為上述半導體元件搭載用零件的基材的金屬板與上述粗糙化銀鍍層之間，具備基底鍍層。
  5. 一種引線框，其特徵在於，在由銅系材料構成的引線框基材的上表面、側面、下表面中的至少上表面或側面，具備具有相對於平滑面的表面積的表面積比成為1.30以上6.00以下的複數個針狀突起的集合體之針狀突起群的粗糙化銀鍍層，並且具備覆蓋該粗糙化銀鍍層中針狀突起群的表面的增強用鍍層作為最表層的鍍層，上述粗糙化銀鍍層具有在晶體方位<001>、<111>、<101>的各者的比率中晶體方位<101>的比率最高的晶體結構，上述增強用鍍層的表面沿襲上述粗糙化銀鍍層的針狀突起群而形成為具有 相對於平滑面的表面積的表面積比成為1.30以上6.00以下的針狀突起群的形狀。
  6. 一種半導體元件搭載用基板，其特徵在於，為具有藉由在由銅系材料構成的金屬板的上表面設置凹部而形成的柱狀端子部的半導體元件搭載用基板，在上述柱狀端子部的上表面具備具有相對於平滑面的表面積的表面積比成為1.30以上6.00以下的複數個針狀突起的集合體之針狀突起群的粗糙化銀鍍層，並且具備覆蓋該粗糙化銀鍍層中針狀突起群的表面的增強用鍍層作為最表層的鍍層，上述粗糙化銀鍍層具有在晶體方位<001>、<111>、<101>的各者的比率中晶體方位<101>的比率最高的晶體結構，上述增強用鍍層的表面沿襲上述粗糙化銀鍍層的針狀突起群而形成為具有相對於平滑面的表面積的表面積比成為1.30以上6.00以下的針狀突起群的形狀。
  7. 一種半導體元件搭載用基板，其特徵在於，為在金屬板的一個面具備僅由鍍層構成的柱狀端子部的半導體元件搭載用基板，上述柱狀端子部具備具有相對於平滑面的表面積的表面積比成為1.30以上6.00以下的複數個針狀突起的集合體之針狀突起群的粗糙化銀鍍層，並且具備覆蓋該粗糙化銀鍍層中針狀突起群的表面的增強用鍍層作為最表層的鍍層，上述粗糙化銀鍍層具有在晶體方位<001>、<111>、<101>的各者的比率中晶體方位<101>的比率最高的晶體結構，上述增強用鍍層的表面沿襲上述粗糙化銀鍍層的針狀突起群而形成為具有相對於平滑面的表面積的表面積比成為1.30以上6.00以下的針狀突起群的形狀。
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