JP6327427B1 - 半導体素子搭載用基板及び半導体装置、並びに半導体素子搭載用基板の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 328
- 239000000758 substrate Substances 0.000 title claims abstract description 272
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 35
- 238000005323 electroforming Methods 0.000 claims description 46
- 238000000034 method Methods 0.000 claims description 33
- 239000011347 resin Substances 0.000 claims description 30
- 229920005989 resin Polymers 0.000 claims description 30
- 238000007789 sealing Methods 0.000 claims description 29
- 238000005530 etching Methods 0.000 claims description 9
- 238000005259 measurement Methods 0.000 description 40
- 230000000052 comparative effect Effects 0.000 description 18
- 238000007747 plating Methods 0.000 description 18
- 229910000679 solder Inorganic materials 0.000 description 14
- 239000000463 material Substances 0.000 description 9
- 239000000243 solution Substances 0.000 description 8
- 239000011521 glass Substances 0.000 description 7
- HEMHJVSKTPXQMS-UHFFFAOYSA-M Sodium hydroxide Chemical compound [OH-].[Na+] HEMHJVSKTPXQMS-UHFFFAOYSA-M 0.000 description 6
- 238000012986 modification Methods 0.000 description 6
- 230000004048 modification Effects 0.000 description 6
- 238000009713 electroplating Methods 0.000 description 5
- 229910000990 Ni alloy Inorganic materials 0.000 description 4
- CDBYLPFSWZWCQE-UHFFFAOYSA-L Sodium Carbonate Chemical compound [Na+].[Na+].[O-]C([O-])=O CDBYLPFSWZWCQE-UHFFFAOYSA-L 0.000 description 4
- 239000011248 coating agent Substances 0.000 description 4
- 238000000576 coating method Methods 0.000 description 4
- 239000007788 liquid Substances 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 239000007769 metal material Substances 0.000 description 4
- 238000010306 acid treatment Methods 0.000 description 3
- 230000002378 acidificating effect Effects 0.000 description 3
- 230000002411 adverse Effects 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 229910052759 nickel Inorganic materials 0.000 description 3
- 229910000881 Cu alloy Inorganic materials 0.000 description 2
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 238000005868 electrolysis reaction Methods 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 229910000029 sodium carbonate Inorganic materials 0.000 description 2
- 239000002253 acid Substances 0.000 description 1
- 239000003929 acidic solution Substances 0.000 description 1
- 238000005266 casting Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 229910052736 halogen Inorganic materials 0.000 description 1
- 150000002367 halogens Chemical class 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000007921 spray Substances 0.000 description 1
- 238000005507 spraying Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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- Wire Bonding (AREA)
Abstract
Description
このような半導体装置は、例えば、次の特許文献1、2に記載されている。
即ち、電鋳層が形成される過程の特性として電鋳層形成溶液内で半導体素子搭載用基板に電解法にて金属を析出させる際に、電鋳エリアにおける端縁部は、エッジ効果により形成される電鋳層の高さが、中央部に比べて高くなる傾向がある、また、電鋳エリアが広い部分では電流密度が低くなり形成される電鋳層の高さが下がり、電鋳エリアが狭い部分では電流密度が高くなり形成される電鋳層の高さが上がる傾向がある。さらに、電鋳エリアが広い部分では電流密度の変化の影響を大きく受けて、形成される電鋳層の高さが、電柱エリア内の位置によって大きく異なる傾向がある。
このような特性により、底面積の広いダイパッド部を構成する電鋳層における端縁部と中央部や、大きさの異なるダイパッド部とリード部を構成する電鋳層には、高さのバラツキが大きく生じ易い。
しかるに、フリップチップ実装では、ダイパッド部やリード部を構成する電鋳層の全体的な高さの平滑化が重要であり、半導体素子と電鋳層との接続状態を良好にするためには、ダイパッド部とリード部を構成する電鋳層の高さの最大値と最小値との差を10μm以下に抑えることが不可欠となる。
従来の半導体素子搭載用基板では、図11(a)に示すように、ダイパッド部11の半導体素子搭載面(図11(a)における上側の面)は、端縁部がリード部12の内部接続用端子面(図11(a)における上側の面)とほぼ同じ高さを有し、中央部がリード部12の内部接続用端子面よりも低く凹んだ、凹面に形成されている。このため、従来の半導体素子搭載用基板においては、ダイパッド部11の半導体素子搭載面とリード部12の内部接続用端子面との高さ位置にバラツキが生じる。
しかるに、樹脂ペーストは変形自在で量を調整でき、ダイパッド部11の半導体素子搭載面にダイボンディングされる半導体素子20’との接続部材となる変形自在なペーストの量を調整することで接続強度を調整できる。
このため、従来の半導体素子搭載用基板においては、ダイパッド部の半導体素子搭載面に搭載された半導体素子の端子部とリード部の内部接続用端子面とをワイヤボンディング実装にて接続する場合、ダイパッド部の半導体素子搭載面とリード部の内部接続用端子面との高さ位置のバラツキによって大きな問題が生じることは無い。
しかるに、半田ボール15は、略均一な大きさを有する。このため、ダイパッド部11の半導体素子搭載面とリード部12の内部接続用端子面との高さ位置のバラツキがあると、ダイパッド部11の半導体素子搭載面の中央部に設けられる半田ボール15と半導体素子20との間に隙間を生じ易く、半田ボール15を溶解させてダイパッド部11の半導体素子搭載面と半導体素子20とを接合したときに、ダイパッド部11の半導体素子搭載面の中央部で接合強度不足を生じる虞がある。
このように、従来の半導体素子搭載用基板においては、ダイパッド部の半導体素子搭載面に搭載された半導体素子の端子部とリード部の内部接続用端子面とをフリップチップ実装にて接続する場合、ダイパッド部の半導体素子搭載面とリード部の内部接続用端子面との高さ位置のバラツキによって大きな問題が生じる虞がある。
半導体素子搭載用基板におけるダイパッド部及びリード部は、導電性基板に電鋳を施すことにより形成される。上述のように、電鋳層が形成される過程の特性として電鋳層形成溶液内で導電性基板に電解法にて金属を析出させる際に、電鋳エリアにおける端縁部は、エッジ効果により形成される電鋳層の高さが、中央部に比べて高くなる傾向がある、また、電鋳エリアが広い部分は電流密度が低くなり形成される電鋳層の高さが下がり、電鋳エリアが狭い部分は電流密度が高くなり形成される電鋳層の高さが上がる傾向がある。さらに、電鋳エリアが広い部分では電流密度の変化の影響を大きく受けて、形成される電鋳層の高さが、電鋳エリア内の位置によって大きく異なる傾向がある。このような特性により、底面積の広いダイパッド部を構成する電鋳層における端縁部と中央部や、大きさの異なるダイパッド部とリード部を構成する電鋳層には、高さのバラツキが大きく生じ易い。
ここで、本発明者らは、ダイパッド部の底面積をリード部の底面積とほぼ同程度に形成すれば、電鋳層の高さのバラツキを抑えることができると考えた。
しかし、導電性基板に形成するダイパッド部の底面積を変えると、外部機器との接続に悪影響を与える虞がある。
その結果、ダイパッド部の半導体素子搭載面とリード部の内部接続用端子面との高さ位置のバラツキを最小限に抑え、半導体素子搭載用に形成される全ての電鋳層の高さを平滑化できる。
その結果、多列型の半導体素子搭載用基板の製造において、電鋳層の形成に際し、多列配列される個々の半導体素子搭載用基板に対応する夫々の位置で導電性基板が受ける電流密度に変動が生じても、個々の半導体素子搭載用基板におけるダイパッド部の半導体素子搭載面とリード部の内部接続用端子面との高さ位置のバラツキを最小限に抑えて、半導体素子搭載用に形成される全ての電鋳層の高さを平滑化でき、歩留まりが格段に向上する。
そして、半導体素子搭載用に形成される全ての電鋳層の高さを平滑化した本発明の半導体素子搭載用基板によれば、半導体素子をフリップチップ実装で表面実装する場合において、ダイパッド部の半導体素子搭載面とリード部の内部接続用端子面との高さ位置のバラツキがない。このため、本発明の半導体素子搭載用基板を用いて製造した半導体装置において、ダイパッド部の半導体素子搭載面に接続部材として設けられる半田ボールが、半導体素子搭載面の端部、中央部のそれぞれにおいて均等に半導体素子と接続し、ダイパッド部の半導体素子搭載面の中央部で接合強度不足を生じない。
例えば、多列配列された半導体素子搭載用基板であっても、配列位置にかかわらず、個々の半導体素子搭載用基板についての、ダイパッド部とリード部とにおける、全ての第2の層が形成された位置での、電鋳層の導電性基板の一方の側の面からの高さの平均が70μm以上である場合、全ての第2の層が形成された位置での、電鋳層の導電性基板の一方の側の面からの高さの最大値と最小値との差が7μm以下にすることができる。
例えば、多列配列された半導体素子搭載用基板を用いて製造される半導体装置であっても、配列位置にかかわらず、個々の半導体装置についての、ダイパッド部とリード部とにおける、全ての第2の層が形成された位置での、電鋳層の封止樹脂の半導体素子搭載側とは反対側の面からの高さの平均が70μm以上であり、全ての第2の層が形成された位置での、電鋳層の封止樹脂の半導体素子搭載側とは反対側の面からの高さの最大値と最小値との差が7μm以下にすることができる。
図1は本発明の一実施形態に係る半導体素子搭載用基板の構成を示す説明図で、(a)はその一例を示す上面図、(b)は(a)の一例のA−A断面図、(c)は(b)の半導体素子搭載用基板を用いたワイヤボンディング実装による半導体素子搭載例を示す図、(d)は(b)の半導体素子搭載用基板を用いたフリップチップ実装による半導体素子搭載例を示す図である。図2は本発明の一実施形態に係る半導体装置の構成を示す断面図である。図3は図1(a)に示す半導体素子搭載用基板が多列配列された態様の一例を示す説明図である。図4は本実施形態の半導体素子搭載用基板の構成の変形例を示す説明図で、(a)は一変形例を示す上面図、(b)は他の変形例を示す上面図、(c)はさらに他の変形例を示す上面図である。
導電性基板10は、半導体素子が搭載された領域を封止樹脂で封止した樹脂封止体から剥離除去可能な金属材料で構成されている。導電性基板10を構成する金属材料は、一般的には、SUS材を用いる。なお、導電性基板10を構成する金属材料は、導電性が得られるものであれば、特に限定はなく、Ni合金、または、銅合金材等にNiあるいはNi合金等のめっきが施されたものであってもよい。
そして、ダイパッド部11とリード部12とにおける、全ての第2の層11b、12bが形成された位置での、電鋳層の導電性基板10の一方の側の面からの高さの最大値と最小値との差が、全ての第2の層11b、12bが形成された位置での、電鋳層の導電性基板10の一方の側の面からの高さの平均の10%以下になっている。
また、図1(b)の半導体素子搭載用基板を用いて、ダイパッド部11に搭載された半導体素子20の端子部とリード部12とをフリップチップ実装にて接続する場合、図1(d)に示すように、ダイパッド部11とリード部12とにおける、全ての第2の層11b、12bが形成された位置での、電鋳層の導電性基板10の一方の側の面からの高さのバラツキが極めて小さくなる。このため、ダイパッド部11に接合される半導体素子20との連結部材となる半田ボール15がダイパッド部11における端縁部から中央部に形成される夫々の第2の層12bに均等の高さ位置で接続され、半導体素子搭載面の中央部に設けられる半田ボール15と半導体素子20との間に隙間を生じることなく密着し、ダイパッド部11の半導体素子搭載面の中央部で接合強度不足を生じない。
詳しくは、例えば、図2に示すように、ダイパッド部11と、リード部12と、半導体素子20と、接続部材としての半田ボール15と、封止樹脂30を有して構成されている。
ダイパッド部11、リード部12の構成は、図1の半導体素子搭載用基板1と同じである。そして、ダイパッド部11とリード部12とにおける、全ての第2の層11b、12bが形成された位置での、電鋳層の封止樹脂30の半導体素子搭載側とは反対側の面からの高さの最大値と最小値との差が、全ての第2の層11b、12bが形成された位置での、電鋳層の封止樹脂30の半導体素子搭載側とは反対側の面からの高さの平均の10%以下になっている。
また、ダイパッド部11において分割配置される第2の層11bは、隣り合う第2の層11bやリード部12における第2の層12bとの間隔が広くなるにつれて電流密度にバラツキが生じ、間隔を広くするほどバラつきが高くなる特性に注意して可能な限り近づける必要がある。
また、半導体素子搭載用基板におけるダイパッド部、リード部の配置は、図1の例に限定されるものではなく、例えば、図4(a)に示すように、ダイパッド部11が半導体素子搭載用基板の中央に配置され、ダイパッド部11の周囲にリード部12が二重に均等配置された構成や、図4(b)に示すように、ダイパッド部11が半導体素子搭載用基板の中央よりも右下にずれた位置に配置され、他の領域にリード部12が均等配置された構成や、図4(c)に示すように、ダイパッド部11が半導体素子搭載用基板の左上と右下の二箇所に配置され、他の領域にリード部12が均等配置された構成であってもよい。
次に、両面の第1のレジスト層R1を現像し、導電性基板10の一方の側の面における、電鋳を施して第1の層を形成する部分(未硬化部分)を除去して開口を形成し、導電性基板10の面を露出させ、それ以外の領域を覆う第1のレジストマスク40を形成するとともに、導電性基板10の他方の側の面全体を覆う第1のレジストマスク40を形成する。
なお、ソフトエッチング加工は、ハロゲンを含む酸性液による酸処理にて行う。その他には、電解酸処理でもよい。酸処理は、導電性基板10の面上に、酸性液を供給する。酸性液の供給方法は、スプレー等による噴霧供給であってもよいし、酸性液に導電性基板10を浸漬させることによる供給であってもよい。導電性基板10の面に付着していた酸化膜を除去後、連続してソフトエッチング加工を施し、所望の深さの凹部10a1、10a2を形成する。
これにより、導電性基板の一方の側の面上に、電鋳形成されたダイパッド部11の第1の層11a及びリード部12の第1の層12aが現れる。
上述のように、第1の層11a、12aの導電性基板10の一方の側の面からの突出高さを5μm以内に抑えておくことで、第2のレジストマスク41と導電性基板10との間にエアーの噛み込みが生じないようにすることが重要である。エアーの噛み込みを生じた場合、その部分に後述する第2の電鋳工程でめっき液の染み込みを生じてめっき金属がエアー噛み込み部分に析出してダイパッド部やリード部の電気的なショート不良を生じる虞がある。このため、第2のレジストマスク41においては、ダイパッド部11とリード部12の夫々の第1の層11a、12aの端縁よりも0.03mm以上内側に開口を形成する。
更には、第2のレジストマスク41における、ダイパッド部とリード部を構成する電鋳層における第2の層を形成するための夫々の開口は、同程度の大きさに設定するのが好ましい。同程度の大きさに設定すれば、電鋳形成する第2の層の高さのバラツキを抑えることができる。なお、開口については、多少の変形形状は許容可能である。
次に、半導体素子搭載用基板1のダイパッド部11における第2の層11bの上面に半導体素子20を搭載するとともに、半導体素子20の電極とリード部12における第2の層12bの上面とを電気的に接続する(図6(b)参照)。なお、図6(b)は、便宜上、フリップチップ実装により半導体素子を表面実装する例を示している。図6(b)の例では、半導体素子20とダイパッド部11との接続、半導体素子20の電極とリード部12との電気的な接続を、半田ボール15等を介して行う。
その結果、多列型の半導体素子搭載用基板の製造において、電鋳層の形成に際し、多列配列される個々の半導体素子搭載用基板に対応する夫々の位置で導電性基板が受ける電流密度に変動が生じても、個々の半導体素子搭載用基板1におけるダイパッド部11の半導体素子搭載面とリード部12の内部接続用端子面との高さ位置のバラツキを最小限に抑えて、半導体素子搭載用に形成される全ての電鋳層の高さを平滑化でき、歩留まりが格段に向上する。
そして、半導体素子搭載用に形成される全ての電鋳層の高さを平滑化した本実施形態の半導体素子搭載用基板1によれば、半導体素子をフリップチップ実装で表面実装する場合において、ダイパッド部11の半導体素子搭載面とリード部12の内部接続用端子面との高さ位置のバラツキがない。このため、本実施形態の半導体素子搭載用基板1を用いて製造した半導体装置において、ダイパッド部11の半導体素子搭載面に接続部材として設けられる半田ボール15が、半導体素子搭載面の端部、中央部のそれぞれにおいて均等に半導体素子20と接続し、ダイパッド部11の半導体素子搭載面の中央部で接合強度不足を生じない。
実施例1では、図1(a)に示した構成と同様、ダイパッド部11が半導体素子搭載用基板の中央に配置され、ダイパッド部11の周囲にリード部12が均等配置された構成の半導体素子搭載用基板(図7(a)参照)が、図8に示すように4行12列に多列配列された多列型半導体素子搭載用基板を製造した。
詳しくは、まず、導電性基板10として板厚0.2mmのSUS材(SUS430)を幅140mmの長尺板状に加工し(図5(a)参照)、次に、第1のレジスト層R1として厚み0.025mmの感光性ドライフィルムレジストを導電性基板10の両面に貼り付けた(図5(b)参照)。
次に、第2のレジスト層R2として厚み0.025mmの感光性ドライフィルムレジストを導電性基板10の両面に貼り付けた(図5(g)参照)。
実施例2〜4では、レジストマスク40、41を形成するパターンを、図4(a)〜図4(c)に示す構成に対応させたものとして、実施例1と同様の材料及び手順で多列型半導体素子搭載用基板を製造した。詳しくは、実施例2では、図4(a)に示した構成と同様、ダイパッド部11が半導体素子搭載用基板の中央に配置され、ダイパッド部11の周囲にリード部12が二重に均等配置された構成の半導体素子搭載用基板(図7(b)参照)が、図8に示すように4行12列に多列配列された多列型半導体素子搭載用基板を製造した。また、実施例3では、図4(b)に示した構成と同様、ダイパッド部11が半導体素子搭載用基板の中央よりも右下にずれた位置に配置され、他の領域にリード部12が均等配置された構成の半導体素子搭載用基板(図7(c)参照)が、図8に示すように4行12列に多列配列された多列型半導体素子搭載用基板を製造した。また、実施例4では、図4(c)に示した構成と同様、ダイパッド部11が半導体素子搭載用基板の左上と右下の二箇所に配置され、他の領域にリード部12が均等配置された構成の半導体素子搭載用基板(図7(d)参照)が、図8に示すように4行12列に多列配列された多列型半導体素子搭載用基板を製造した。
比較例1では、ダイパッド部11が半導体素子搭載用基板の中央に配置され、ダイパッド部11の周囲にリード部12が均等配置され、ダイパッド部とリード部を構成する夫々の電鋳層が、異なる大きさで半導体素子搭載側の上面に至るまで柱状に形成され、ダイパッド部を構成する電鋳層における上層が分割されていない形態の半導体素子搭載用基板(図7(e)参照)が、図8に示すように4行12列に多列配列された多列型半導体素子搭載用基板を製造した。詳しくは、製造においては、第1のレジストマスクを形成後、第1の電鋳としての電気めっきを、Auめっき0.003μm、Niめっき15μmの順番に施した後に、続けて、Niめっき65μm、Auめっき0.003μm、Agめっき2.5μmの順番に施し、第2のレジストマスクの形成と、第2の電鋳工程は行わなかった。その他は、実施例1と同様の材料及び手順で多列型半導体素子搭載用基板を製造した。
このため、実施例1〜4、比較例1の多列型半導体素子搭載用基板の製造工程における電鋳層の形成に際しては、長尺板状の導電性基板における端縁領域近傍に制御板を対向配置して電流密度を下げ、制御板を対向配置していない、長尺板状の導電性基板における中央領域の電流密度が相対的に上がるように調整した。
これにより、比較例1の多列型半導体素子搭載用基板の製造においては、ダイパッド部の電鋳層における半導体素子搭載側の層の底面積が大きいため電流密度の変化の影響を大きく受け、端縁領域に位置する半導体素子搭載用基板における電鋳層の高さが、中央領域に位置する半導体素子搭載用基板における電鋳層の高さに比べて低く形成された。
そこで、比較例1の多列型半導体素子搭載用基板の製造においては、端縁領域に位置する半導体素子搭載用基板における電鋳層の高さが、設計値の高さに到達するように電鋳時間を調整した。
具体的には、実施例1〜4、比較例1の夫々において、図8に示すように、半導体素子搭載用基板が4行12列に多列配列された、多列型半導体素子搭載用基板のうちから、行と列の両端に位置する半導体素子搭載用基板(図8において夫々丸囲み数字1、3で示す、(1,1)、(4,12)の行列位置に位置する半導体素子搭載用基板)と、行と列の略中央に位置する半導体素子搭載用基板(図8において丸囲み数字2で示す、(2,6)の行列位置に位置する半導体素子搭載用基板)を測定対象の半導体素子搭載用基板として選んだ。
そして、実施例1〜4では、測定対象として選んだ夫々の半導体素子搭載用基板において、図7(a)〜図7(d)に示すように、一方の対角線方向に配置された第2の層が形成された位置(図7(a)〜図7(d)の夫々において、白抜き数字1〜6で示す位置)を測定位置として選び、夫々の測定位置における電鋳層の導電性基板の一方の側の面からの高さを測定した。
また、比較例1では、測定対象として選んだ夫々の半導体素子搭載用基板において、図7(e)に示すように、実施例1〜4の半導体素子搭載用基板における測定位置に対応する位置(図7(e)において、白抜き数字1〜6で示す位置)を測定箇所として選び、夫々の測定位置における電鋳層の導電性基板の一方の側の面からの高さを測定した。
次に、実施例1〜4、比較例1の夫々において、測定対象となった半導体素子搭載用基板ごとに、電鋳層の導電性基板の一方の側の面からの高さの測定値の最大値と最小値との差を検出し、検出した差を比較した。
測定結果を図9、図10に示す。
これに対し、比較例1の半導体素子搭載用基板では、測定対象となった夫々の半導体素子搭載用基板内の夫々の測定箇所における電鋳層の導電性基板の一方の側の面からの高さの最小値と最大値の差が測定対象1で13μm、測定対象2で5μm、測定対象3で10μmとなり、測定対象1と測定対象3において、7μmを上回る結果となった。また、電鋳層の導電性基板の一方の側の面からの平均高さに対するバラツキは、測定対象1で17%、測定対象2で5%、測定対象3で13%となり、測定対象1と測定対象3において、10%を上回る結果となった。
また、実施例1〜4の多列型半導体素子搭載用基板は、図10(a)〜図10(d)に示すように、測定対象1と、測定対象2と、測定対象3とで、電鋳層の導電性基板の一方の側の面からの高さ及び高さのバラツキが略同じであるのに対し、比較例1の多列型半導体素子搭載用基板は、図10(e)に示すように、測定対象1と、測定対象2と、測定対象3とで、高さ及び高さのバラツキが大きく異なった。
10 導電性基板
11 ダイパッド部
11a 第1の(電鋳)層
11b 第2の(電鋳)層
12 リード部
12a 第1の(電鋳)層
12b 第2の(電鋳)層
15 半田ボール(接続部材)
15’ ボンディングワイヤ(接続部材)
20、20’ 半導体素子
30 封止樹脂
40 第1のレジストマスク
41 第2のレジストマスク
61 電極
R1 第1のレジスト層
R2 第2のレジスト層
Claims (3)
- 導電性基板の一方の側の面上に形成された電鋳層からなるダイパッド部と、前記ダイパッド部の周囲に形成された電鋳層からなる複数のリード部を有し、
前記ダイパッド部と前記リード部の夫々の前記電鋳層は、前記導電性基板の一方の側から順に、第1の層と、底面の大きさが前記第1の層よりも小さい柱状の第2の層とを有する、2段構造に形成され、
前記ダイパッド部の前記電鋳層は、一つの前記第1の層の上に複数の前記第2の層が配置されてなり、
前記ダイパッド部における個々の前記第2の層の底面と、前記リード部における前記第2の層の底面とが略同程度の大きさに形成されていることを特徴とする半導体素子搭載用基板。 - 電鋳層からなり、半導体素子を搭載するダイパッド部と、
前記ダイパッド部の周囲に形成された電鋳層からなり、前記半導体素子の電極と接続する内部接続用端子面を有する複数のリード部と、
前記半導体素子と前記ダイパッド部の半導体素子搭載面とを接続する接続部材と、
前記半導体素子の電極と前記リード部の前記内部接続用端子面とを電気的に接続する接続部材と、
前記半導体素子が搭載された空間領域を封止する封止樹脂と、を有し、
前記ダイパッド部と前記リード部の夫々の前記電鋳層は、半導体素子搭載側とは反対側から順に、第1の層と、底面の大きさが前記第1の層よりも小さい柱状の第2の層とを有する、2段構造に形成され、
前記ダイパッド部の前記電鋳層は、一つの前記第1の層の上に複数の前記第2の層が配置されてなり、
前記ダイパッド部における個々の前記第2の層の底面と、前記リード部における前記第2の層の底面とが略同程度の大きさに形成されていることを特徴とする半導体装置。 - 導電性基板の一方の側の面におけるダイパッド部、リード部に対応する領域を開口し、それ以外の領域を覆う第1のレジストマスクを形成するとともに、前記導電性基板の他方の側の面全体を覆う第1のレジストマスクを形成する工程と、
前記第1のレジストマスクが形成された前記導電性基板にソフトエッチング加工を施し、前記ダイパッド部と前記リード部に対応する夫々の領域に深さが極浅の凹部を形成する工程と、
前記導電性基板の一方の面の側から、第1の電鋳を施し、前記導電性基板の一方の側の面から突出する第1の層を形成する工程と、
前記導電性基板の一方の側の面に形成した前記第1のレジストマスクを除去する工程と、
前記導電性基板の一方の側の面における、前記リード部に対応する領域に形成した前記第1の層の上に、底面の大きさが前記第1の層よりも小さくなるように開口するとともに、前記ダイパッド部に対応する領域に形成した前記第1の層の上に、前記リード部に対応する領域に形成した前記第1の層の上の開口と略同程度の大きさで複数箇所が開口する第2のレジストマスクを形成する工程と、
前記第1の層の上に、第2の電鋳を施し、柱状の第2の層を形成する工程と、
前記導電性基板の面に形成したレジストマスクを除去する工程と、
を有することを特徴とする半導体素子搭載用基板の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017122547A JP6327427B1 (ja) | 2017-06-22 | 2017-06-22 | 半導体素子搭載用基板及び半導体装置、並びに半導体素子搭載用基板の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017122547A JP6327427B1 (ja) | 2017-06-22 | 2017-06-22 | 半導体素子搭載用基板及び半導体装置、並びに半導体素子搭載用基板の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP6327427B1 true JP6327427B1 (ja) | 2018-05-23 |
JP2019009238A JP2019009238A (ja) | 2019-01-17 |
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ID=62186688
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country Status (1)
Country | Link |
---|---|
JP (1) | JP6327427B1 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6736717B1 (ja) * | 2019-03-25 | 2020-08-05 | 大口マテリアル株式会社 | 半導体素子搭載用基板 |
JP6736719B1 (ja) * | 2019-03-28 | 2020-08-05 | 大口マテリアル株式会社 | 半導体素子搭載用部品、リードフレーム及び半導体素子搭載用基板 |
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-
2017
- 2017-06-22 JP JP2017122547A patent/JP6327427B1/ja active Active
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Also Published As
Publication number | Publication date |
---|---|
JP2019009238A (ja) | 2019-01-17 |
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