CN108701658B - 半导体元件承载用基板、半导体装置及光半导体装置及其制造方法 - Google Patents

半导体元件承载用基板、半导体装置及光半导体装置及其制造方法 Download PDF

Info

Publication number
CN108701658B
CN108701658B CN201780012202.XA CN201780012202A CN108701658B CN 108701658 B CN108701658 B CN 108701658B CN 201780012202 A CN201780012202 A CN 201780012202A CN 108701658 B CN108701658 B CN 108701658B
Authority
CN
China
Prior art keywords
semiconductor element
substrate
lead
lead portion
resist layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201780012202.XA
Other languages
English (en)
Other versions
CN108701658A (zh
Inventor
有马博幸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Chang Wah Technology Co Ltd
Original Assignee
Oguchi Electric Materials Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oguchi Electric Materials Co ltd filed Critical Oguchi Electric Materials Co ltd
Publication of CN108701658A publication Critical patent/CN108701658A/zh
Application granted granted Critical
Publication of CN108701658B publication Critical patent/CN108701658B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/52—Encapsulations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector involving a temporary auxiliary member not forming part of the bonding apparatus, e.g. removable or sacrificial coating, film or substrate
    • H01L2224/85005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector involving a temporary auxiliary member not forming part of the bonding apparatus, e.g. removable or sacrificial coating, film or substrate being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Led Device Packages (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

具有承载半导体元件之后能够除去的导电性基板、设在该导电性基板的表面上的半导体元件承载区域、由设在该半导体元件承载区域周围的所述导电性基板的所述表面上的规定区域的镀层构成的引线部，该引线部包括下层部及上层部，该下层部具有相对于所述导电性基板的所述表面大致垂直的侧面，而从所述表面向上方呈柱状延伸，该上层部具有位于该下层部的上面上的底面，并具有从该底面向上方及侧方呈锥状扩展的侧面。

Description

半导体元件承载用基板、半导体装置及光半导体装置及其制 造方法
技术领域
本发明涉及一种半导体元件承载用基板、半导体装置及光半导体装置、及其制造方法。
背景技术
近年来，以手机为代表的电子设备的小型化·轻量化发展迅速，用于这些电子设备的半导体装置也随之被要求小型化·轻量化·高性能化。尤其是半导体装置的厚度，被要求薄型化。为了满足这些要求，现已研发出利用QFN(Quad Flat No-Lead)等对金属材料进行加工后的引线框架的半导体装置，最终除去其中的导电性基板而成的半导体装置。
具体而言，在导电性基板的一面侧，形成具有规定图案的抗蚀掩膜。在露于抗蚀掩膜之外的导电性基板上进行金属镀层，形成半导体元件承载用晶圆垫片部、以及可作为用于连接半导体元件的内部端子和用于连接外部设备的外部端子发挥功能的引线部，然后除去抗蚀掩膜，从而形成半导体元件承载用基板。在形成的半导体元件承载用基板上承载半导体元件，进行引线接合之后进行树脂密封，并除去导电性基板，以露出晶圆垫片部及引线部，从而完成半导体装置(例如，参照专利文献1、2)。
现有技术文献
专利文献
专利文献1：日本特开2002-9196号公报
专利文献2：日本特开2007-103450号公报
发明内容
本发明要解决的课题
然而，在这些半导体装置中，由于端子与密封树脂的密接性低，而会出现端子从密封树脂脱落、虽未脱落但有剥离、半导体装置的信頼性降低等问题，因此进行了各种改善。
例如，专利文献1中记载了一种以超出所形成的抗蚀掩膜的方式进行电沉积来形成导电性金属，从而获得在半导体元件承载用金属层以及外部连接用电极层的上端部周缘形成有突出部的半导体元件承载用基板的方法。由此，进行树脂密封时，金属层及电极层的突出部会伸入树脂，而能够确保该突出部留在树脂侧。
在专利文献1记载的这种以超出抗蚀掩膜的方式进行电沉积来形成导电性金属的方法中，以从抗蚀掩膜外伸的方式形成镀层时，难以控制外伸量。因此，会出现无法使形成的镀层都具有相同的突出长度的问题，以及，突出部增大而与其相邻的镀层连在一起的问题。另外，若镀层变薄，突出部的宽度及厚度也会变小，因此还会造成与密封树脂的密接性降低的问题。并且，外伸的镀层上面，因镀层的纵方向及横方向的成长比率关系而成为球状，这也构成接合信頼性降低的要因。
另外，专利文献2中记载了一种在形成抗蚀掩膜时利用散射紫外光来形成梯形抗蚀掩膜，从而形成逆梯形的金属层或电极层的方法。
根据专利文献2记载的这种利用散射紫外光来形成开口部剖面形状为梯形的抗蚀剂层的方法，电极层的剖面形状成为逆梯形。因此，其具有可提高与密封树脂的密接性、防止金属层或电极层从密封树脂脱落或剥离的效果。
然而，由于电极层的剖面形状为倒置梯形，因此，在承载半导体元件以及引线接合之后进行树脂密封时，电极层的侧面部相对于导电性基板成为锐角，而导致密封树脂难以回绕进入其中。因此，有时会发生孔洞等无密封树脂充填的情况。另外，电极层基部附近的密封树脂必然会取形于所述角度，成为前端锐角的形状，其强度较弱，容易发生密封树脂部的前端缺损或剥离的问题。
另外，通过利用散射光，抗蚀剂层成为半曝光状态并形成锥形，但由于是半曝光状态，与制作时利用平行光对抗蚀剂层进行曝光·显影的尺寸精度相比，底面的尺寸精度的偏差较大，而造成尺寸精度低的问题。尤其是，随着半导体装置的小型化、薄型化，引线形状也缩小的发展趋势中，底面尺寸精度的提高至关重要，但根据专利文献2记载的结构，难以充分满足上述需求。
对此，本发明的目的在于提供一种在承载半导体元件后进行树脂密封并除去导电性基板而完成的半导体装置中，可使密封树脂与引线部等具有适当的密接性，在树脂密封后除去导电性基板等的情况下不会发生引线部等从密封树脂脱落、剥离的不良问题，并且引线底面的尺寸精度良好的半导体元件承载用基板、半导体装置、光半导体装置以及这些基板或装置的制造方法。
解决上述课题的手段
为了达成上述目的，本发明的一形态的半导体元件承载用基板包括：导电性基板，承载半导体元件之后能够除去所述导电性基板；半导体元件承载区域，设在所述导电性基板的表面上；引线部，由设在所述半导体元件承载区域周围的所述导电性基板的所述表面上的规定区域的镀层构成。所述引线部包括：下层部，其具有相对于所述导电性基板的所述表面大致垂直的侧面，而从所述表面向上方呈柱状延伸：上层部，其底部位于所述下层部的上面上，并具有从所述底面向上方及侧方呈锥状扩展的侧面。
本发明的其他形态的半导体装置包括：半导体元件；引线部，被设在所述半导体元件的周围的规定区域，且由具有形状不同的上层部及下层部的镀层构成；连接单元，对所述半导体元件的电极及所述引线部的所述上层部的上面进行电连接；树脂，以至少露出所述引线部的所述下层部的底面的方式，对所述半导体元件、所述引线部及所述连接单元进行密封，所述引线部的所述下层部具有从所述底面向上方垂直延伸的侧面而呈柱状形状，所述引线部的所述上层部其底面位于所述下层部的上面上，且其侧面从所述底面向上方及侧方锥状扩展而呈锥形。
本发明的其他形态的光半导体装置包括：晶圆垫片部，具有承载光半导体元件的区域；引线部，与所述晶圆垫片部配对设置，且由具有形状不同的上层部及下层部的镀层构成；光半导体元件，被承载在所述晶圆垫片部；连接单元，对所述光半导体元件的电极及所述引线部的所述上层部的上面进行电连接；透明树脂，对包含所述光半导体元件及所述连接单元的所述晶圆垫片部上，以及所述引线部上的规定的中央区域进行密封；外部树脂，以露出所述晶圆垫片部及所述引线部的底面的方式，对所述晶圆垫片部及所述引线部的底面之外的所述晶圆垫片部与所述引线部之间的区域、所述晶圆垫片部及所述引线部的规定的外侧区域进行密封，所述引线部的所述下层部具有从所述底面向上方垂直延伸的侧面而呈柱状形状，所述引线部的所述上层部其底面位于所述下层部的上面上，且其侧面从所述底面向上方及侧方锥状扩展而呈锥形。
本发明的其他形态的半导体元件承载用基板的制造方法包括：依次形成在导电性基板的表面上覆盖具有第1感光波长的第1抗蚀剂而成的第1抗蚀剂层、在所述第1抗蚀剂层上覆盖具有第2感光波长的第2抗蚀剂而成的第2抗蚀剂层、在所述第2抗蚀剂层上覆盖所述第1抗蚀剂而成的第3抗蚀剂层的工序；通过第1曝光，使所述第1抗蚀剂层及所述第3抗蚀剂层硬化，并在所述第2抗蚀剂层未硬化状态下进行显影，从而将所述第2抗蚀剂层的上部削减至比所述第1抗蚀剂层及所述第3抗蚀剂层更为内侧处，以形成具有锥状形状的图案的工序；通过第2曝光，使第2抗蚀剂层硬化的工序；以由所述第1抗蚀剂层乃至所述第3抗蚀剂层构成的图案作为镀膜掩膜来进行镀膜，形成由所述第1抗蚀剂层形成的部分为柱状形状、由所述第2抗蚀剂层形成的部分为锥形的镀层的工序：除去所述镀膜掩膜的工序。
发明的效果
根据本发明，能够防止除去导电性基板时引线部发生脱落及剥离，并能够提高引线部底面的尺寸精度。
附图说明
图1是表示本发明的实施方式的半导体元件承载用基板之一例的剖面图。
图2是表示本发明的实施方式的半导体装置之一例的剖面图。
图3是表示本发明的实施方式的半导体元件承载用基板的引线部之一例的图。图3(a)是表示引线部之一例的平面图。图3(b)是图3(a)所示引线部的x-x剖面图。
图4是用于说明引线部的形成方法的图。图4(a)是表示镀膜用抗蚀掩膜之一例的图。图4(b)是表示利用镀膜用抗蚀掩膜进行镀膜加工的一例的图。
图5是用于说明形状有与图3不同的引线部的图。图5(a)是表示形状与图3不同的引线部之一例的平面图。图5(b)是图5(a)所示引线部的y-y剖面图。图5(c)是图5(a)所示引线部的z-z剖面图。
图6是表示本发明的实施方式的半导体元件承载用基板的制造方法之一例的一系列工序的图。图6(a)是表示基板准备工序之一例的图。图6(b)是表示抗蚀剂覆盖工序之一例的图。图6(c)是表示抗蚀掩膜形成工序之一例的图。图6(d)是表示镀层工序之一例的图。图6(e)是表示抗蚀剂剥离工序之一例的图。
图7是表示本发明的实施方式的半导体装置的制造方法之一例的一系列工序的图。图7(a)是表示半导体元件承载工序之一例的图。图7(b)是表示引线接合工序之一例的图。图7(c)是表示树脂密封工序之一例的图。图7(d)是表示导电性基板去除工序之一例的图。图7(e)是表示切割工序之一例的图。
图8是表示本发明的实施方式的光半导体元件承载用基板之一例的剖面图。
图9是本发明的实施方式的光半导体装置之一例的剖面图。
图10是实施例2的半导体元件承载用基板的引线部的上面扩大图，是引线部的侧面局部扩大图。
图11是实施例2的半导体元件承载用基板的引线部的背面扩大图，是引线部的背面侧的侧面局部扩大图。
具体实施方式
以下，参照附图来说明用于实施本发明的形态。
[半导体元件承载用基板及半导体装置]
图1是表示本发明的实施方式的半导体元件承载用基板之一例的剖面图。本实施方式的半导体元件承载用基板50由导电性基板10、配置在导电性基板10的表面11上的半导体元件承载用晶圆垫片部21、用于连接外部设备的引线部22构成。引线部22被配置在作为半导体元件承载区域的晶圆垫片部21的周围。
另外，根据不同模式，在确保半导体元件承载区域的基础上，有时并不制作晶圆垫片部21。例如有将半导体元件直接承载在导电性基板10上，或者将半导体元件的电极直接接合在引线部的倒装芯片连接型等。即，本实施方式中，并非一定需要设置晶圆垫片部21，只要能够确保可承载半导体元件的半导体元件承载区域即可。然而，在以下说明中，作为半导体元件承载区域，以设有晶圆垫片部21的结构为例进行说明。并且，在设有晶圆垫片部21的情况下，可由同一镀层20构成晶圆垫片部21及引线部22。在此，晶圆垫片部21、引线部22与镀层20的符号虽有重复，从半导体元件承载用基板50的构成要素的观点进行说明时可称为晶圆垫片部21、引线部22，而从制造的观点及构成材料的观点进行说明时可称为镀层20。
导电性基板10是表面11上形成镀层20的基板，其由具有导电性的材料构成，以能够通过电镀形成镀层20。用于导电性基板10的材质只要具有导电性即可，对此并无特别限定，可以使用一般的金属材料，例如Cu或Cu合金等。需要剥离除去导电性基板的情况下，有时也使用SUS材料。
晶圆垫片部21及引线部22由在导电性基板10的单侧面(表面11)上进行镀膜加工而形成的镀层20构成。本发明的实施方式的半导体元件承载用基板50的特征在于其引线部22的形状。具体而言，引线部22具有柱状的下层部22b及锥状的上层部22a。另外，晶圆垫片部21也同样可以具有柱状的下层部21b及锥状的上层部21a。关于晶圆垫片部21及引线部22的详细结构，见后文叙述。
以下，根据图2来说明采用本发明的实施方式的半导体元件承载用基板50的半导体装置100之一例。图2是表示本发明的实施方式的半导体装置100之一例的剖面图。
如图2所示，本发明的实施方式的半导体装置100中，晶圆垫片部21上承载有半导体元件60，半导体元件60的电极61与引线部22通过接合线70等被连接。另外，包括半导体元件60及接合线70等连接单元在内的整体被树脂80所密封。树脂80覆盖着晶圆垫片部21及引线部22的上面23及侧面24，但露出底面25。另外，图1所示的导电性基板10在此已不存在。用树脂80进行密封之后，除去导电性基板10。即，在图1所示的半导体元件承载用基板50的晶圆垫片部21上承载半导体元件60，并利用接合线70以引线接合的方式连接半导体元件60的电极61与引线部22之后，用树脂80在半导体元件承载用基板50上进行密封。树脂密封之后，除去导电性基板10，从而制成图2所示的半导体装置100。除去导电性基板10之后被露出的引线部22的底面25成为用于与外部设备进行焊接的外部端子。
接下来，根据图3来说明引线部22的形状，其为本发明的实施方式的半导体元件承载用基板50及半导体装置100的特征所在。
图3是表示本发明的实施方式的半导体元件承载用基板100的引线部22之一例的图。图3(a)是表示引线部22之一例的平面图。图3(b)是图3(a)所示引线部22的x-x剖面图。
如图3所示，本发明的实施方式的半导体元件承载用基板50的第1特征在于其引线部22的剖面形状。如图3(a)、(b)所示，引线部22具有形状不同的上层部22a及下层部22b。下层部22b的剖面是沿着垂直方向具有直线部的形状。上层部22a的剖面具有上部沿着引线部周缘扩展的锥形。
更详细而言，下层部22b具有从导电性基板10的表面11向上方相对于表面11垂直延伸的柱状形状。如图3(a)、(b)所示，下层部22b具有大致长方形的平面形状或水平剖面形状，具有大致四角柱的形状。下层部22b的侧面24b沿着铅直方向延伸，因此下层部22b的平面形状及水平剖面形状，无论在底面、上面还是在底面与上面之间的任一处切开的情况下，均为相同形状。如上所述，下层部22b具有平面形状及水平剖面形状不变的柱状形状。
上层部22a被设在下层部22b的上面上，并与下层部22b一体连接。即，上层部22a的底面(下面)与下层部22b的上面被设在同一水平面上。然而，上层部22a的底面与下层部22b的上面并非一定要构成共同面，例如，上层部22a的底面可以大于下层部22b，以上层部22a的底面包含下层部22b的上面的方式形成。但在图3(a)及(b)的例子中，上层部22a的底面与下层部22b的上面具有大致相同的形状，是角部为圆弧的长方形。
上层部22a的侧面24a具有从底面向上方及侧方扩展的锥形。如图3(a)所示，上层部22a的上面具有与下层部22b类似的形状，构成大致长方形。其意味着，在图3的结构中，从上层部22a的底面开始，侧面24a整体呈锥状以大致相同的比率扩展，从而上层部22a的上面的平面形状比下层部22b的上面大。由于上层部22a的侧面24a具有这种锥形的形状，能够嵌入树脂80中形成牵拉结构，因此，将导电性基板10剥离于树脂80等时，能够防止引线部22从树脂80脱落等。
在此，如图1、2所示，不仅是引线部22，晶圆垫片部21也可以是具有上层部21a及下层部21b的结构。由此，还能够防止晶圆垫片部21从树脂80脱落等。
以下，根据图4来说明引线部22的形成方法。图4是用于说明引线部22的形成方法的图。图4(a)是表示镀膜用抗蚀掩膜35之一例的图。图4(b)是表示利用镀膜用抗蚀掩膜35进行镀膜加工的一例的图。
如图4(a)所示，在导电性基板10上覆盖3枚抗蚀剂层31、32、33，并进行曝光、显影来制作成镀膜用抗蚀掩膜35，然后利用该镀膜用抗蚀掩膜35进行镀膜加工，从而形成引线部22。与导电性基板10接触的抗蚀剂层为第1抗蚀剂层31，最上位的抗蚀剂层为第3抗蚀剂层33。中间的抗蚀剂层是第2抗蚀剂层32。第1抗蚀剂层31及第3抗蚀剂层33的图案是引线部22的底面形状的图案。另外，第1抗蚀剂层31及第3抗蚀剂层33使用感光波长大致相同的同类抗蚀剂，第2抗蚀剂层32使用感光波长与第1及第3抗蚀剂层31、33不同的种类的抗蚀剂。对这些抗蚀剂层31～33进行曝光时，通过利用第1及第3抗蚀剂层31、33可感光、第2抗蚀剂层32不感光的波长进行曝光，能够使第1及第3抗蚀剂层31、33硬化，而使第2抗蚀剂层32成为未曝光状态。通过在此状态下进行显影，第1抗蚀剂层31及第3抗蚀剂层33成为与引线部22的底面大致相同的形状，其垂直方向剖面的垂直方向的边(侧面24b)成为直线。而第2抗蚀剂层32，由于从第3抗蚀剂层33的开口部34向第1抗蚀剂层31的方向进行显影，因此，如图4(a)所示，第2抗蚀剂层32成为垂直方向剖面的垂直方向的边成为上面侧较窄的(开口部34是上面侧扩张的形状)锥形。第2抗蚀剂层32为未曝光状态，显影后，通过曝光进行硬化处理。这样，制作成第2抗蚀剂层32为锥形的镀膜用抗蚀掩膜35。
然后，如图4(b)所示，使用以上制作的镀膜用抗蚀掩膜35形成镀层20。以镀层20的上面不达到第3抗蚀剂层33但位于第2抗蚀剂层32之间为准，设定镀层20的厚度。若镀层20达到第3抗蚀剂层33，相对于在第2抗蚀剂层32形成的上面侧扩展的锥形，在第3抗蚀剂层33处锥形被收小。相对而言，镀层20仅达到第1抗蚀剂层31时，无法形成突出的形状，而无法提高与树脂80的密接性。优选将镀膜厚度设定成镀层20的上面可介于第2抗蚀剂层32的1/2至4/5之间的厚度。
关于第2抗蚀剂层32的锥形，能够根据第2抗蚀剂层32的厚度或显影工序的显影时间、显影液的吐出压力等，来调整其锥角。能够以水平方向为基准设定任意的锥角，但考虑到与树脂80的密接性，优选设定在30°～80°，更优选设定在30°～60°。
通过使用上述3层的抗蚀掩膜35，并在抗蚀掩膜35的开口部34进行镀膜来形成镀层20，从而能够形成引线部22。镀层20依照抗蚀掩膜35的形状形成，因此镀层20的侧面被分为上层部20a(第2抗蚀剂层部)及下层部20b(第1抗蚀剂层部)。下层部20b的侧面具有沿着垂直方向的直线部，上层部20a的侧面具有上部沿着镀层20的周缘扩展的锥形。
引线部22的镀层20的下层部20b的厚度即为第1抗蚀剂层31的厚度。关于镀层20的下层部20b的厚度并无特别限定，但考虑到第1抗蚀剂层31的厚度，优选为10μm～25μm。关于上层部20a的厚度并无特别限定，如上所述，考虑到镀层20的厚度优选介于第2抗蚀剂层32的厚度的2/5至4/5之间，以及从提高所述锥形部与树脂80的密接性的观点，优选将上层部20a的厚度设在20μm～50μm。
由此，引线部22的剖面形状被分为上层部22a(第2抗蚀剂层部)及下层部22b(第1抗蚀剂层部)。从而能够形成下层部22b的侧面24b具有沿着垂直方向的直线部、上层部22a的侧面24a呈上部沿着镀层周缘扩展的锥形的引线部22。
本发明的实施方式的半导体元件承载用基板50及半导体装置100的引线部20的形状，例如与专利文献1所述的发明相比，具有以下优点。专利文献1中记载了进行导电性金属电沉积时使其超出所形成的抗蚀掩膜，从而形成引线部的上端部周缘有突出部的形状。然而，根据这种方法，由于难以控制突出量而会出现无法使形成的镀层全都具有相同突出长度的问题、突出部增大导致与相邻镀层彼此连接的问题。
在本发明的实施方式的半导体元件承载用基板50及半导体装置100中，引线部22被分为上层部22a及下层部22b，上层部22a为锥形。上层部22a的锥形由第2抗蚀剂层32形成，因此能够控制其形状，能够任意设定突出部的厚度、长度及锥角。另外，作为内部端子发挥功能的上层部22a的上面，可形成大致平面。此外，在专利文献1的形状中，突出部若增大，镀膜后除去抗蚀剂层时，在突出部的根部容易残留抗蚀剂。然而，若采用本发明的实施方式的半导体元件承载用基板50及半导体装置100的引线部20的形状，突出部是上侧部向上方及侧方扩展的锥形，因此容易除去抗蚀掩膜35。
专利文献2中有将引线部的剖面形状形成为锥形的内容。在此情况下，通过将引线部的剖面形状设成逆梯形，承载半导体元件并进行引线接合之后进行树脂密封时，电极层的侧面部相对于导电性基板成锐角。由此，密封树脂难以回绕进入，有时还会发生孔洞等充填不足的问题。另外，引线部基部附近的密封树脂自然会沿着所述角度形成，因此前端成为锐角形状，强度方面也较弱，而会发生该密封树脂部的前端容易缺损或剥离的问题。另外，由于抗蚀剂层形成锥形，因此底面的尺寸精度较差。
本发明的实施方式的半导体元件承载用基板50及半导体装置100中，引线部22被分为上层部22a及下层部22b，下层部22b的侧面具有沿着垂直方向的直线部，引线部22的底面相对于导电性基板10不会成为锐角。因此，能够防止发生树脂80的回绕不良等。另外，由于是在第1抗蚀剂层进行曝光、显影，因此与上述锥形相比，下层部22b的底面的尺寸精度更高。
图5是用于说明具有与图3不同形状的引线部26的图。图5(a)是表示引线部26之一例的平面图。图5(b)是图5(a)所示引线部26的y-y剖面图。图5(c)是图5(a)所示引线部26的z-z剖面图。
引线部的底面形状，一般而言如图3(a)所示，为大致矩形。然而，如图5(a)、(c)所示，也可以在构成引线部26的侧面27的各边附加凹凸形状。通过附加凹凸形状，能够进一步提高与树脂80的密接性。凹凸形状例如包括由波形、山形形状连续而成的之字形状、锯齿型状等。在此是之字形状的各顶点带有圆弧的曲线形状。
另外，如图5(a)所示，关于上层部26a的底面26d及上面26c的形状，底面26d为大致长方形的形状，上面26c具有凹凸形状。上层部26a的底面26d是包含下层部26b的上面的凹凸形状的长方形状。
另外，引线部26的剖面形状如图5(a)、(b)所示，引线部26被分成上层部26a及下层部26b，下层部26b的侧面27b具有沿着垂直方向的直线部，上层部26a的侧面27a具有上部沿着引线部周缘扩展的锥形。与此同时，如图5(a)、(c)所示，在上层部26a的底面26d的局部，在上层部26a与下层部26b之分界处可具有水平部26e。在上层部26a的底面26d(上层部与下层部之分界)的局部具有水平部26e之处，在上述引线部26的底面形状的各边附加凹凸形状的情况下，能够形成凹部27c。通过形成该凹部27c，能够在凹部27c的下面也充填树脂80，从而能够进一步提高与树脂80的密接性。该凹凸部的凹部的凹陷量，即凹凸波的上端与下层之间的振幅之大小(长度)优选为下层部26b的厚度的1/2～下层部26b的厚度的3倍程度。小于下层部26b的厚度的1/2时，密接性效果小，但超过3倍时，当剥离第1抗蚀剂层31时发生抗蚀剂残留的可能性会提高。因此优选为下层部26b的厚度程度。在此，水平部26e具有平坦面，因此亦可称之为平坦面26e。
本发明的实施方式的半导体装置100，如上所述，通过将晶圆垫片部21及引线部22、26设成上述形状，能够提高树脂80与晶圆垫片部21及引线部22、26的密接性，与现有的半导体装置相比，能够实现进一步的小型化、薄型化。
[半导体元件承载用基板的制造方法]
以下，参照图6来说明本发明的实施方式的半导体元件承载用基板的制造方法。图6是表示本发明的实施方式的半导体元件承载用基板的制造方法之一例的一系列工序图。
图6(a)是表示基板准备工序之一例的图。如图6(a)所示，制造本发明的实施方式的半导体元件承载用基板50时，首先准备导电性基板10。关于所使用的导电性基板10的材质，只要具备导电性，并无特别限定，可以使用一般的金属材料，例如SUS材或Cu或Cu合金等。
图6(b)是表示抗蚀剂覆盖工序之一例的图。抗蚀剂覆盖工序中，在导电性基板10的表·背面整体都覆盖抗蚀剂。在此，表面侧覆盖有3枚抗蚀剂层31～33。背面覆盖有1枚抗蚀剂层30。表面侧的3枚抗蚀剂层31～33，从导电性基板10侧开始依次为第1抗蚀剂层31、第2抗蚀剂层32及第3抗蚀剂层33。第1抗蚀剂层31、第3抗蚀剂层33是感光波长大致相同的同种类抗蚀剂层。第2抗蚀剂层32采用感光波长与第1及第3抗蚀剂层31、33不同的抗蚀剂层。作为在此使用的抗蚀剂层材，可以采用历来公知的方法来形成，例如对干膜抗蚀剂进行叠层，或通过对液体状抗蚀剂进行涂布及干燥来覆盖抗蚀剂层等的方法。
图6(c)是表示抗蚀掩膜形成工序之一例的图。详细而言，抗蚀掩膜形成工序包括曝光工序、显影工序及硬化处理工序。曝光工序中，通过上述抗蚀剂覆盖工序在导电性基板10的表·背面覆盖抗蚀剂层后，在表面侧，利用第1抗蚀剂层31及第3抗蚀剂层33可感光、第2抗蚀剂层32不感光的波长的光进行曝光。在背面侧，利用背面的抗蚀剂层30可感光的波长的光进行曝光。此时，在所述抗蚀剂层上罩上掩膜(紫外光遮蔽玻璃掩膜)并进行曝光，该掩膜表面配置有以所希望的晶圆垫片部21及引线部22为一组的多组图案，背面形成有覆盖整面的图案。
并且，第2抗蚀剂层32因其感光波长与第1抗蚀剂层31不同，而成为未曝光状态。在显影工序中，除去掩膜并对抗蚀剂层30～33进行显影。首先，从第3抗蚀剂层33的开口部34除去未曝光部分，然后对第2抗蚀剂层32、第1抗蚀剂层31进行显影。在此，第2抗蚀剂层32是未曝光部，因此从第3抗蚀剂层33侧(上部侧)向水平方向也会除去部分第2抗蚀剂层32。开口部34成为向上面侧扩展的锥形。关于第2抗蚀剂层32的锥形，根据第2抗蚀剂层32的厚度或显影工序中的显影时间、显影液的吐出压力等来控制显影速度，从而能够调整锥角。然后，对第2抗蚀剂层进行硬化处理。第2抗蚀剂层32为未曝光状态，通过曝光使其硬化。由此，制作成第2抗蚀剂层32具有锥形的镀膜用抗蚀掩膜35。
在此，如图5中说明的那样，在引线部26的底面形状的各边为凹凸形状的情况下，曝光工序中设置可使引线形状成为相应图案的掩膜(紫外光遮蔽玻璃掩膜)，进行曝光。另外，各边的凹凸部的凹部27c部分的上层部26a的底面26d可以具有水平部26e。在此情况下，在显影工序中，对第2抗蚀剂层32进行显影时，通过设定比锥形更长的显影时间，能够在相当于凹部27c的上层部26a及下层部26b的分界即上层部26a的底面26d形成水平部26e。通过调整显影时间，能够调整水平部26e的长度。还要依据图案形状而定，因此可视情随时调整。
图6(d)是表示镀层工序之一例的图。在镀层工序中，使用在图6(c)形成的抗蚀掩膜35，对形成有开口部34的导电性基板10的露出部分进行镀膜，形成镀层20。镀层达到第2抗蚀剂层32的4/5程度的高度。由此，将沿着第1抗蚀剂层31及第2抗蚀剂层32的形状形成镀层20。引线部22的侧面被分为上层部22a及下层部22b。从而能够形成下层部22b的侧面24b具有沿着垂直方向的直线部、上层部22a的侧面24a具有上部沿着引线部22的周缘锥形扩展的形状。
关于镀层的种类并无特别限定。例如，在导电性基板10的表面上设置依次叠层Au镀层、第2Pd镀层、Ni镀层、Pd镀层的4层镀层，或另加Au镀层的5层镀层等。关于晶圆垫片部21及引线部22的镀层厚度也无特别限定，但考虑到与密封树脂的密接性，优选使用硬度较高且低价的Ni镀层，并设定成从下层侧横跨至上层侧的厚度。另外，在最表面形成必要最低限度的、接合性良好的镀层。
图6(e)是表示抗蚀剂层剥离工序之一例的图。在抗蚀剂层剥离工序中，剥离硬化的抗蚀掩膜35及抗蚀剂层30。由此，形成由镀层20构成的晶圆垫片部21、引线部22。
将形成有晶圆垫片部21、引线部22的导电性基板10，根据需要切成所希望的尺寸，从而可获得本发明的实施方式的半导体元件承载用基板50。
如上所述，通过进行上述各工序，制作本发明的实施方式的半导体元件承载用基板50。
[半导体装置的制造方法]
其次，根据图7来说明半导体装置100的制造方法之一例，使用通过上述制造方法制作成的半导体元件承载用基板50来制造半导体装置100。图7是表示本发明的实施方式的半导体装置的制造方法之一例的一系列工序图。
图7(a)是表示半导体元件承载工序之一例的图。在半导体元件承载工序中，在半导体元件承载用基板50的晶圆垫片部21上承载半导体元件60。此时，例如可以使用银膏体或粘着剂等将半导体元件60粘着固定在晶圆垫片部21上。
图7(b)是表示引线接合工序之一例的图。在引线接合工序中，通过引线接合，通过接合线70使半导体元件60的电极61及引线部22电连接，形成配线。
图7(c)是表示树脂密封工序之一例的图。在树脂密封工序中，由树脂80对半导体元件承载用基板50的承载有半导体元件60面整体进行密封。
图7(d)是表示导电性基板去除工序之一例的图。在导电性基板去除工序中，从树脂密封部分除去导电性基板10。作为导电性基板10的除去方法，使用溶解液对导电性基板10进行溶解除去。或，可以采用剥离除去的方法。
图7(e)是表示切割工序之一例的图。最后，切成规定尺寸的半导体装置100，完成半导体装置100。
[光半导体元件承载用基板及光半导体装置]
本发明并不限定于半导体装置，还可应用于光半导体装置。以下，参照图8、图9进行说明。
图8是表示本发明的实施方式的光半导体元件承载用基板之一例的剖面图。光半导体元件承载用基板51的结构与半导体元件承载用基板50并无不同。如图8所示，光半导体元件承载用基板51由导电性基板10、配置在导电性基板10的表面11上的光半导体元件承载用的晶圆垫片部21、及用于通过引线连接等与光半导体元件进行连接的引线部22构成。晶圆垫片部21与引线部22配对形成，以一对作为一组，配置有多组。导电性基板10是表面11上形成镀层20的基板，为了能够通过电镀形成镀层20，导电性基板10由具有导电性的材料构成。关于使用的导电性基板10的材质，只要具备导电性即可，对此并无特别限定，可以使用一般的金属材料，例如Cu或Cu合金等。晶圆垫片部21及引线部22是通过镀膜加工在导电性基板10的单侧面(表面11)上形成的镀层20。关于具有晶圆垫片部21及引线部22的本发明的实施方式的光半导体元件承载用基板51的特征，与半导体元件承载用基板50相同。
其次，参照图9来说明光半导体装置。图9是表示本发明的实施方式的光半导体装置101之一例的剖面图。
如图9所示，本发明的实施方式的光半导体装置101中，晶圆垫片部21上承载有光半导体元件62，光半导体元件62的电极63与引线部22通过接合线70等连接。另外，在晶圆垫片部21及引线部22之上形成有外部树脂81，其包围包含光半导体元件62及接合线70等的连接部在内的周边部。另外，在相对而置的晶圆垫片部21及引线部22之间的空间部分也同时充填外部树脂81。在被外部树脂81包围的光半导体元件62及电连接部周边，填充有透明树脂90。晶圆垫片部21及引线部22的上面23及侧面24被外部树脂81及透明树脂90覆盖，但底面25被露出。另外，图8中的导电性基板10在此已不存在。用外部树脂81及透明树脂90进行密封之后，除去导电性基板10。即，图8所示的光半导体元件承载用基板51，首先，以外部树脂81密封之后，在晶圆垫片部21上承载光半导体元件62，半导体元件62的电极63及引线部22通过接合线70的引线接合彼此连接。然后，对在外部树脂81具有开口且包括半导体元件62及接合线70等的连接部在内的周边部，由透明树脂90进行密封。树脂密封之后，通过除去导电性基板10，制作成如图9所示的光半导体装置101。除去导电性基板10之后被露出的晶圆垫片部21及引线部22的底面25，构成用于与外部设备进行焊接的外部端子。
光半导体装置101中，晶圆垫片部21与引线部22配对设置。光半导体装置101的形状较小，因此外部树脂81与晶圆垫片部21及引线部22的密接性较重要。本发明的实施方式的光半导体装置101的晶圆垫片部21及引线部22，由于在其上侧具有锥形，因此能够提高与外部树脂81的密接性。
另外，如图5中说明的那样，将引线部22换成引线部26，在晶圆垫片部21与引线部26的外形形状的各边形成凹凸，且，引线部26的侧面被分成上层部26a及下层部26b。下层部26b的侧面27b具有沿着垂直方向的直线部，上层部26a的侧面27a具有上部沿着引线部周缘扩展的锥形。与此同时，在其侧面27的一部分，上层部26a及下层部26b之分界(上层部26a的底面26d)处可具有水平部26e。在所述上层部26a的底面26d的一部分的具有水平部26e之处，能够形成在上述引线部26的下端部26b的底面形状的各边附加凹凸形状而成的凹部27c。通过形成所述凹部27c，能够在凹部27c的下面也充填外部树脂81，从而能够进一步提高与外部树脂81的密接性。由此，能够实现光半导体装置101的进一步小型化、薄型化。
[光半导体元件承载用基板的制造方法及光半导体装置的制造方法]
以下，关于光半导体元件承载用基板51的制造方法及光半导体装置101的制造方法进行说明。光半导体元件承载用基板51的制造方法与半导体元件承载用基板50的制造方法相同。在此，关于晶圆垫片部21及引线部22的镀层20的镀层种类，光半导体装置101的情况，为了对来自发光元件(光半导体元件)的光进行高效反射，在最外层配置反射率高的贵金属镀层。从光反射率的观点而言，最外层的镀层优选是Ag或Ag合金镀层。例如，在导电性基板10的表面上，可以形成依次叠层Au镀层、Pd镀层、Ni镀层、Au镀层、Ag镀层的5层镀层等。
关于光半导体装置101的制造方法，使用光半导体元件承载用基板51，以外部树脂81进行树脂密封。外部树脂81，以包围包括光半导体元件62及接合线70等的连接部在内的周边部的方式，被充填在晶圆垫片部21及引线部22之上。另外，在相对而置的晶圆垫片部21与引线部22两者之间的空间部分也同时充填外部树脂81。然后，在晶圆垫片部21上承载光半导体元件62，光半导体元件62的电极63及引线部22通过接合线70以引线接合方式彼此连接。其次，对设在外部树脂81有开口的规定中央区域的、包括光半导体元件62及接合线70等的连接部在内的周边部，用透明树脂90进行密封。树脂密封之后，除去导电性基板10。最后切成规定尺寸。由此制作成光半导体装置101。
【实施例】
以下，关于制作本发明的实施方式的半导体元件承载用基板50、51及半导体装置100、101的实施例进行说明。在此，为便于理解，关于与上述实施方式的结构要素对应的结构要素，采用与实施方式相同的参照符号。
[实施例1]
作为导电性基材10，将板厚为0.2mm的SUS板(SUS430)加工成宽度为140mm的长条状，其次，使用叠层辊在导电性基板10的表面粘贴厚度为0.015mm的感光性干膜抗蚀剂层(旭化成E-materials社制造ADH)。接下来，在其上，依次粘贴厚度为0.05mm的感光性干膜抗蚀剂层(旭化成E-materials社制造AQ)、厚度为0.025mm的感光性干膜抗蚀剂层(旭化成E-materials社制造ADH)。在背面，使用叠层辊粘贴厚度为0.040mm的感光性干膜抗蚀剂层(旭化成E-materials社制造AQ)。
然后，为了在表面侧形成半导体元件承载用的晶圆垫片部21及用于连接外部的引线部22的所希望的图案，以及在背面侧形成覆盖背面整体的图案，在干膜抗蚀剂层上罩上形成有图案的玻璃掩膜，并利用紫外光进行曝光。表面侧曝光时利用第1抗蚀剂层31、第3抗蚀剂层33可感光而第2抗蚀剂层32不感光的波长。因此，作为表面侧的第2抗蚀剂层32的厚度为0.05mm的干膜成为未曝光状态。背面侧曝光时利用背面的抗蚀剂层可感光的波长。
在此，引线部22及晶圆垫片部21的底面形状为矩形，角部为R形状(圆角形状)。
然后，使用碳酸钠溶液实施显影处理，溶解因紫外光照射被遮断而未感光的未硬化干膜抗蚀剂层。通过适当调整显影时间、显影液的吐出压力等，使第2抗蚀剂层32的锥角成为大致45°。然后，通过曝光对第2抗蚀剂层进行硬化处理。
接下来，在除去抗蚀剂层之后形成有开口部34的导电性基材10的露出部表面，进行电镀。为了形成晶圆垫片部21及引线部22，按照Au镀层大致0.02μm、第2Pd镀层0.02μm、Ni镀层40μm、Pd镀层0.05μm的顺序进行镀层。将镀层的厚度设定为第2抗蚀剂层32的2/3程度。
最后，使用氢氧化钠溶液剥离干膜抗蚀剂层30～33，在导电性基板10上形成晶圆垫片部21及引线部22。
然后，切成规定尺寸，获得本发明的实施例1的半导体元件承载用基板50。
接下来，在制作成的半导体元件承载用基板50上承载半导体元件60，并由接合线70连接半导体元件60及引线部22，用树脂80密封承载有半导体元件60的面。然后，从树脂密封部分剥离除去导电性基材10。最后，切成规定尺寸的半导体装置100，完成实施例1的半导体装置100。
[实施例2]
实施例2中，在实施例1的图案的基础上，在引线部26及晶圆垫片部21的矩形的各边附加之字形(或波形)的凹凸形状。另外，之字形的各顶点为R形状。凹部27c的长度为0.03mm。另外，在显影工序中，通过适宜调整显影时间、显影液的吐出压力等，在相当于凹部27c的上层部26a与下层部26b的分界(上层部26a的底面)，形成水平部。在此，显影时间比实施例1长。其他条件与实施例1相同。
图10是实施例2的半导体元件承载用基板51的引线部26的上面的扩大图，是引线部的侧面的局部扩大图。如图10所示，可看出在具有波形侧面的柱状下层部26b的上面上设有同样具有波形侧面的上层部26a，上层部26a的侧面向侧方及上方突出形成锥状。通过这种结构，上层部26a与树脂80的牵拉增强，从而能提高树脂80与引线部26的密接性，防止引线部26的脱落及剥离。
图11是表示实施例2的半导体元件承载用基板51的引线部26的背面扩大图，是引线部的背面侧的侧面局部扩大图。即，从导电性基板10上剥离引线部26之后，仅显示引线部26的背面的图。如图11所示，设在柱状的下层部26b的上面上(图11的下方)的上层部26a的底面26d包含下层部26b的上面，在波形凹部形成有平坦面(水平面)26e。通过将所述平坦面26e设在上端部26a的底面26d，树脂80的牵拉增强，从而可大幅提高树脂80与引线部26的密接性。另外，上层部26a的侧面27a也呈锥状，能够提高树脂80与引线部26的密接性。
[实施例3]
实施例3是制作光半导体元件承载用基板51的例。实施例3中，在实施例1的图案基础上，将用于光半导体装置101的晶圆垫片部21及引线部22设成配对形状。镀层20中，在实施例1的镀层的最表层追加Ag镀层1μm。其他与实施例1相同。
制作实施例3的光半导体装置101时，使用上述制作的光半导体元件承载用基板51，在晶圆垫片部21与引线部22的外侧的表面上形成外部树脂81，其包围包括光半导体元件62及接合线70等的连接部在内的周边部。另外，在相对而置的晶圆垫片部21与引线部22之间构成间隔的空间部分也同时形成外部树脂81。然后，在晶圆垫片部21上承载光半导体元件62，通过接合线70使光半导体元件62的电极63与引线部22引线接合而彼此连接。其次，在外部树脂81上形成开口的包括光半导体元件62及接合线70等的连接部在内的周边部(规定的中央区域)，由透明树脂90进行密封。树脂密封之后，除去导电性基板10。最后切成规定的尺寸。至此完成光半导体装置101。
[比较例1]
比较例1中，在抗蚀剂覆盖工序中，使用叠层辊在导电性基板的两面粘贴厚度为0.025mm的感光性干膜抗蚀剂层(旭化成E-materials社制造AQ-4096)，进行曝光显影。在镀层工序中，形成的镀层超出抗蚀剂层。其他条件与实施例1相同。
[比较例2]
比较例2中，在抗蚀剂覆盖工序中，在导电性基板的表面粘贴厚度为0.05mm的感光性干膜抗蚀剂层(旭化成E-materials社制造AQ-4096)。在背面，使用叠层辊粘贴厚度为0.025mm的感光性干膜抗蚀剂层(旭化成E-materials社制造AQ-4096)，曝光工序中利用散射紫外光进行曝光。然后进行显影。通过以散射紫外光进行曝光，抗蚀剂层成为半曝光状态，形成锥形的抗蚀剂层。在镀层工序中，在形成的锥形抗蚀掩膜的开口部进行镀膜，制作成逆梯形的引线部。其他条件与实施例1相同。
[评价]
对实施例1、实施例2、实施例3及比较例1、比较例2，按照以下方法进行了评价。
在半导体元件承载用基板中，对引线部的底面形状尺寸，分别测定20引线，并确认其偏差。
实施例1、比较例1落在设定值±0.003mm以内，结果良好，实施例2及实施例3落在设定値±0.004mm，也良好，而比较例2落在设定値±0.01mm，偏差较大。
另外，在半导体元件承载用基板的制作工序的抗蚀剂层剥离工序中，使用显微镜观察100枚基板，确认有无抗蚀剂层残留不良。其结果，实施例1及实施例2、实施例3、比较例2中未发生抗蚀剂层残留，但比较例1中发现一部分引线部有残留不良。
另外，使用所述半导体元件承载用基板承载半导体元件并进行树脂密封之后，在剥离导电性基板的去除工序中，观察有无引线部残留于导电性基板的不良。其结果，实施例1、实施例2、实施例3、比较例1、比较例2中未见在密封树脂与导电性基板之间有引线部残留于导电性基板的不良，结果良好。确认到实施例1、实施例2及实施例3中，也能够确保充分与密封树脂的密接性。
以上，详细说明了本发明之优选实施方式及实施例，但本发明并不限定于上述实施方式及实施例，只要不超出本发明的范围，可以对上述实施方式及实施例进行各种変形及置换。
本申请根据2016年2月25日向日本专利厅提交之专利申请2016-34913号请求优先权，并引用其全部内容。
符号说明
10—导电性基板，20—镀层，21—晶圆垫片部，22、26—引线部，22a、26a—上层部，22b、26b—下层部，23—上面，24、24a、24b、27、27a、27b—侧面，25—底面，26c—上层部的上面，26d—上层部的底面，26e—水平部，27c—凹部，31—第1抗蚀剂层，32—第2抗蚀剂层，33—第3抗蚀剂层，34—开口部，35—镀膜用抗蚀掩膜，50—半导体元件承载用基板，51—光半导体元件承载用基板，60—半导体元件，61、63—电极，62—光半导体元件，70—接合线，80—树脂，81—外部树脂，90—透明树脂，100—半导体装置，101—光半导体装置。

Claims (15)

1.一种半导体元件承载用基板，其特征在于，包括：
导电性基板，承载半导体元件之后能够除去所述导电性基板；
半导体元件承载区域，设在所述导电性基板的表面上；以及
引线部，由设在所述半导体元件承载区域周围的所述导电性基板的所述表面上的规定区域的镀层构成，
所述引线部包括：
下层部，其具有相对于所述导电性基板的所述表面大致垂直的侧面，而从所述表面向上方呈柱状延伸；以及
上层部，其具有位于所述下层部的上面上的底面，并具有从所述底面向上方及侧方呈锥状扩展的侧面，
所述引线部的所述下层部的所述侧面具有包含凹凸的平面形状，
所述引线部的所述上层部的所述底面具有包含所述下层部的上面的平面形状，并具有使覆盖所述凹凸的凹部的区域露出的平坦面。
2.根据权利要求1所述的半导体元件承载用基板，其特征在于，
所述引线部的所述上层部的所述侧面的锥角在30°～85°的范围。
3.根据权利要求1所述的半导体元件承载用基板，其特征在于，
所述引线部的所述上层部的上面及水平剖面具有与所述下层部的平面形状类似的平面形状。
4.根据权利要求1所述的半导体元件承载用基板，其特征在于，
在所述半导体元件承载区域设有由形状与所述引线部相同的镀层构成的晶圆垫片部。
5.根据权利要求1所述的半导体元件承载用基板，其特征在于，
在所述半导体元件承载区域的周围设有多个所述引线部。
6.根据权利要求1所述的半导体元件承载用基板，其特征在于，
以与所述半导体元件承载区域相应配对的方式，仅设有1个所述引线部。
7.一种半导体装置，其特征在于，包括：
半导体元件；
引线部，被设在所述半导体元件的周围的规定区域，且由具有形状不同的上层部及下层部的镀层构成；
连接单元，对所述半导体元件的电极及所述引线部的所述上层部的上面进行电连接；以及
树脂，以至少露出所述引线部的所述下层部的底面的方式，对所述半导体元件、所述引线部及所述连接单元进行密封，
所述引线部的所述下层部具有从所述底面向上方垂直延伸的侧面而呈柱状形状，
所述引线部的所述上层部，其具有位于所述下层部的上面上的底面，且具有侧面从所述底面向上方及侧方锥状扩展的锥形，
所述引线部的所述下层部的所述侧面具有包含波形凹凸的平面形状，
所述引线部的所述上层部的所述底面具有包含所述下层部的上面的平面形状，且具有使覆盖所述波形的凹部的区域露出的平坦面。
8.根据权利要求7所述的半导体装置，其特征在于，
所述引线部的所述上层部的所述锥形的锥角在30°～85°的范围。
9.根据权利要求7所述的半导体装置，其特征在于，
所述半导体元件被承载设置在由镀层构成的晶圆垫片部上，
所述晶圆垫片部具有与所述引线部相同的形状。
10.一种光半导体装置，其特征在于，包括：
晶圆垫片部，具有承载光半导体元件的区域；
引线部，与所述晶圆垫片部配对设置，且由具有形状不同的上层部及下层部的镀层构成；
光半导体元件，被承载在所述晶圆垫片部；
连接单元，对所述光半导体元件的电极及所述引线部的所述上层部的上面进行电连接；
透明树脂，对包含所述光半导体元件与所述连接单元的所述晶圆垫片部上、以及所述引线部上的规定的中央区域进行密封；以及
外部树脂，以露出所述晶圆垫片部及所述引线部的底面的方式，对所述晶圆垫片部及所述引线部的底面之外的所述晶圆垫片部与所述引线部之间的区域、所述晶圆垫片部及所述引线部的规定的外侧区域进行密封，
所述引线部的所述下层部具有从所述底面向上方垂直延伸的侧面而呈柱状形状，
所述引线部的所述上层部，其具有位于所述下层部的上面上的底面，且具有侧面从所述底面向上方及侧方锥状扩展的锥形，
所述引线部的所述下层部的所述侧面具有包含凹凸的平面形状，
所述引线部的所述上层部的所述底面具有包含所述下层部的上面的平面形状，且具有使覆盖所述凹凸的凹部的区域露出的平坦面。
11.根据权利要求10所述的光半导体装置，其特征在于，
所述引线部的所述上层部的所述锥形的锥角在30°～85°的范围。
12.一种半导体元件承载用基板的制造方法，其特征在于，包括：
依次在导电性基板的表面上覆盖具有第1感光波长的第1抗蚀剂而形成第1抗蚀剂层、在所述第1抗蚀剂层上覆盖具有第2感光波长的第2抗蚀剂而形成第2抗蚀剂层、在所述第2抗蚀剂层上覆盖所述第1抗蚀剂而形成第3抗蚀剂层的工序；
通过第1曝光，使所述第1抗蚀剂层及所述第3抗蚀剂层硬化，并在所述第2抗蚀剂层未硬化的状态下进行显影，从而将所述第2抗蚀剂层的上部削减至比所述第1抗蚀剂层及所述第3抗蚀剂层更为内侧处，以形成具有锥状形状的图案的工序；
通过第2曝光，使第2抗蚀剂层硬化的工序；
以由所述第1抗蚀剂层乃至所述第3抗蚀剂层构成的图案作为镀膜掩膜进行镀膜，形成由所述第1抗蚀剂层形成的部分为柱状形状、由所述第2抗蚀剂层形成的部分为锥形的镀层的工序；以及
除去所述镀膜掩膜的工序。
13.一种半导体装置的制造方法，其特征在于，包括：
在通过权利要求12所述的半导体元件承载用基板的制造方法制造成的半导体元件承载用基板的规定的半导体元件承载区域，承载半导体元件的工序；
由连接单元对所述半导体元件的电极及所述镀层的上面进行电连接的工序；以及
以仅露出所述镀层的底面及所述半导体元件的未设所述电极的面的方式，由树脂对所述半导体元件、所述镀层及所述连接单元进行密封的工序。
14.一种半导体装置的制造方法，其特征在于，
通过权利要求12所述的半导体元件承载用基板的制造方法制造成的半导体元件承载用基板的所述镀层是晶圆垫片部及引线部，
所述半导体装置的制造方法包括：
在所述晶圆垫片部承载半导体元件的工序；
由连接单元对所述半导体元件的电极及所述引线部的上面进行电连接的工序；以及
以仅使所述引线部及所述晶圆垫片部的底面露出的方式，由树脂对所述半导体元件、所述引线部及所述连接单元进行密封的工序。
15.一种光半导体装置的制造方法，其特征在于，
通过权利要求12所述的半导体元件承载用基板的制造方法制造成的半导体元件承载用基板的所述镀层是晶圆垫片部及引线部，
所述光半导体装置的制造方法包括：
在晶圆垫片部承载光半导体元件的工序；
由连接单元对所述光半导体元件的电极及所述引线部的上面进行电连接的工序；
以仅露出所述引线部及所述晶圆垫片部的底面的方式，由外部树脂对比设有所述光半导体元件及所述连接单元的规定的中央区域更为外侧的区域、以及所述引线部与所述晶圆垫片部之间的区域进行密封的工序；以及
由透明树脂对所述规定的中央区域进行密封的工序。
CN201780012202.XA 2016-02-25 2017-02-17 半导体元件承载用基板、半导体装置及光半导体装置及其制造方法 Active CN108701658B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2016-034913 2016-02-25
JP2016034913A JP6524533B2 (ja) 2016-02-25 2016-02-25 半導体素子搭載用基板、半導体装置及び光半導体装置、並びにそれらの製造方法
PCT/JP2017/005832 WO2017145923A1 (ja) 2016-02-25 2017-02-17 半導体素子搭載用基板、半導体装置及び光半導体装置、並びにそれらの製造方法

Publications (2)

Publication Number Publication Date
CN108701658A CN108701658A (zh) 2018-10-23
CN108701658B true CN108701658B (zh) 2021-07-27

Family

ID=59686215

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201780012202.XA Active CN108701658B (zh) 2016-02-25 2017-02-17 半导体元件承载用基板、半导体装置及光半导体装置及其制造方法

Country Status (5)

Country Link
JP (1) JP6524533B2 (zh)
CN (1) CN108701658B (zh)
MY (1) MY188860A (zh)
TW (1) TWI636541B (zh)
WO (1) WO2017145923A1 (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6581641B2 (ja) * 2017-11-17 2019-09-25 株式会社東芝 半導体装置の製造方法
JP7144157B2 (ja) 2018-03-08 2022-09-29 エイブリック株式会社 半導体装置およびその製造方法
US10906304B2 (en) 2018-06-29 2021-02-02 Canon Kabushiki Kaisha Semiconductor element, recording element substrate, and liquid discharge head
JP7365871B2 (ja) 2019-11-26 2023-10-20 エイブリック株式会社 半導体装置とその製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002009196A (ja) * 2000-06-20 2002-01-11 Kyushu Hitachi Maxell Ltd 半導体装置の製造方法
CN102324412A (zh) * 2011-09-13 2012-01-18 江苏长电科技股份有限公司 无基岛预填塑封料先镀后刻引线框结构及其生产方法
CN103137570A (zh) * 2011-11-29 2013-06-05 先进封装技术私人有限公司 基板结构、半导体封装元件及基板结构的制造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6188130B1 (en) * 1999-06-14 2001-02-13 Advanced Technology Interconnect Incorporated Exposed heat spreader with seal ring
JP2001274290A (ja) * 2000-03-28 2001-10-05 Sanyo Electric Co Ltd 回路装置
JP4052915B2 (ja) * 2002-09-26 2008-02-27 三洋電機株式会社 回路装置の製造方法
JP4508064B2 (ja) * 2005-09-30 2010-07-21 住友金属鉱山株式会社 半導体装置用配線基板の製造方法
TWI387080B (zh) * 2007-04-13 2013-02-21 Chipmos Technologies Inc 四方扁平無引腳之半導體封裝結構及封裝方法
KR101088910B1 (ko) * 2008-05-29 2011-12-07 삼성엘이디 주식회사 Ｌｅｄ 패키지 및 그 제조방법
JP4811520B2 (ja) * 2009-02-20 2011-11-09 住友金属鉱山株式会社 半導体装置用基板の製造方法、半導体装置の製造方法、半導体装置用基板及び半導体装置
JP5544583B2 (ja) * 2009-10-16 2014-07-09 アピックヤマダ株式会社 リードフレーム、電子部品用基板及び電子部品
JP5500130B2 (ja) * 2011-07-20 2014-05-21 大日本印刷株式会社 樹脂封止型半導体装置および半導体装置用回路部材
JP2014522130A (ja) * 2011-08-11 2014-08-28 エオプレックス リミテッド 複数材料の印刷により形成されたパッケージ構成要素を伴うリードキャリア
US9324584B2 (en) * 2012-12-14 2016-04-26 Stats Chippac Ltd. Integrated circuit packaging system with transferable trace lead frame

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002009196A (ja) * 2000-06-20 2002-01-11 Kyushu Hitachi Maxell Ltd 半導体装置の製造方法
CN102324412A (zh) * 2011-09-13 2012-01-18 江苏长电科技股份有限公司 无基岛预填塑封料先镀后刻引线框结构及其生产方法
CN103137570A (zh) * 2011-11-29 2013-06-05 先进封装技术私人有限公司 基板结构、半导体封装元件及基板结构的制造方法

Also Published As

Publication number Publication date
WO2017145923A1 (ja) 2017-08-31
MY188860A (en) 2022-01-10
JP6524533B2 (ja) 2019-06-05
TW201742218A (zh) 2017-12-01
TWI636541B (zh) 2018-09-21
CN108701658A (zh) 2018-10-23
JP2017152588A (ja) 2017-08-31

Similar Documents

Publication Publication Date Title
US8637892B2 (en) LED package and method for manufacturing same
CN108701658B (zh) 半导体元件承载用基板、半导体装置及光半导体装置及其制造方法
JP6838104B2 (ja) 半導体装置用基板および半導体装置
JP2017212290A (ja) 光半導体装置用リードフレーム、樹脂付きリードフレーム及び光半導体装置、並びにそれらの製造方法
CN108074903B (zh) 引线框架和电子元件装置
JP2011108818A (ja) リードフレームの製造方法および半導体装置の製造方法
JP2017163106A (ja) リードフレーム集合基板及び半導体装置集合体
JP6676854B2 (ja) リードフレーム、並びにリードフレーム及び半導体装置の製造方法
JP2008103550A (ja) 半導体装置
JP6610927B2 (ja) 光半導体装置及びその製造方法と、光半導体素子搭載用基板の製造方法
JP6327427B1 (ja) 半導体素子搭載用基板及び半導体装置、並びに半導体素子搭載用基板の製造方法
JP6524526B2 (ja) 半導体素子実装用基板及び半導体装置、並びにそれらの製造方法
CN107658286B (zh) 半导体元件安装用基板、半导体装置及它们的制造方法
JP2017208516A (ja) 多列型半導体装置用配線部材及びその製造方法
JP6476494B2 (ja) リードフレーム及び半導体装置、並びにそれらの製造方法
JP6615654B2 (ja) 半導体素子搭載用基板、半導体装置、半導体素子搭載用基板の製造方法、及び半導体装置の製造方法
JP6901201B2 (ja) 半導体素子搭載用基板及びその製造方法
JP6489615B2 (ja) 半導体素子搭載用基板、半導体装置及びそれらの製造方法
JP2017162946A (ja) リードフレーム集合基板及び半導体装置集合体
JP6641807B2 (ja) 光半導体装置及びその製造方法
JP6476492B2 (ja) リードフレーム集合基板及び半導体装置集合体、並びにリードフレーム集合基板及び半導体装置の製造方法
JP6460407B2 (ja) 半導体素子搭載用基板、半導体装置及びそれらの製造方法
JP2020080396A (ja) リードフレームおよびその製造方法、ならびに半導体装置およびその製造方法
JP5943386B2 (ja) リードフレーム及びその製造方法
JP2017168510A (ja) 半導体素子搭載用基板、半導体装置、半導体素子搭載用基板の製造方法、及び半導体装置の製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20231122

Address after: The road development processing zone Kaohsiung city Taiwan China No. 24

Patentee after: CHANG WAH TECHNOLOGY Co.,Ltd.

Address before: Kagoshima County, Japan

Patentee before: Oguchi Electric Materials Co.,Ltd.