TWI741021B - 導線架及電子組件裝置 - Google Patents

導線架及電子組件裝置 Download PDF

Info

Publication number
TWI741021B
TWI741021B TW106129739A TW106129739A TWI741021B TW I741021 B TWI741021 B TW I741021B TW 106129739 A TW106129739 A TW 106129739A TW 106129739 A TW106129739 A TW 106129739A TW I741021 B TWI741021 B TW I741021B
Authority
TW
Taiwan
Prior art keywords
electronic component
plating layer
lead frame
metal plating
terminal
Prior art date
Application number
TW106129739A
Other languages
English (en)
Other versions
TW201813034A (zh
Inventor
林真太郎
Original Assignee
日商新光電氣工業股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商新光電氣工業股份有限公司 filed Critical 日商新光電氣工業股份有限公司
Publication of TW201813034A publication Critical patent/TW201813034A/zh
Application granted granted Critical
Publication of TWI741021B publication Critical patent/TWI741021B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • H01L23/49582—Metallic layers on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4828—Etching
    • H01L21/4832—Etching a temporary substrate after encapsulation process to form leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/142—Metallic substrates having insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/4952—Additional leads the additional leads being a bump or a wire
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/49105—Connecting at different heights
    • H01L2224/49109—Connecting at different heights outside the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

本發明係關於一種電子組件裝置，其包括：一導線架(1、1a、1b、1c)，該導線架包括一終端部分(14)，該終端部分(14)包括一柱狀電極(14a)及一金屬鍍層(42)，其中該金屬鍍層(42)形成於該電極之下表面(S1)及該電極之一側表面之一部分上；一電子組件(50)，該電子組件安裝於待電連接至該終端部分(14)之該導線架上；及一密封性樹脂(60)，該密封性樹脂密封該導線架及該電子組件，其中該電極(14a)之該側表面的另一部分嵌入於該密封性樹脂(60)中且該金屬鍍層(42)自該密封性樹脂(60)暴露。

Description

導線架及電子組件裝置
本申請案主張於2016年8月31日申請之日本專利申請案第2016-168847號之優先權，該申請案之全部內容以引用的方式併入本文中。本發明係關於導線架及電子組件裝置。
在背景技術中，存在用於安裝諸如半導體晶片之電子組件的導線架。在此導線架中，經由電線將安裝於晶粒墊上之半導體晶片連接至周圍導線，並且藉由密封性樹脂密封該半導體晶片及該等電線(參見，例如JP-A-2011-29335)。
如將在關於稍後描述之初步問題的段落中所描述，用於使用導線架之電子組件裝置之製造方法包括將銅板自其下表面側進行濕式蝕刻從而個別地分離出晶粒墊部分及複數個終端部分(參見圖3B及圖3C)。
在此場合下，銅板之蝕刻量相對較大。因此，用於蝕刻之處理時間變得較長以使得存在生產效能可能不佳的問題。
另外，在終端部分相鄰者之間的間距變窄時從而減小該終端部分之下表面中的每一者的面積，因此終端部分與焊料之間的接觸面積變得更小。因此，無法滿意地獲得電子組件裝置與安裝板之間的連接強度。
根據本發明之一或多個態樣，提供一種導線架。該導線架包含：終端部分，其包含柱狀電極及金屬鍍層，其中金屬鍍層形成於電極之下表面及電極之側表面之一部分上。
根據本發明之一或多個態樣，提供一種電子組件裝置。
該電子組件裝置包含：導線架，其包含終端部分，該終端部分包含柱狀電極及金屬鍍層，其中該金屬鍍層形成於電極之下表面及電極之側表面之一部分上；電子組件，其安裝於待電連接至終端部分之導線架上；及密封性樹脂，其密封導線架及電子組件，其中電極之側表面的另一部分嵌入於密封性樹脂中且金屬鍍層自密封性樹脂暴露。
1‧‧‧導線架
1a‧‧‧導線架
1b‧‧‧導線架
1c‧‧‧導線架
2‧‧‧電子組件裝置
2a‧‧‧電子組件裝置
2b‧‧‧電子組件裝置
2c‧‧‧電子組件裝置
10‧‧‧金屬板
12‧‧‧晶粒墊部分
13‧‧‧共同終端部分
14‧‧‧終端部分
14a‧‧‧電極
14x‧‧‧終端部分
16‧‧‧耦接部分
16a‧‧‧蝕刻表面
21‧‧‧第一抗蝕劑層
21a‧‧‧開口部分
22‧‧‧第二抗蝕劑層
22a‧‧‧開口部分
31‧‧‧第一抗電鍍層
31a‧‧‧開口部分
32‧‧‧第二抗電鍍層
32a‧‧‧開口部分
40‧‧‧第一金屬鍍層
40a‧‧‧連接電極
42‧‧‧第二金屬鍍層
42a‧‧‧下表面塗佈部分
42b‧‧‧側表面塗佈部分
50‧‧‧半導體晶片
52‧‧‧連接終端
54‧‧‧黏附劑(接合部分)
60‧‧‧密封性樹脂
70‧‧‧安裝板
72‧‧‧連接電極
74‧‧‧焊料
100‧‧‧銅板
110‧‧‧第一抗蝕劑層
110a‧‧‧開口部分
120‧‧‧晶粒墊部分
130‧‧‧第二抗蝕劑層
140‧‧‧終端部分
160‧‧‧第一抗電鍍層
160a‧‧‧開口部分
180‧‧‧第二抗電鍍層
180a‧‧‧開口部分
200‧‧‧第一金屬鍍層
220‧‧‧第二金屬鍍層
300‧‧‧半導體晶片
400‧‧‧密封性樹脂
500‧‧‧電子組件裝置
A‧‧‧晶粒墊形成區域
B‧‧‧終端形成區域
C‧‧‧凹槽
C1‧‧‧第一凹槽
C2‧‧‧第二凹槽
C3‧‧‧第三凹槽
CL‧‧‧間隙
E1‧‧‧突出部分
E2‧‧‧突出部分
I-I‧‧‧線
P‧‧‧突出部
S1‧‧‧下表面
S2‧‧‧側表面下部部分
W‧‧‧電線
圖1A至圖1C為展示根據初步問題的用於使用導線架之電子組件裝置之製造方法的剖面圖(部分1)；圖2A至圖2C為展示根據初步問題的用於使用導線架之電子組件裝置之製造方法的剖面圖(部分2)；圖3A至圖3C為展示根據初步問題的用於使用導線架之電子組件裝置之製造方法的剖面圖(部分3)；圖4A及圖4B為展示用於根據第一具體例之導線架之製造方法的剖面圖(部分1)；圖5A及圖5B為展示用於根據第一具體例之導線架之製造方 法的剖面圖及平面圖(部分2)；圖6A及圖6B為展示用於根據第一具體例之導線架之製造方法的剖面圖(部分3)；圖7A及圖7B為展示用於根據第一具體例之導線架之製造方法的剖面圖及平面圖(部分4)；圖8A及圖8B為展示用於根據第一具體例之導線架之製造方法的剖面圖(部分5)；圖9為展示用於根據第一具體例之導線架之製造方法的剖面圖(部分6)；圖10A及圖10B為展示根據第一具體例之導線架的剖面圖；圖11A及圖11B為展示用於根據第一具體例之電子組件裝置之製造方法的剖面圖及部分平面圖(部分1)；圖12A及圖12B為展示用於根據第一具體例之電子組件裝置之製造方法的剖面圖(部分2)；圖13為展示用於根據第一具體例之電子組件裝置之製造方法的剖面圖(部分3)；圖14A及圖14B為展示根據第一具體例之電子組件裝置的剖面圖；圖15A為展示圖14A及圖14B中之電子組件裝置之終端部分經由焊料連接至安裝板的狀態的剖面圖；圖15B展示一比較例；圖16A及圖16B為展示用於根據第二具體例之導線架之製造方法的剖面圖及平面圖(部分1)；圖17A及圖17B為展示用於根據第二具體例之導線架之製造 方法的剖面圖及平面圖(部分2)；圖18為展示用於根據第二具體例之導線架之製造方法的剖面圖(部分3)；圖19為展示用於根據第二具體例之電子組件裝置之製造方法的剖面圖；圖20為展示根據第二具體例之電子組件裝置的剖面圖；圖21為展示根據第三具體例之導線架的剖面圖；圖22為展示用於根據第三具體例之電子組件裝置之製造方法的剖面圖；圖23為展示根據第三具體例之電子組件裝置的剖面圖；圖24為展示根據第四具體例之導線架的剖面圖；及圖25為展示根據第四具體例之電子組件裝置的剖面圖。
下文將參考隨附圖式描述具體例。
將在描述具體例之前說明具體例下的初步問題。
圖1A至圖1C及圖2A至圖2C為用於根據初步問題解釋導線架之視圖。初步問題之描述係有關本創作人之個人研究細節，該細節含有技術而不是已知技術。
在根據初步問題之用於導線架的製造方法中，如圖1A中所展示，首先，準備銅板100。將晶粒墊形成區域A及包圍晶粒墊形成區域A之終端形成區域B界定於銅板100中。
接著，如圖1B中所展示，在銅板100之上表面上形成具備開口部分110a之第一抗蝕劑層110。另外，遍及銅板100之下表面形成第二抗蝕劑層130從而保護該下表面。
將銅板100之晶粒墊形成區域A安置於第一抗蝕劑層110之開口部分110a內。在銅板100之終端形成區域B之每一者中，將第一抗蝕劑層110之圖案如同島狀物一樣安置於其中將安置終端部分的部分上。
相繼，如圖1C中所展示，經由第一抗蝕劑層110之開口部分110a濕式蝕刻銅板100至其厚度之中部從而形成凹槽C。舉例而言，當銅板100之厚度約為120μm時，凹槽C之深度設定在約90μm。
隨後，如圖2A中所展示，移除第一抗蝕劑層110及第二抗蝕劑層130。
在銅板100之表面側上形成凹槽C。因此，將凹槽C切割成將晶粒墊部分120連接至安置於晶粒墊部分120周圍之終端部分140的狀態。
接著，如圖2B中所展示，在銅板100上形成終端部分140之上表面處提供之具有開口部分160a的第一抗電鍍層160。另外，在銅板100之下側上形成將充當終端部分140之下表面的部分處提供之具有開口部分180a的第二抗電鍍層180。
亦如圖2B中所展示，藉由使用銅板100作為電鍍之功率饋入路徑來電解電鍍，將第一金屬鍍層200形成於第一抗電鍍層160之開口部分160a內。此外，以相同方式將第二金屬鍍層220形成於第二抗電鍍層180之開口部分180a內。
隨後，如圖2C中所展示，將第一抗電鍍層160及第二抗電鍍層180移除。
接著，如圖3A中所展示，以面對的方式將半導體晶 片300安裝於銅板100之晶粒墊部分120上。另外，經由電線W將半導體晶片300之連接終端連接至銅板100之終端部分140的上表面上之第一金屬鍍層200。
相繼，如圖3B中所展示，形成密封性樹脂400以密封銅板100、半導體晶片300、終端部分140及電線W。
隨後，如圖3C中所展示，使用銅板100之下表面上的第二金屬鍍層220作為遮罩，將銅板100自其下表面進行濕式蝕刻。執行蝕刻直到自其下表面蝕刻之銅板100的蝕刻表面與銅板100之凹槽C連通。
因此，將銅板100開孔及圖案化使得可個別地分離晶粒墊部分120及包圍晶粒墊部分120之終端部分140。終端部分140形成因此具備其上表面上之第一金屬鍍層200及其下表面上之第二金屬鍍層220。形成充當接觸層之鎳層/鈀層/金層作為第一金屬鍍層200及第二金屬鍍層220中之每一者。
在前述方式中，將半導體晶片300安裝於晶粒墊部分120上並且經由電線W電連接至終端部分140。因此，建構電子組件裝置500。
當如上文所描述，銅板100之厚度為120μm及凹槽C之深度為90μm時，圖3C之步驟中的銅板100之蝕刻量為30μm。因此，圖3C之步驟中的銅板100自其下表面的蝕刻量相對較大。因此，用於該蝕刻之處理時間較長使得存在生產效能可能不佳的問題。
當將凹槽C製得更深時，可減小圖3C之步驟中的銅板100自其下表面之蝕刻量。然而，當終端部分140之相鄰者之間 的距離較窄時，相鄰終端部分140之間的凹槽變得過寬而不能確保終端部分140之上表面中之每一者中的足夠面積。
另外，當藉由焊料將電子組件裝置500之終端部分140中之每一者連接至安裝板時，焊料僅形成於終端部分140之下部側上的第二金屬鍍層220上。此係因為銅氧化物暴露於終端部分140之側表面中，所以無法在其中獲得焊料的可濕性。
特別在終端部分140之相鄰者之間的間距變窄從而減小終端部分140的下表面中之每一者的面積時，因此第二金屬鍍層220與焊料之間的接觸面積變得更小。因此，無法滿意地獲得電子組件裝置500與安裝板之間的連接強度。
前述問題可藉由根據下文將描述之具體例的導線架中之任一者來解決。
(第一具體例)
圖4A及圖4B、圖5A及圖5B、圖6A及圖6B、圖7A及圖7B、圖8A及圖8B及圖9為用於解釋用於根據第一具體例之導線架之製造方法的視圖。圖10為展示根據第一具體例之導線架的視圖。圖11A及圖11B、圖12A及圖12B、圖13、圖14及圖15A及圖15B係用於解釋根據第一具體例之電子組件裝置的視圖。
下文將描述導線架之結構及電子組件裝置之結構同時描述用於導線架及電子組件裝置之製造方法。
在用於根據第一具體例之導線架的製造方法中，如圖4A中所展示，首先準備金屬板10。
作為金屬板10之較佳實施例，可使用由銅合金製成 之銅板。替代地，只要42合金(42%鎳(Ni)-鐵(Fe))等可用作導線架，則其可用作各種金屬板。舉例而言，金屬板10之厚度為約120μm。
將晶粒墊形成區域A及包圍晶粒墊形成區域A之終端形成區域B界定於金屬板10中。自其可獲得導線架之一個金屬板10含有提供於晶格圖案中之複數個產品區域。晶粒墊形成區域A及終端形成區域B係提供於產品區域中之每一者中。
接著，如圖4B中所展示，第一抗蝕劑層21形成於金屬板10之上表面上且第二抗蝕劑層22形成於金屬板10之下表面上。將乾燥薄膜抗蝕劑或液體抗蝕劑用作第一抗蝕劑層21及第二抗蝕劑層22中之每一者。
另外，金屬板10之上表面上的第一抗蝕劑層21暴露於光下並且基於微影顯影。因此，如圖5A中所展示，第一抗蝕劑層21經圖案化使得可形成開口部分21a。
圖5B為圖5A之部分縮小平面圖。圖5A之剖面圖對應於沿圖5B之平面圖之線I-I截取的剖面。相同規則亦適用於其他圖式。
另外參看圖5B之部分縮小平面圖。第一抗蝕劑層21經圖案化如同島狀物一樣安置於金屬板10之終端形成區域B之部分中，該等部分將分別充當終端部分。將金屬板10之晶粒墊形成區域A共同地暴露於第一抗蝕劑層21之開口部分21a中。
另外，以相同方式，將金屬板10之下表面上的第二抗蝕劑層22暴露於光下並且基於微影顯影。因此，如圖5A中所展示，第二抗蝕劑層22經圖案化使得可形成開口部分22a。
將第二抗蝕劑層22之圖案共同地安置於金屬板10之 晶粒墊形成區域A中並且如同島狀物一樣安置於終端形成區域B之部分中，該等部分將分別充當終端部分。
在終端形成區域B中之每一者中，第一抗蝕劑層21之圖案及第二抗蝕劑層22之圖案係安置於分別對應於彼此的位置中。
相繼，如圖6A中所展示，經由金屬板10之相對表面側上之第一抗蝕劑層21之開口部分21a及第二抗蝕劑層22之開口部分22a將金屬板10自相對側濕式蝕刻至其厚度的中部。
當銅板係用作金屬板10時，氯化鐵溶液、氯化銅溶液或類似者可用作水性蝕刻劑。噴霧蝕刻裝置係較佳地用作蝕刻裝置。
在此場合下，金屬板10必須自其上表面蝕刻之深度經設定為大於金屬板10必須自其下表面蝕刻之深度。為執行此類蝕刻，如圖6B之示意圖中所展示，將第一抗蝕劑層21之集體開口部分21a安置於金屬板10之上表面側上的蝕刻區域中。另一方面，第二抗蝕劑層22經圖案化如同島狀物或網狀物一樣安置於金屬板10之下表面側上的蝕刻區域中，以使得可減小孔徑比。圖6B為圖6A中所展示之金屬板10的部分放大視圖。
因此，在金屬板10之上表面側上，增加蝕刻劑之供應使得可增大蝕刻速率。另一方面，在金屬板10之下表面側上，減少蝕刻劑之供應使得可減小蝕刻速率。
替代地，當藉由噴霧蝕刻裝置蝕刻金屬板10之相對表面時，可調節諸如待供應至金屬板10之上表面及下表面之水性蝕刻劑的壓力之條件使得金屬板10之上表面側上之蝕刻速率可變 得較高。
圖7A展示已自圖6A中所展示之金屬板10移除第一抗蝕劑層21及第二抗蝕劑層22之狀態。
如圖7A中所展示，在金屬板10之上表面中之晶粒墊形成區域A中，將金屬板10自其上表面蝕刻至其厚度的中部使得可形成第一凹槽C1。另外，由於晶粒墊形成區域A中之金屬板10之下表面係由圖6A中所展示之前述第二抗蝕劑層22保護，所以不蝕刻晶粒墊形成區域A中之金屬板10的下表面但保持在後方。
因此，由第一凹槽C1之底板製成之晶粒墊部分12形成於金屬板10中。
另外，在金屬板10之上表面中的終端形成區域B中之每一者中，將金屬板10自其上表面蝕刻至其厚度之中部使得可形成第二凹槽C2。
此外，在金屬板10之下表面中的終端形成區域B中，將金屬板10自其下表面蝕刻至其厚度之中部使得可形成第三凹槽C3。另外參看圖7B之部分縮小平面圖。在平面圖中，第二凹槽C2及第三凹槽C3經對應地安置於彼此重疊的區域中。
以此方式，藉由第一凹槽C1、第二凹槽C2及第三凹槽C3將金屬板10之相對表面圖案化。形成晶粒墊部分12及電極14a之圖案中之每一者。在圖7B之實施例中，電極14a如同環狀柱一樣形成於金屬板10之相對表面上。
電極14a中之每一者具備突出部分E1及突出部分E2。突出部分E1自金屬板10之耦接部分16的上表面向上突出。突出部分E2自金屬板10之耦接部分16的下表面向下突出。
替代地，可形成導線佈線部分，其中導出佈線耦接到電極14a。
另外，藉助於實施例，在平面圖中晶粒墊部分12形成為矩形。
另外，於上表面側上之第一凹槽C1及第二凹槽C2與下表面側上之第三凹槽C3之間，金屬板10的其餘薄板部分充當耦接部分16。
晶粒墊部分12藉由耦接部分16耦接到電極14a。另外，複數個電極14a藉由耦接部分16而彼此耦接。
如上文所描述，形成柱狀電極14a，該等柱狀電極中之每一者具有提供於金屬板10之上表面上的突出部分E1及提供於金屬板10之下表面上的突出部分E2。晶粒墊部分12與複數個電極14a藉由耦接部分16而彼此耦接。
舉例而言，當金屬板10之厚度為120μm時，上表面側上之第一凹槽C1及第二凹槽C2中之每一者的深度D1經設定在約90μm，且下表面側上之第三凹槽C3的深度D2經設定在約10μm至20μm。
因此，在具體例中，第一凹槽C1及第二凹槽C2自金屬板10之上表面形成，且第三凹槽C3提前自金屬板10的下表面形成。因此，如稍後將描述，當由金屬板10之薄板部分製成之耦接部分16經蝕刻以便個別地分離電極14a時的蝕刻量比根據初步問題的結構中之彼蝕刻量可減小得更多。
金屬板10之下表面中的第三凹槽C3與金屬板10之上表面中的第一凹槽C1及第二凹槽C2同時形成。因此，第三凹槽 C3之形成不會造成步驟之數量的任何增加。
接著，如圖8A中所展示，第一抗電鍍層31形成於圖7A中所展示之結構本體的上表面上，及第二抗電鍍層32形成於該結構本體之下表面上。作為用於第一抗電鍍層31及第二抗電鍍層32的形成方法，將其中已形成第一至第三凹槽C1至C3之金屬板10浸沒於液體抗蝕劑中使得抗蝕劑可沉積於金屬板10的相對表面中之每一者上。
替代地，第一抗電鍍層31及第二抗電鍍層32中之每一者可藉由電沉積抗蝕劑形成。
另外，如圖8B中所展示，金屬板10之上表面上的第一抗電鍍層31暴露於光下並且基於微影顯影。因此，第一抗電鍍層31經圖案化使得可形成開口部分31a。第一抗電鍍層31之開口部分31a安置於電極14a之上表面上以暴露電極14a之上表面。
相繼，將金屬板10之下表面上之第二抗電鍍層32暴露於光下並且基於微影顯影。因此，第二抗電鍍層32經圖案化使得可形成開口部分32a。
第二抗電鍍層32之開口部分32a經安置以暴露電極14a之下表面S1及側表面下部部分S2及晶粒墊部分12之下表面及側表面。
接著，如圖9中所展示，將金屬板10用作用於電鍍之功率饋入路徑來執行電解電鍍。在金屬板10中，晶粒墊部分12及電極14a已經形成。因此第一金屬鍍層40形成於第一抗電鍍層31之開口部分31a內的電極14a之上表面上。
另外，第二金屬鍍層42形成於自第二抗電鍍層32之 開口部分32a暴露之電極14a之下表面S1及側表面下部部分S2及晶粒墊部分12之下表面及側表面上。以此方式，第二金屬鍍層42經形成以自電極14a之下端延伸至電極14a之側表面。
因此，終端部分14中之每一者藉由電極14a、形成於電極14a之上表面上的第一金屬鍍層40及形成於電極14a之下表面S1及側表面下部部分S2上的第二金屬鍍層42組態。
因此，在具體例中，將金屬板10不僅自其上表面側並且自其下表面進行蝕刻以便在金屬板10中形成電極14a。因此，第二金屬鍍層42可形成於電極14a之側表面下部部分S2上。
作為第一金屬鍍層40及第二金屬鍍層42中之每一者的較佳實施例，可使用自電極14a側依次包括鎳(Ni)層/鈀(Pd)層/金(Au)層之多層薄膜。舉例而言，Ni層為1.0μm厚，Pd層為0.05μm厚，及Au層為0.01μm至0.02μm厚。金層可為金(Au)銀(Ag)合金層。
替代地，可使用自電極14a側依次包括鎳(Ni)層/金(Au)層之多層薄膜。
另外，銀(Ag)鍍層或錫(Sn)鍍層可用作第一金屬鍍層40及第二金屬鍍層42中之每一者。
因此，形成第一金屬鍍層40及第二金屬鍍層42以含有諸如金或銀之貴金屬。
隨後，如圖10中所展示，將第一抗電鍍層31及第二抗電鍍層32自圖9中所展示之結構本體移除。
在前述方式中，可獲得根據第一具體例之每一導線架1。
如圖10中所展示，根據第一具體例之導線架1包括晶粒墊部分12及安置於晶粒墊部分12周圍之終端部分14。
在導線架1中，第一凹槽C1及第二凹槽C2形成於金屬板10之上表面側上，而第三凹槽C3形成於金屬板10之下表面側上。將第三凹槽C3安置於對應於第二凹槽C2之位置中。另外，形成第一凹槽C1、第二凹槽C2及第三凹槽C3以延伸至金屬板10之厚度的中部。
晶粒墊部分12由金屬板10之第一凹槽C1的底板製成。第一凹槽C1之底板為金屬板10之剩餘部分，該金屬板已自其上表面側經蝕刻至其厚度之中部。晶粒墊部分12經提供以自金屬板10之耦接部分16的下表面向下突出。
終端部分14中之每一者具備由金屬板10製成之電極14a。終端部分14之電極14a由第一凹槽C1、第二凹槽C2及第三凹槽C3形成。第一凹槽C1及第二凹槽C2形成於金屬板10之上表面側上。第三凹槽C3形成於金屬板10之下表面側上。
電極14a經提供以自金屬板10之上表面及下表面突出。電極14a具有提供於金屬板10之上表面上的突出部分E1及提供於金屬板10之下表面上的突出部分E2。另外，當將下表面側上之一個突出部分E2對應地提供至上表面側上之一個突出部分E1時，提供一個電極14a。
作為一實施例，形成電極14a以類似於柱而突出。柱之實施例包括環形柱及方形柱。
另外，電極14a可突出地形成為截圓錐(truncated cone)，其中前端之直徑小於底座部分之直徑(金屬板10側直徑)。
另外，突出電極14a之側表面可形成為弧形形狀。在此情況下，電極14a之側表面形成為以類似於柱而突出之電極14a之軸線方向彎曲之弧形形狀。
以此方式，提供一個終端部分14，該終端部分類似於柱而自金屬板10之上表面及下表面突出。
第一凹槽C1與第三凹槽C3之間及第二凹槽C2與第三凹槽C3之間的金屬板10之其餘薄板部分充當耦接部分16。
藉由耦接部分16將晶粒墊部分12連接且耦接至終端部分14之電極14a。另外，藉由耦接部分16將終端部分14之電極14a彼此連接且耦接。
藉由耦接部分16將安置於最外區域中之終端部分14之電極14a連接至外部架(未展示)以便藉由外部架支撐。
終端部分14之電極14a之上部部分的側表面、耦接部分16之上表面及晶粒墊部分12之上表面自第一金屬鍍層40暴露。
另外，如圖10B中之部分放大剖面圖中所展示，第一金屬鍍層40形成於終端部分14之電極14a的上表面上。另外，第二金屬鍍層42形成於終端部分14之電極14a之下表面S1及側表面下部部分S2上。
第二金屬鍍層42具有下表面塗佈部分42a(藉由其塗佈電極14a之下表面S1)，及側表面塗佈部分42b(藉由其塗佈電極14a之側表面下部部分S2)。第二金屬鍍層42經形成以在終端部分14間分離。
因此，第二金屬鍍層42經形成以自電極14a之下端延伸至電極14a之側表面。
另外，將耦接部分16耦接至晶粒墊部分12之側表面上部部分，並且晶粒墊部分12之側表面下部部分經安置以自耦接部分16向下延伸。另外，第二金屬鍍層42形成於晶粒墊部分12之下表面及側表面上。形成第二金屬鍍層42以分離於晶粒墊部分12與終端部分14之間。
如稍後將描述，將耦接部分16自其待開孔之下表面側進行濕式蝕刻。因此，晶粒墊部分12與終端部分14分離，且終端部分14彼此分離。
在具體例中，第一凹槽C1及第二凹槽C2形成於金屬板10之上表面中，且同時第三凹槽C3亦提前形成於金屬板10之下表面中。因此，耦接部分16之厚度減小。
舉例而言，根據初步問題中所描述之方法，當金屬板10之厚度為120μm時，銅板100之耦接部分的厚度為30μm。
另一方面，在具體例中，將金屬板10自其上表面側蝕刻至90μm的深度且自其下表面側蝕刻至10μm至20μm的深度。因此，金屬板10之耦接部分16為10μm至20μm(120μm一(90μm+(10μm至20μm)))厚。因此，可減小耦接部分16之蝕刻量。
因此，可縮短用於蝕刻耦接部分16之處理時間使得可改良生產效率。
另外，在具體例中，第二金屬鍍層42形成於導線架1之終端部分14的電極14a之下表面S1及側表面下部部分S2上，如圖10B中之部分放大剖面圖中所展示。
如稍後將描述，當圖10中之導線架1用於形成電子組件裝置時，經由焊料將終端部分14個別地分離且連接至安裝板。在此場合下，形成焊料以自終端部分14之第二金屬鍍層42之下表面塗佈部分42a延伸至第二金屬鍍層42之側表面塗佈部分42b。因此，可增加電子組件裝置之終端部分14與焊料之間的接觸面積中之每一者。
因此，可增強電子組件裝置之終端部分14與安裝板之間的連接強度。因此，可改良電子組件裝置之可靠性。
在圖10之實施例中，終端部分14如同島狀物一樣安置(圖7B)。然而，可形成導引佈線部分以彼此分離，在該等導引佈線部分中，終端部分14係用作墊且將導出佈線連接至該等墊。
接著，將描述一種用於使用圖10中之導線架1以形成電子組件裝置之方法。
如圖11A中所展示，準備半導體晶片50，該半導體晶片具有提供於其前表面上之連接終端52。半導體晶片50之連接終端52面向上且藉由黏附劑54將半導體晶片50之後表面固定於導線架1之晶粒墊部分12上。
如圖11B之部分縮小平面圖中所展示，將半導體晶片50安裝於方形晶粒墊部分12上且藉由終端部分14包圍。
半導體晶片50為電子組件之一實施例。各種電子組件可安裝於導線架1之晶粒墊部分12上。
相繼，藉由線接合方法經由電線W將半導體晶片50之連接終端52連接至導線架1之終端部分14的上端中之第一金屬鍍層40。作為電線W中之每一者，可使用金、鋁、銅或其類似者製成金屬線。
另外，如圖12B中所展示，密封性樹脂(囊封樹脂)60形成於導線架1上以密封半導體晶片50、終端部分14及電線W。作為密封性樹脂60之一實施例，可使用諸如環氧樹脂之絕緣樹脂。
在此場合下，藉由耦接部分16將晶粒墊部分12與終端部分14耦接。因此，密封性樹脂60未形成於導線架1之下表面側上使得可暴露終端部分14之下側上的第二金屬鍍層42。
接著，如圖12B及圖13中所展示，將終端部分14之下表面中之第二金屬鍍層42用作遮罩，自下表面側濕式蝕刻導線架1之耦接部分16。藉由濕式蝕刻將耦接部分16開孔以暴露密封性樹脂60之下表面。因此，將第二金屬鍍層42用作遮罩來蝕刻金屬板10之下表面。因此，移除金屬板10。
因此，如圖13中所展示，晶粒墊部分12與終端部分14分離，且終端部分14個別地分離。
藉由密封性樹脂60將晶粒墊部分12與每一終端部分14彼此整合。因此，即使在晶粒墊部分12與終端部分14彼此分離時，其係藉由密封性樹脂60支撐。
隨後，切斷密封性樹脂60與導線架1從而獲得個別產品。將安置於金屬板10中之晶格圖案中的產品區域劃分成個別產品區域。因此，可獲得個別電子組件裝置。
在前述方式中，如圖14中所展示，可獲得根據第一具體例之每一電子組件裝置2。
如圖14所展示，在根據第一具體例之電子組件裝置2中，藉由黏附劑54將具有面向上之連接終端52的半導體晶片50之後表面固定於晶粒墊部分12上。晶粒墊部分12由金屬板10製成。 將複數個終端部分14安置於待類似於島狀物一樣分離之晶粒墊部分12周圍。提供類似於包括上端及下端之柱的終端部分14中之每一者。提供柱狀終端部分14之下端側以自密封性樹脂60向下突出。
另外參看圖14之部分放大剖面圖。形成終端部分14以包括電極14a、第一金屬鍍層40及第二金屬鍍層42。第一金屬鍍層40形成於電極14a之上表面上。第二金屬鍍層42形成於電極14a之下表面S1及側表面下部部分S2上。
另外，經由電線W將半導體晶片50之連接終端52連接至終端部分14之上表面中的第一金屬鍍層40。此外，形成密封性樹脂60以密封半導體晶片50、電線W及終端部分14之上部部分。
將終端部分14之上端及側表面上部部分嵌入於密封性樹脂60中。終端部分14之下端及側表面部分自密封性樹脂60突出，且第二金屬鍍層42自密封性樹脂60暴露。
將第二金屬鍍層42用作遮罩，將圖10中之導線架1的前述耦接部分16自下表面側進行濕式蝕刻。因此，電子組件裝置2之終端部分14彼此分離。在此場合下，在厚度方向中，將耦接部分16各向同性地進行蝕刻，該耦接部分自第二金屬鍍層42之側表面塗佈部分42b暴露。
參看圖14中之部分放大剖面圖。第二金屬鍍層42之側表面塗佈部分42b中之每一者為薄膜。因此，耦接部分16之蝕刻表面16a變成圍繞側表面塗佈部分42b之內表面。
因此，藉由濕式蝕刻形成之間隙CL形成於電極14a與第二金屬鍍層42之側表面塗佈部分42b之間，該第二金屬鍍層形成於電極14a之側表面下部部分S2上。
另外，耦接部分16之蝕刻表面16a與第一凹槽C1及第二凹槽C2之內表面相交。因此，向外突出之側表面突出部P形成於終端部分14之電極14a的側表面上。
另外，與終端14a之間隙CL中之每一者的相同間隙形成於晶粒墊部分12之側表面中。
在具體例中，自第二金屬鍍層42之側表面塗佈部分42b的上端各向同性地蝕刻耦接部分16，且耦接部分16之蝕刻量較小。因此，可抑制每一電極14a之薄化或第二金屬鍍層42的橫向突出量。因此，根據具體例之電子組件裝置2有利於在較窄間距處形成微細終端部分14。
圖15A展示其中經由焊料74將圖14中之電子組件裝置2的終端部分14連接至諸如母板之安裝板70的連接電極72之狀態。如圖15A中所展示，在根據具體例之電子組件裝置2中，形成焊料74中之每一者以自電子組件裝置2的終端部分14之第二金屬鍍層42之下表面塗佈部分42a延伸至第二金屬鍍層42的側表面塗佈部分42b。
因此，可較大程度地緊固終端部分14之第二金屬鍍層42與焊料74之間的接觸面積。因此，可增強電子組件裝置2之終端部分14與焊料74之間的連接強度使得可改良電子組件裝置2之可靠性。
在終端部分14之下端側與密封性樹脂60之間的邊界部分中，電極14a之側表面自第二金屬鍍層42之側表面塗佈部分42b及密封性樹脂60暴露。銅氧化物形成於電極14a之側表面的暴露部分中。因此，電極14a之側表面之暴露部分可防止焊料74過度地向上爬行(crawling up)至電極14a的側表面。
電極14a之側表面中之焊料74的可濕性低於第二金屬鍍層42之側表面塗佈部分42b中之焊料的可濕性。因此，可防止焊料向上爬行。
如不同於具體例之圖15B的比較例中所展示，無焊料形成於終端部分14x中之電極14a的側表面上，在該等終端部分中第二金屬鍍層42僅形成於電極14a之下表面上。因此，特別在將終端部分14x之相鄰者之間的間距變窄從而減小每一終端部分14x之面積時，因此，無法充分地獲得終端部分14x之第二金屬鍍層42與焊料74之間的接觸面積。
表面由金層等製成之第二金屬鍍層42可獲得焊料可濕性。由於銅氧化物形成於電極14a(銅)之經暴露部分中，所以電極14a之經暴露部分無法獲得焊料可濕性。
(第二具體例)
圖16A及圖16B、圖17A及圖17B及圖18係用於解釋根據第二具體例之導線架的視圖。圖19及圖20係用於解釋根據第二具體例之電子組件裝置的視圖。
在第二具體例中，形成導線架之晶粒墊部分以自金屬板之下表面及上表面突出。
在第二具體例中，如圖16A及圖16B中所展示，亦將第一抗蝕劑層21之圖案提供於圖5A及圖5B之前述步驟中的金屬板10之上表面上的晶粒墊形成區域A中。
接著，如圖17A及圖17B中所展示，將第一抗蝕劑層21及第二抗蝕劑層22用作遮罩，藉由與圖6A之前述步驟相同的方法自背對表面側濕式蝕刻金屬板10至其厚度之中部。
圖17A及圖17B展示其中已移除第一抗蝕劑層21及第二抗蝕劑層22之狀態。
在第二具體例中，如圖17A及圖17B中所展示，形成晶粒墊部分12以自金屬板10之耦接部分16的下表面及上表面突出。
相繼，對圖17A中所展示之結構本體執行與圖8A及圖8B、圖9及圖10中之前述步驟相同的步驟。
因此，如圖18中所展示，可獲得根據第二具體例之導線架1a。根據第二具體例之導線架1a不同於根據第一具體例之導線架1，不同之處在於晶粒墊部分12自金屬板10之上表面突出。晶粒墊部分12之上表面的高度位置與終端部分14之電極14a中之每一者的上表面之高度位置相同。
根據第二具體例之導線架1a的其他元件與根據第一具體例之導線架1的彼等相同。
接著，如圖19中所展示，以與圖11A之前述步驟相同之方式藉由黏附劑54將半導體晶片50固定於圖18中之導線架1a的晶粒墊部分12上。另外，以與圖12A之前述步驟相同之方式經由電線W將半導體晶片50的連接終端52連接至導線架1a之終端部分14的第一金屬鍍層40。另外，以與圖12B之前述步驟相同之方式，密封性樹脂60形成於導線架1a上以密封半導體晶片50、終端部分14及電線W。
接著，如圖20中所展示，將終端部分14之下表面中的第二金屬鍍層42用作遮罩，以與圖12B及圖13之前述步驟相同之方式將導線架1a之耦接部分16自下表面進行側濕式蝕刻。
因此，晶粒墊部分12與終端部分14分離，且終端部分14個別地分離。
隨後，切斷密封性樹脂60與導線架1a從而獲得每一個別產品。
以前述方式，可獲得根據第二具體例之電子組件裝置2a。
根據第二具體例之導線架1a及電子組件裝置2a可獲得與根據第一具體例之彼等相同的效果。
另外，如圖20中所展示，在根據第二具體例之導線架1a中，形成晶粒墊部分12以具有與尚未機器加工之金屬板10相同的厚度。因此，相較於根據第一具體例之晶粒墊部分12，根據第二具體例之晶粒墊部分12具有更大體積。
晶粒墊部分12由較高熱導性之銅板製成。因此，自半導體晶片50產生之熱可自晶粒墊部分12高效地消散至外部。因此，可改良電子組件裝置之散熱性質。
另外，以與第一具體例中相同之方式，相同間隙及相同側表面突出部形成於晶粒墊部分12之側表面中，該間隙及該側表面突出部與圖14中之前述部分放大剖面圖中的電極14a之間隙CL及側表面突出部P一樣。
(第三具體例)
圖21至圖23係用於解釋根據第三具體例之導線架及電子組件裝置的視圖。將半導體晶片覆晶連接至第三具體例中之導線架。
如圖21中所展示，在製造根據第二具體例之圖18的前述導線架1a中，晶粒墊部分12形成為第三具體例中之共同終端部分13。
由第一金屬鍍層製成之複數個連接電極40a形成於共同終端部分13的上表面上。以在電極14a之上表面上形成第一金屬鍍層40之步驟同時地將由第一金屬鍍層製成之連接電極40a形成於共同終端部分13的上表面上。
因此，如圖21中所展示，可獲得根據第三具體例之導線架1b。如圖21中所展示，根據第二具體例之圖18之導線架1a之前述晶粒墊部分12變成第三具體例中之共同終端部分13。由第一金屬鍍層40製成之複數個連接電極40a形成於共同終端部分13之上表面上。
在第三具體例中，形成共同終端部分13上之連接電極40a從而類似地將半導體晶片覆晶連接至終端部分14。舉例而言，在平面圖中，連接電極40a中之每一者形成為環狀墊形狀。
接著，如圖22中所展示，準備具備連接終端52之半導體晶片50。導線架1b中之終端部分14及連接電極40a之陣列對應於半導體晶片50的連接終端52。
經由結合部分54(諸如焊料凸塊)將半導體晶片50之連接終端52覆晶連接至終端部分14的上端中之第一金屬鍍層40及共同終端部分13上之連接電極40a。
可使用各種方法作為半導體晶片50之結合方法。作 為結合部分54中之每一者，可使用金凸塊代替焊料凸塊。
另外，銅柱可形成於半導體晶片50之連接終端52上使得可經由焊料將銅柱結合至終端部分14及連接電極40a。
隨後，亦如圖22中所展示，使用密封性樹脂60填充半導體晶片50與導線架1b之間的空間，並且藉由密封性樹脂60密封半導體晶片50之上表面及側表面。
另外，如圖23中所展示，將終端部分14之下表面中之第二金屬鍍層42用作遮罩，以與圖12B及圖13之前述步驟相同之方式將導線架1b之耦接部分16自其下表面側濕式蝕刻。
因此，共同終端部分13與終端部分14分離，且複數個終端部分14個別地分離。
隨後，切斷密封性樹脂60與導線架1b從而獲得每一個別產品。
在前述方式中，可獲得根據第三具體例之電子組件裝置2b。
在第三具體例中，類似於終端部分14，共同終端部分13之下端及側表面部分自密封性樹脂60突出，且共同終端部分13之下部側上的第二金屬鍍層42自密封性樹脂60暴露。
根據第三具體例之導線架1b及電子組件裝置2b可獲得與根據第一具體例之彼等的相同效果。
另外，在第三具體例中，可藉由覆晶連接安裝半導體晶片。因此，導線架1b可適於半導體晶片之多個終端。
另外，導線架1b之共同終端部分13可用作對應於半導體晶片之複數個連接終端的共同電力供應終端或共同接地終 端。因此，導線架1b可適於半導體晶片之更多個終端。
(第四具體例)
圖24為展示根據第四具體例之導線架1c的視圖。圖25為用於解釋根據第四具體例之電子組件裝置2c的視圖。
如圖24中所展示，根據第四具體例之導線架1c具有其中終端部分14經分割且安置於晶格圖案中代替根據第三具體例之圖21中之前述導線架1b中的共同終端部分13之組態。
如圖25中所展示，經由結合部分54(諸如焊料凸塊)將半導體晶片50之連接終端52覆晶連接至終端部分14之上端中的第一金屬鍍層40。另外，藉由密封性樹脂60密封半導體晶片50之下表面及側表面，及終端部分14中之電極14a的第一金屬鍍層40及上部部分。
每一終端部分14之電極14a的下端及側表面部分自密封性樹脂60突出，且第二金屬鍍層42自密封性樹脂60暴露。
在圖25之實施例中，半導體晶片50之後表面自密封性樹脂60暴露。然而，可藉由密封性樹脂60密封半導體晶片50之後表面。
除安置終端部分14替代共同終端部分13以外，圖25中之電子組件裝置2c與根據第三具體例之圖23中之電子組件裝置2b相同。
藉由與用於根據第三具體例之圖23中之電子組件裝置2b的製造方法相同的方法製造根據第四具體例之電子組件裝置2c。
根據第四具體例之導線架1c及電子組件裝置2c可獲得與根據第一具體例之彼等相同的效果。
如上文所描述，詳細描述例示性具體例及修改。然而，本發明不限於上述具體例及修改，並且各種修改及替代物適用於上述具體例及修改而不背離申請專利範圍之範疇。
1‧‧‧導線架
10‧‧‧金屬板
12‧‧‧晶粒墊部分
14‧‧‧終端部分
14a‧‧‧電極
16‧‧‧耦接部分
40‧‧‧第一金屬鍍層
42‧‧‧第二金屬鍍層
42a‧‧‧下表面塗佈部分
42b‧‧‧側表面塗佈部分
C1‧‧‧第一凹槽
C2‧‧‧第二凹槽
C3‧‧‧第三凹槽
E1‧‧‧突出部分
E2‧‧‧突出部分
S1‧‧‧下表面
S2‧‧‧側表面下部部分

Claims (18)

  1. 一種導線架，其包含：複數個終端部分，其包含複數個柱狀電極及一金屬鍍層，其中該金屬鍍層形成於該複數個柱狀電極中之每一者的一下表面及該複數個柱狀電極中之每一者的一側表面之一部分上；及一耦接部分，其耦接至該複數個終端部分，其中該耦接部分及該複數個柱狀電極係由相同材料彼此整合地形成；該耦接部分之一下表面自該金屬鍍層暴露出來。
  2. 如請求項1之導線架，其進一步包含一晶粒墊部分，其中，該複數個終端部分經安置以包圍該晶粒墊部分。
  3. 如請求項2之導線架，其中，該金屬鍍層形成於該晶粒墊部分之一下表面及一側表面。
  4. 如請求項1至3中任一項之導線架，其中，該複數個柱狀電極由銅形成，且該金屬鍍層含有一貴金屬。
  5. 如請求項1至3中任一項之導線架，其中，該金屬鍍層形成於該複數個柱狀電極中之每一者的一上表面。
  6. 一種電子組件裝置，其包含：一導線架，其包含一終端部分，該終端部分包含一柱狀電極及一金屬鍍層，其中該金屬鍍層形成於該柱狀電極之一下表面及該柱狀電極之一側表面之一第一部分上，該柱狀電極之該側表面之該第一部分與該柱狀電極之該下表面相鄰；一電子組件，其安裝於待電連接至該終端部分之該導線架上；及一密封性樹脂，其將該導線架及該電子組件密封， 其中該柱狀電極之該側表面的一第二部分嵌入於該密封性樹脂中，該柱狀電極之該側表面的該第二部分與該柱狀電極之一上表面相鄰，該金屬鍍層自該密封性樹脂暴露出來，及於該柱狀電極之該側表面的該第一及第二部分之間設置的該柱狀電極之該側表面的一第三部分，自該金屬鍍層及該密封性樹脂二者暴露出來，該柱狀電極之該側表面的該第三部分具有弧形形狀，其為沿著該柱狀電極之軸線方向的凹面。
  7. 如請求項6之電子組件裝置，其中，於該柱狀電極之該側表面與該金屬鍍層之間提供一間隙。
  8. 如請求項6之電子組件裝置，其中，一突出部形成於該柱狀電極之該側表面上。
  9. 如請求項6之電子組件裝置，其進一步包含一形成於該柱狀電極之該側表面之該第三部分上的氧化物膜。
  10. 如請求項6之電子組件裝置，其中，該導線架進一步包含一晶粒墊部分，其上安裝有該電子組件，及該電子組件之一連接終端經由電線電連接至該柱狀電極的一上端。
  11. 如請求項6之電子組件裝置，其中，該導線架進一步包含一晶粒墊部分，其上安裝有該電子組件，及該金屬鍍層形成於該晶粒墊部分之一下表面及一側表面。
  12. 如請求項6之電子組件裝置，其中，該電子組件之一連接終端與該柱狀電極之一上端經由一凸塊而連接。
  13. 如請求項6之電子組件裝置，其中，該金屬鍍層形成於該柱狀電極的一上表面上。
  14. 如請求項6之電子組件裝置，其中，該柱狀電極由銅形成，且該金屬鍍層含有一貴金屬。
  15. 一種製造導線架之方法，其包含：a)準備一金屬板；b)機械加工該金屬板，從而形成複數個柱狀電極及一耦接至複數個終端部分的耦接部分；及c)在該複數個柱狀電極中之每一者的一下表面及該複數個柱狀電極中之每一者的一側表面之一部分上形成一金屬鍍層，從而獲得複數個包含該複數個柱狀電極及該金屬鍍層的終端部分。
  16. 如請求項15之方法，其中，步驟(b)包含形成一晶粒墊部分，且該複數個終端部分經安置以包圍該晶粒墊部分。
  17. 一種製造電子組件裝置之方法，該方法包含：a)形成一包含複數個終端部分及一耦接至該複數個終端部分之耦接部分的導線架，其中該複數個終端部分包含複數個柱狀電極及一金屬鍍層，及該金屬鍍層形成於該複數個柱狀電極中之每一者的一下表面及該複數個柱狀電極中之每一者的一側表面的一部分上；b)將一電子組件安裝於待電連接至該複數個終端部分之該導線架上；c)藉由一密封性樹脂密封該導線架及該電子組件；及d)將該金屬鍍層用作一遮罩而蝕刻該耦接部分。
  18. 如請求項17之方法，其中，該導線架進一步包含一晶粒墊部分，該複數個終端部分經安置以包圍該晶粒墊部分，及步驟(b)包含將該電子組件安裝於該晶粒墊部分上。
TW106129739A 2016-08-31 2017-08-31 導線架及電子組件裝置 TWI741021B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2016168847A JP6770853B2 (ja) 2016-08-31 2016-08-31 リードフレーム及び電子部品装置とそれらの製造方法
JP2016-168847 2016-08-31

Publications (2)

Publication Number Publication Date
TW201813034A TW201813034A (zh) 2018-04-01
TWI741021B true TWI741021B (zh) 2021-10-01

Family

ID=61243421

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106129739A TWI741021B (zh) 2016-08-31 2017-08-31 導線架及電子組件裝置

Country Status (4)

Country Link
US (1) US10008437B2 (zh)
JP (1) JP6770853B2 (zh)
CN (1) CN107799475B (zh)
TW (1) TWI741021B (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6761738B2 (ja) * 2016-11-15 2020-09-30 新光電気工業株式会社 リードフレーム及びその製造方法、電子部品装置の製造方法
JP7039245B2 (ja) * 2017-10-18 2022-03-22 新光電気工業株式会社 リードフレーム及びその製造方法と電子部品装置
CN109065518B (zh) * 2018-06-13 2020-12-25 南通通富微电子有限公司 一种半导体芯片封装阵列
US11177192B2 (en) * 2018-09-27 2021-11-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device including heat dissipation structure and fabricating method of the same
JP7161904B2 (ja) * 2018-10-11 2022-10-27 新光電気工業株式会社 半導体装置の製造方法
US11545418B2 (en) * 2018-10-24 2023-01-03 Texas Instruments Incorporated Thermal capacity control for relative temperature-based thermal shutdown
TWI736859B (zh) * 2019-03-18 2021-08-21 矽品精密工業股份有限公司 電子封裝件及其製法
JP2022041152A (ja) * 2020-08-31 2022-03-11 ソニーセミコンダクタソリューションズ株式会社 半導体装置の製造方法、半導体装置、および電子機器
DE102020131070B4 (de) * 2020-11-24 2023-03-09 Infineon Technologies Ag Package mit einer erhöhten Leitung und einer Struktur, die sich vertikal vom Boden des Verkapselungsmittels erstreckt, elektronisches Gerät sowie Verfahren zur Herstellung eines Packages

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08115989A (ja) * 1994-08-24 1996-05-07 Fujitsu Ltd 半導体装置及びその製造方法
TW548843B (en) * 2001-02-28 2003-08-21 Fujitsu Ltd Semiconductor device and method for making the same
JP2009164232A (ja) * 2007-12-28 2009-07-23 Mitsui High Tec Inc 半導体装置及びその製造方法並びにリードフレーム及びその製造方法
WO2010052973A1 (ja) * 2008-11-05 2010-05-14 株式会社三井ハイテック 半導体装置及びその製造方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003332491A (ja) * 1994-08-24 2003-11-21 Fujitsu Ltd 半導体装置
JP2001185651A (ja) * 1999-12-27 2001-07-06 Matsushita Electronics Industry Corp 半導体装置およびその製造方法
JP4034073B2 (ja) * 2001-05-11 2008-01-16 株式会社ルネサステクノロジ 半導体装置の製造方法
JP4533875B2 (ja) * 2006-09-12 2010-09-01 株式会社三井ハイテック 半導体装置およびこの半導体装置に使用するリードフレーム製品並びにこの半導体装置の製造方法
US7807498B2 (en) * 2007-07-31 2010-10-05 Seiko Epson Corporation Substrate, substrate fabrication, semiconductor device, and semiconductor device fabrication
CN102224586B (zh) * 2008-09-25 2013-12-11 Lg伊诺特有限公司 多行引线框架和半导体封装的结构和制造方法
JP2010129591A (ja) * 2008-11-25 2010-06-10 Mitsui High Tec Inc リードフレーム、このリードフレームを用いた半導体装置及びその中間製品、並びにこれらの製造方法
JP2011029335A (ja) 2009-07-23 2011-02-10 Mitsui High Tec Inc リードフレーム及びリードフレームの製造方法とこれを用いた半導体装置の製造方法
JP2011103371A (ja) * 2009-11-11 2011-05-26 Seiko Epson Corp 半導体装置の製造方法、基板及び半導体装置のアレイ
US8017447B1 (en) * 2010-08-03 2011-09-13 Linear Technology Corporation Laser process for side plating of terminals
US8076184B1 (en) * 2010-08-16 2011-12-13 Stats Chippac, Ltd. Semiconductor device and method of forming wafer-level multi-row etched leadframe with base leads and embedded semiconductor die
US8912046B2 (en) * 2010-10-28 2014-12-16 Stats Chippac Ltd. Integrated circuit packaging system with lead frame and method of manufacture thereof
US8723324B2 (en) * 2010-12-06 2014-05-13 Stats Chippac Ltd. Integrated circuit packaging system with pad connection and method of manufacture thereof
TWI397964B (zh) * 2011-01-19 2013-06-01 Unisem Mauritius Holdings Ltd 部分圖案化之引線框架及其在半導體封裝中製作與使用的方法
US8525325B2 (en) * 2011-12-14 2013-09-03 Stats Chippac Ltd. Integrated circuit packaging system with leads and method of manufacture thereof
US9312194B2 (en) * 2012-03-20 2016-04-12 Stats Chippac Ltd. Integrated circuit packaging system with terminals and method of manufacture thereof
US8569112B2 (en) * 2012-03-20 2013-10-29 Stats Chippac Ltd. Integrated circuit packaging system with encapsulation and leadframe etching and method of manufacture thereof
JP2016171190A (ja) * 2015-03-12 2016-09-23 イビデン株式会社 パッケージ−オン−パッケージ用プリント配線板
CN204834611U (zh) * 2015-07-29 2015-12-02 嘉盛半导体(苏州)有限公司 引线框架及其单元、半导体封装结构及其单元
JP6608672B2 (ja) * 2015-10-30 2019-11-20 新光電気工業株式会社 半導体装置及びその製造方法、リードフレーム及びその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08115989A (ja) * 1994-08-24 1996-05-07 Fujitsu Ltd 半導体装置及びその製造方法
TW548843B (en) * 2001-02-28 2003-08-21 Fujitsu Ltd Semiconductor device and method for making the same
JP2009164232A (ja) * 2007-12-28 2009-07-23 Mitsui High Tec Inc 半導体装置及びその製造方法並びにリードフレーム及びその製造方法
WO2010052973A1 (ja) * 2008-11-05 2010-05-14 株式会社三井ハイテック 半導体装置及びその製造方法

Also Published As

Publication number Publication date
JP6770853B2 (ja) 2020-10-21
CN107799475A (zh) 2018-03-13
TW201813034A (zh) 2018-04-01
JP2018037504A (ja) 2018-03-08
US20180061746A1 (en) 2018-03-01
CN107799475B (zh) 2023-04-28
US10008437B2 (en) 2018-06-26

Similar Documents

Publication Publication Date Title
TWI741021B (zh) 導線架及電子組件裝置
JP3691993B2 (ja) 半導体装置及びその製造方法並びにキャリア基板及びその製造方法
US20090034225A1 (en) Substrate and manufacturing method of the same, and semiconductor device and manufacturing method of the same
TWI666737B (zh) 佈線基板、製造佈線基板之方法及電子組件裝置
TWM512215U (zh) 半導體基板結構與半導體封裝結構
JP5784280B2 (ja) 電子デバイスパッケージ及び製造方法
KR20010060223A (ko) 반도체 장치 및 그 제조방법
TWI752082B (zh) 導線架及電子組件裝置
JP5407269B2 (ja) 半導体装置
JP7271337B2 (ja) 電子部品装置及び電子部品装置の製造方法
CN108074903B (zh) 引线框架和电子元件装置
CN111199924B (zh) 半导体封装结构及其制作方法
JP2002368155A (ja) 配線基板、半導体装置及び配線基板の製造方法
JP2011029370A (ja) 積層型半導体装置及びその製造方法
JP2021061364A (ja) 半導体装置及び半導体装置の製造方法
JP2006147620A (ja) フリップチップ実装半導体装置の製造方法及びフリップチップ実装半導体装置
JP2007109914A (ja) 半導体装置の製造方法
JP2018018864A (ja) 半導体素子搭載用基板及び半導体装置、並びにそれらの製造方法
JPH02134857A (ja) 半導体装置
JP2023142146A (ja) パッケージ基板、半導体装置
JP2019212881A (ja) パッケージ基板及びその製造方法
JP2003332491A (ja) 半導体装置
JPH11288983A (ja) リ―ドフレ―ムとリ―ドフレ―ムの製造方法と半導体装置と半導体装置の製造方法
JP2005302986A (ja) 半導体装置、その製造方法及びその実装構造、並びにリードフレーム
JP2007317808A (ja) 半導体装置およびその製造方法