JP7161904B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP7161904B2
JP7161904B2 JP2018192981A JP2018192981A JP7161904B2 JP 7161904 B2 JP7161904 B2 JP 7161904B2 JP 2018192981 A JP2018192981 A JP 2018192981A JP 2018192981 A JP2018192981 A JP 2018192981A JP 7161904 B2 JP7161904 B2 JP 7161904B2
Authority
JP
Japan
Prior art keywords
metal plate
sealing resin
substrate
semiconductor device
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2018192981A
Other languages
English (en)
Other versions
JP2020061503A (ja
Inventor
哲一郎 笠原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP2018192981A priority Critical patent/JP7161904B2/ja
Priority to US16/594,174 priority patent/US10964553B2/en
Publication of JP2020061503A publication Critical patent/JP2020061503A/ja
Application granted granted Critical
Publication of JP7161904B2 publication Critical patent/JP7161904B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4803Insulating or insulated parts, e.g. mountings, containers, diamond heatsinks
    • H01L21/481Insulating layers on insulating parts, with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4821Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4828Etching
    • H01L21/4832Etching a temporary substrate after encapsulation process to form leads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561Batch processing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565Moulds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367Cooling facilitated by shape of device
    • H01L23/3675Cooling facilitated by shape of device characterised by the shape of the housing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385Assembly of a plurality of insulating substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73253Bump and layer connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/922Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222Sequential connecting processes
    • H01L2224/92222Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92225Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92Specific sequence of method steps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/35Mechanical effects
    • H01L2924/351Thermal stress
    • H01L2924/3512Cracking

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Description

本発明は、半導体装置の製造方法、及び半導体装置に関する。
従来、半導体装置の外部に引き出される電極端子を形成する手法として、SAP(Semi Additive Process)法と呼ばれるウェットプロセスが知られている。SAP法では、基板に半導体素子を搭載し、基板、半導体素子及び基板上の電極を封止樹脂により封止し、レーザ等を用いて、基板上の電極を露出させるビアホールを封止樹脂に形成する。その後、SAP法では、半導体素子が搭載された基板を電解液に浸して封止樹脂のビアホールにめっき等の導電性材料を充填する。これにより、半導体装置では、基板上の電極に接続され且つ先端部が封止樹脂から露出する電極端子が形成される。
米国特許出願公開第2012/0217634号明細書
しかしながら、SAP法を用いて電極端子を形成する場合、以下に示す問題が発生する。
すなわち、近年、半導体装置では、半導体素子を覆う封止樹脂の厚さの増大に伴って、封止樹脂に形成されるビアホールのアスペクト比が高くなる傾向にある。ビアホールのアスペクト比が高くなると、めっき等の導電性材料がビアホールに完全に充填されない場合があり、仮に導電性材料がビアホールに充填されたとしても、充填にかかる時間が長くなる場合がある。また、電解液に対する耐性が比較的に低い半導体素子にSAP法のようなウェットプロセスが適用されると、半導体素子が損傷する虞がある。
また、SAP法を用いて形成された電極端子は、封止樹脂により覆われる基端部と、封止樹脂から露出する先端部との境界部分に不連続な角部を有する。半導体装置では、電極端子の角部に封止樹脂が接する。電極端子の角部に封止樹脂が接する構造では、電極端子がプリント回路板(PCB:Printed Circuits Board)に接続される場合に、角部に接する封止樹脂に応力が集中するため、封止樹脂にクラックが発生する虞がある。
開示の技術は、上記に鑑みてなされたものであって、SAP法を用いることなく電極端子を形成することができる半導体装置の製造方法、及び半導体装置を提供することを目的とする。
本願の開示する半導体装置の製造方法は、一つの態様において、基板の第1の面に配置された第1の電極に半導体素子を搭載する工程と、本体部と前記本体部から立ち上がる突起部とを有する金属板を用意する工程と、前記基板の第1の面に配置された第2の電極に前記突起部を接合することで、前記金属板を前記基板の第1の面側に搭載する工程と、前記基板の第1の面と前記金属板の前記本体部との間に封止樹脂を充填し、前記半導体素子及び前記突起部を前記封止樹脂により封止する工程と、前記本体部のうち平面視で前記突起部と重なる部分を残すように前記本体部をエッチングすることで、前記第2の電極に接続され且つ前記封止樹脂に側面が覆われた基端部と、前記基端部と一体的に形成され且つ前記封止樹脂の表面から突出する先端部とからなる電極端子を形成する工程と、を含む。
本願の開示する半導体装置の製造方法の一つの態様によれば、SAP法を用いることなく電極端子を形成することができる、という効果を奏する。
図1は、実施例に係る半導体装置の構成の一例を示す図である。 図2は、実施例における電極端子の構造を拡大して示す部分拡大断面図である。 図3Aは、実施例に係る半導体装置の製造方法の流れの一例を示す説明図である。 図3Bは、実施例に係る半導体装置の製造方法の流れの一例を示す説明図である。 図3Cは、実施例に係る半導体装置の製造方法の流れの一例を示す説明図である。 図3Dは、実施例に係る半導体装置の製造方法の流れの一例を示す説明図である。 図3Eは、実施例に係る半導体装置の製造方法の流れの一例を示す説明図である。 図3Fは、実施例に係る半導体装置の製造方法の流れの一例を示す説明図である。 図3Gは、実施例に係る半導体装置の製造方法の流れの一例を示す説明図である。 図3Hは、実施例に係る半導体装置の製造方法の流れの一例を示す説明図である。 図3Iは、実施例に係る半導体装置の製造方法の流れの一例を示す説明図である。 図4Aは、金属板を形成する工程の一例を示す説明図である。 図4Bは、金属板を形成する工程の一例を示す説明図である。 図4Cは、金属板を形成する工程の一例を示す説明図である。 図5は、変形例における放熱板の構成の一例を示す図である。
以下に、本願の開示する半導体装置の製造方法、及び半導体装置の実施例を図面に基づいて詳細に説明する。なお、この実施例により開示技術が限定されるものではない。
[実施例]
[半導体装置の構成]
図1は、実施例に係る半導体装置1の構成の一例を示す図である。以下では、図1の上側の面を適宜「表面」と呼び、図1の下側の面を適宜「裏面」と呼ぶ。
図1に示すように、半導体装置1は、基板10と、半導体素子20と、封止樹脂30とを有する。
基板10は、例えば、有機基板等である。基板10の表面には、回路パターン11が形成されており、基板10の裏面には、複数の素子用電極12及び複数の端子用電極13が形成されている。以下、複数の素子用電極12を区別しない場合にこれらを「素子用電極12」と適宜表記する。同様に、複数の端子用電極13を区別しない場合にこれらをまとめて「端子用電極13」と適宜表記する。素子用電極12は、第1の電極の一例であり、端子用電極13は、第2の電極の一例である。基板10の内部には、配線層14が形成されている。配線層14は、基板10の表面に形成された回路パターン11と、基板10の裏面に形成された素子用電極12又は端子用電極13とを電気的に接続する。また、基板10の表面には、ソルダーレジスト膜15が選択的に形成されている。
半導体素子20は、例えば、メモリ等の集積回路である。半導体素子20は、基板10の表面にワイヤボンディングにより搭載されている。すなわち、半導体素子20は、ボンディングワイヤ21を介して、回路パターン11の接点パッドに接続されている。
封止樹脂30は、例えば、エポキシ樹脂やシリコン樹脂等である。封止樹脂30は、基板10の表面側において、半導体素子20及びボンディングワイヤ21を覆っている。
半導体装置1は、さらに、半導体素子40と、電極端子50と、放熱板60と、封止樹脂70とを有する。
半導体素子40は、例えば、プロセッサ等の集積回路である。半導体素子40は、基板10の裏面において、基板10の素子用電極12にフリップチップ実装により搭載されている。すなわち、半導体素子40は、バンプ45を介して、基板10の素子用電極12に接続されている。半導体素子40の基板10とは反対側の面には、熱伝導性シート41が設けられている。熱伝導性シート41は、半導体素子40と放熱板60との間に介在しており、半導体素子40で発せられた熱を放熱板60に伝達する。熱伝導性シート41の基板10とは反対側の面41aは、封止樹脂70から露出している。以下では、半導体素子40と熱伝導性シート41とを併せて「半導体素子40」と適宜表記する。また、以下では、熱伝導性シート41の基板10とは反対側の面41aを「半導体素子40の背面41a」と適宜表記する。
電極端子50は、半導体装置1の外部に引き出されてプリント回路板(PCB:Printed Circuits Board)に接続される端子であり、例えば、銅等の金属により形成される。電極端子50は、基板10の端子用電極13に接続されている。本実施例では、複数の電極端子50が、基板10の端子用電極13にそれぞれ接続されている。以下、複数の電極端子50を区別しない場合にこれらを「電極端子50」と適宜表記する。電極端子50は、基端部51と、先端部52とを有する。基端部51は、基板10の端子用電極13に接続され且つ封止樹脂70に側面が覆われている。先端部52は、基端部51と一体的に形成され且つ封止樹脂70の表面から突出している。電極端子50の詳細な構造については、後述する。
放熱板60は、半導体素子40の背面41aを覆っている。半導体素子40で発せられた熱は、熱伝導性シート41を介して、放熱板60に伝達され、放熱板60から大気中に放出される。または、放熱板60をプリント回路基板に設けた放熱用端子に接続し、プリント回路基板を介して外部に熱を放出してもよい。
封止樹脂70は、例えば、エポキシ樹脂やシリコン樹脂等である。封止樹脂70は、基板10の裏面側において、電極端子50の先端部52と半導体素子40の背面41aとが露出された状態で、素子用電極12、半導体素子40、端子用電極13及び電極端子50を覆っている。
図2は、実施例における電極端子50の構造を拡大して示す部分拡大断面図である。図2に示すように、電極端子50は、基板10の端子用電極13に接続され且つ側面51aが封止樹脂70で覆われる基端部51と、基端部51と一体的に形成され且つ封止樹脂70に覆われずに封止樹脂70の表面70aから突出する先端部52とを有する。先端部52は、基端部51側に向かって径が広くなる裾引き部522を有する。裾引き部522の斜面(側面)522aは、凹曲面であり、封止樹脂70の表面70aに沿って延在している。基端部51は、先端部52側に向かって径が広くなる裾引き部511を有する。裾引き部511の斜面(側面)511aは、凹曲面であり、裾引き部522の斜面522aの上方に位置している。すなわち、封止樹脂70の表面70aと直交する方向(つまり、電極端子50の長手方向)から見て、裾引き部511の斜面511aは、裾引き部522の斜面522aと重なる位置に凹曲面を形成し、且つ凹曲面において封止樹脂70と接している。
ところで、半導体装置では、SAP法を用いて電極端子50が形成されることがある。SAP法を用いて形成された電極端子50は、封止樹脂70により覆われる基端部51と、封止樹脂70から露出する先端部52との境界部分に不連続な角部を有する。半導体装置では、電極端子50の角部に封止樹脂70が接する。電極端子50の角部に封止樹脂が接する構造では、電極端子50がPCBに接続される場合に、角部に接する封止樹脂70に応力が集中するため、封止樹脂70にクラックが発生する虞がある。
そこで、本実施例の半導体装置1では、図2に示したように、電極端子50の先端部52側に向かって径が広くなる裾引き部511を電極端子50の基端部51に設け、裾引き部511の斜面511aを凹曲面としている。これにより、裾引き部511の斜面511aにおける凹曲面に封止樹脂70が接する。これにより、電極端子50がPCBに接続される場合に、封止樹脂70に対する応力の集中が抑制される。結果として、封止樹脂70にクラックが発生することを回避することができる。
[半導体装置の製造方法]
次に、実施例に係る半導体装置1の製造方法について、図3A~3Iを参照して説明する。図3A~図3Iは、実施例に係る半導体装置1の製造方法の流れの一例を示す説明図である。
まず、図3Aに示すように、表面が下方に向き且つ裏面が上方に向くように基板10を配置し、基板10の裏面に配置された素子用電極12にフリップチップ実装により半導体素子40を搭載する。すなわち、バンプ45を介して、基板10の素子用電極12と半導体素子40とを接続する。
次に、図3Bに示すように、本体部81と本体部81から立ち上がる突起部82とを有する金属板80を用意し、基板10の裏面に配置された端子用電極13に突起部82を接合することで、金属板80を基板10の裏面側に搭載する。突起部82と基板10の端子用電極13とは、例えば、半田や導電性ペーストを用いて、接合される。金属板80の材料としては、例えば、銅等の金属が用いられる。金属板80は、本体部81及び突起部82の他に、本体部81において突起部82を囲む領域から立ち上がる外縁部83をさらに有する。金属板80は、例えば、金属平板にハーフエッチングを施すことで、形成される。金属板80を形成する工程については、後述する。
次に、図3Cに示すように、基板10を上下反転し、基板10の表面にワイヤボンディングにより半導体素子20を搭載する。すなわち、ボンディングワイヤ21を介して、回路パターン11の接点パッド(不図示)と半導体素子20とを接続する。
次に、図3Dに示すように、金属板80の外縁部83に金型85を組み合わせることで、金型85と金属板80との間に空間を形成する。
次に、図3Eに示すように、金型85と金属板80との間の空間に封止樹脂75を充填する。これにより、封止樹脂75が基板10の裏面と金属板80の本体部81との間に充填され、基板10、素子用電極12、半導体素子40、端子用電極13及び突起部82が封止樹脂75により封止される。このとき、後述する、突起部82の裾引き部821が封止樹脂75により覆われる。また、封止樹脂75が基板10の表面と金型85との間に充填され、半導体素子20及びボンディングワイヤ21が封止樹脂75により封止される。
次に、図3Fに示すように、金属板80の外縁部83から金型85を取り外す。
次に、図3Gに示すように、本体部81のうち平面視で突起部82と重なる部分を残すように本体部81をエッチングすることで、電極端子50を形成する。すなわち、端子用電極13に接続され且つ封止樹脂75に側面が覆われた基端部51と、基端部51と一体的に形成され且つ封止樹脂75の表面から突出する先端部52とを有する電極端子50が形成される。このとき、電極端子50の先端部52側に向かって径が広くなる裾引き部511が電極端子50の基端部51に形成され、裾引き部511の斜面511aが凹曲面状に形成される。また、図3Gに示すように、本体部81のうち平面視で半導体素子40と重なる部分を残すように本体部81をエッチングすることで、半導体素子40の背面41aを覆う放熱板60を電極端子50と共に形成する。共通の金属板80から放熱板60が電極端子50と共に形成されることで、放熱板60の、基板10とは反対側の面と、電極端子50の先端部52の、基板10とは反対側の面とが同一平面上に揃えられた状態となる。
次に、図3Hに示すように、基板10及び封止樹脂75をブレード90により切断することで、基板10を個片に分離する。
このようにして、図3Iに示すように、半導体装置1が製造される。
[金属板を形成する工程]
図4A~図4Cは、金属板80を形成する工程の一例を示す説明図である。金属板80を形成する工程は、例えば、突起部82と基板10の端子用電極13とを接合する工程(つまり、図3Bに示す工程)の前に、実行される。
まず、図4Aに示すように、金属平板100の表面及び裏面に塗布された感光性レジストに対して露光及び現像等を施すことで、開口部を有さないレジスト層101、及び開口部を有するレジスト層102を形成する。
次に、図4Bに示すように、レジスト層102をマスクとして、金属平板100の裏面側から突起部82となる部分以外の部分にハーフエッチングを施すことで、本体部81、突起部82及び外縁部83を形成する。このとき、突起部82の本体部81側に、本体部81側に向かって径が広くなり、且つ斜面(側面)が凹曲面である裾引き部821が形成される。裾引き部821は、上述の図3Eに示す工程において、封止樹脂75で覆われる部分である。
次に、図4Cに示すように、レジスト層101、102を剥離する。このようにして、金属板80が形成される。
ところで、半導体装置では、SAP法を用いて電極端子50が形成されることがある。SAP法を用いて電極端子50を形成する場合、封止樹脂75にビアホールが形成される。半導体装置では、封止樹脂75に形成されるビアホールのアスペクト比が高くなる傾向にある。ビアホールのアスペクト比が高くなると、めっき等の導電性材料がビアホールに完全に充填されない場合があり、仮に導電性材料がビアホールに充填されたとしても、充填にかかる時間が長くなる場合がある。また、電解液に対する耐性が比較的に低い半導体素子20及び半導体素子40にSAP法のようなウェットプロセスが適用されると、半導体素子20及び半導体素子40が損傷する虞がある。
そこで、半導体装置1の製造方法では、図3A~図3Iに示したように、金属板80を用いて、電極端子50を形成する。これにより、半導体装置1の製造方法は、SAP法を用いた従来手法と比較して、電極端子50の形成にかかる時間を短縮することができ、半導体素子20及び半導体素子40の損傷のリスクを回避することができる。
以上のように、実施例に係る半導体装置1の製造方法は、基板10の裏面に配置された素子用電極12に半導体素子40を搭載する。次に、当該製造方法は、本体部81と本体部81から立ち上がる突起部82とを有する金属板80を用意する。次に、当該製造方法は、基板10の裏面に配置された端子用電極13に突起部82を接合することで、金属板80を基板10の裏面側に搭載する。次に、当該製造方法は、基板10の裏面と金属板80の本体部81との間に封止樹脂75を充填し、半導体素子40及び突起部82を封止樹脂75により封止する。そして、当該製造方法は、本体部81のうち平面視で突起部82と重なる部分を残すように本体部81をエッチングすることで、電極端子50を形成する。電極端子50は、端子用電極13に接続され且つ封止樹脂75に側面が覆われた基端部51と、基端部51と一体的に形成され且つ封止樹脂75の表面から突出する先端部52とを有する。これにより、実施例に係る半導体装置1の製造方法は、SAP法を用いることなく電極端子50を形成することができる。このため、実施例に係る半導体装置1の製造方法によれば、電極端子50の形成にかかる時間を短縮することができ、半導体素子の損傷のリスクを回避することができる。
また、実施例に係る半導体装置1の製造方法において、金属板80は、本体部81において突起部82を囲む領域から立ち上がる外縁部83をさらに有する。そして、当該製造方法において、封止する工程は、金属板80の外縁部83に金型85を組み合わせることで、金型85と金属板80との間に空間を形成する。そして、封止する工程は、金型85と金属板80との間の空間に封止樹脂75を充填する。このため、当該製造方法によれば、金属板80を封止樹脂75の受け皿として利用して、封止樹脂75による封止を効率的に行うことができる。
また、実施例に係る半導体装置1の製造方法において、金属板80を用意する工程は、金属平板100の一方の面側から突起部82となる部分以外の部分にハーフエッチングを施すことで金属板80を形成する。このため、当該製造方法によれば、ハーフエッチングにより、効率的に金属板80を形成することができる。
また、実施例に係る半導体装置1の製造方法において、電極端子50を形成する工程は、本体部81のうち平面視で半導体素子40と重なる部分を残すように本体部81をエッチングすることで、半導体素子40の背面41aを覆う放熱板60を電極端子50と共に形成する。このため、当該製造方法によれば、効率的に放熱板60を形成することができる。
また、実施例に係る半導体装置1において、電極端子50は、基端部51と、先端部52とを有する。基端部51は、基板10の端子用電極13に接続され且つ側面51aが封止樹脂70で覆われる。先端部52は、基端部51と一体的に形成され且つ封止樹脂70に覆われずに封止樹脂70の表面70aから突出する。先端部52は、基端部51側に向かって径が広くなる裾引き部522を有する。裾引き部522の斜面(側面)522aは、凹曲面である。基端部51は、先端部52側に向かって径が広くなる裾引き部511を有する。裾引き部511の斜面(側面)511aは、凹曲面である。このため、実施例に係る半導体装置1によれば、電極端子50がPCBに接続される場合に、封止樹脂70に対する応力の集中が裾引き部511の斜面511aにおける凹曲面によって抑制される。結果として、封止樹脂70にクラックが発生することを回避することができる。
[変形例]
上記実施例では、放熱板60と、複数の電極端子50とが独立している例を示したが、開示技術はこれに限られない。例えば、放熱板60は、図5に示すように、複数の電極端子50のうち半導体素子40と隣り合う電極端子50に連結されてもよい。図5は、変形例における放熱板60の構成の一例を示す図である。変形例における放熱板60は、半導体素子40と隣り合う電極端子50を介して基板10と電気的に接続されている。これにより、放熱板60をグランド端子や電源用端子として利用することが可能となる。
10 基板
12 素子用電極
13 端子用電極
40 半導体素子
41 熱伝導性シート
41a 背面
50 電極端子
51 基端部
511 裾引き部
511a 斜面
52 先端部
522 裾引き部
522a 斜面
60 放熱板
70、75 封止樹脂
80 金属板
81 本体部
82 突起部
821 裾引き部
83 外縁部
85 金型

Claims (4)

  1. 基板の第1の面に配置された第1の電極に半導体素子を搭載する工程と、
    本体部と前記本体部から立ち上がる突起部とを有する金属板を用意する工程と、
    前記基板の第1の面に配置された第2の電極に前記突起部を接合することで、前記金属板を前記基板の第1の面側に搭載する工程と、
    前記基板の第1の面と前記金属板の前記本体部との間に封止樹脂を充填し、前記半導体素子及び前記突起部を前記封止樹脂により封止する工程と、
    前記本体部のうち平面視で前記突起部と重なる部分を残すように前記本体部をエッチングすることで、前記第2の電極に接続され且つ前記封止樹脂に側面が覆われた基端部と、前記基端部と一体的に形成され且つ前記封止樹脂の表面から突出する先端部とからなる電極端子を形成する工程と、
    を含み、
    前記金属板は、前記本体部において前記突起部を囲む領域から立ち上がる外縁部をさらに有し、
    前記封止する工程は、前記金属板の前記外縁部に金型を組み合わせることで、前記金型と前記金属板との間に空間を形成し、前記金型と前記金属板との間の空間に前記封止樹脂を充填することを特徴とする半導体装置の製造方法。
  2. 前記金属板を用意する工程は、金属平板の一方の面側から前記突起部となる部分以外にハーフエッチングを施すことで前記金属板を形成する工程を含むことを特徴とする請求項1に記載の半導体装置の製造方法。
  3. 前記金属板を形成する工程において、前記突起部の前記本体部側に、前記本体部側に向かって径が広くなり、且つ斜面が凹曲面である裾引き部を形成し、
    前記封止樹脂により封止する工程において、前記封止樹脂で前記裾引き部を覆うことを特徴とする請求項に記載の半導体装置の製造方法。
  4. 前記電極端子を形成する工程は、前記本体部のうち平面視で前記半導体素子と重なる部分を残すように前記本体部をエッチングすることで、前記半導体素子の背面を覆う放熱板を前記電極端子と共に形成することを特徴とする請求項1~のいずれか一つに記載の半導体装置の製造方法。
JP2018192981A 2018-10-11 2018-10-11 半導体装置の製造方法 Active JP7161904B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2018192981A JP7161904B2 (ja) 2018-10-11 2018-10-11 半導体装置の製造方法
US16/594,174 US10964553B2 (en) 2018-10-11 2019-10-07 Manufacturing method of semiconductor device and semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018192981A JP7161904B2 (ja) 2018-10-11 2018-10-11 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2020061503A JP2020061503A (ja) 2020-04-16
JP7161904B2 true JP7161904B2 (ja) 2022-10-27

Family

ID=70162344

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018192981A Active JP7161904B2 (ja) 2018-10-11 2018-10-11 半導体装置の製造方法

Country Status (2)

Country Link
US (1) US10964553B2 (ja)
JP (1) JP7161904B2 (ja)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100224970A1 (en) 2009-03-09 2010-09-09 Asat Ltd. Leadless integrated circuit package having standoff contacts and die attach pad
US20120061814A1 (en) 2010-09-14 2012-03-15 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Leadframe Interposer Over Semiconductor Die and TSV Substrate for Vertical Electrical Interconnect
JP2014049476A (ja) 2012-08-29 2014-03-17 Shinko Electric Ind Co Ltd 電子部品内蔵基板及び電子部品内蔵基板の製造方法
JP2018037504A (ja) 2016-08-31 2018-03-08 新光電気工業株式会社 リードフレーム及び電子部品装置とそれらの製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090170241A1 (en) 2007-12-26 2009-07-02 Stats Chippac, Ltd. Semiconductor Device and Method of Forming the Device Using Sacrificial Carrier
US9202715B2 (en) * 2010-11-16 2015-12-01 Stats Chippac Ltd. Integrated circuit packaging system with connection structure and method of manufacture thereof
US10141197B2 (en) * 2016-03-30 2018-11-27 Stmicroelectronics S.R.L. Thermosonically bonded connection for flip chip packages

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100224970A1 (en) 2009-03-09 2010-09-09 Asat Ltd. Leadless integrated circuit package having standoff contacts and die attach pad
US20120061814A1 (en) 2010-09-14 2012-03-15 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Leadframe Interposer Over Semiconductor Die and TSV Substrate for Vertical Electrical Interconnect
JP2014049476A (ja) 2012-08-29 2014-03-17 Shinko Electric Ind Co Ltd 電子部品内蔵基板及び電子部品内蔵基板の製造方法
JP2018037504A (ja) 2016-08-31 2018-03-08 新光電気工業株式会社 リードフレーム及び電子部品装置とそれらの製造方法
CN107799475A (zh) 2016-08-31 2018-03-13 新光电气工业株式会社 引线框架和电子部件装置

Also Published As

Publication number Publication date
US20200118837A1 (en) 2020-04-16
JP2020061503A (ja) 2020-04-16
US10964553B2 (en) 2021-03-30

Similar Documents

Publication Publication Date Title
TWI459513B (zh) 半導體封裝及其製作方法
JP6605382B2 (ja) 半導体装置及び半導体装置の製造方法
US20040136123A1 (en) Circuit devices and method for manufacturing the same
JP4183199B2 (ja) 半導体パッケージ及びその製造方法
US20070001297A1 (en) Circuit substrate
JP2005101268A (ja) 半導体装置の製造方法
US6501160B1 (en) Semiconductor device and a method of manufacturing the same and a mount structure
TWI479580B (zh) 四方平面無導腳半導體封裝件及其製法
KR101680428B1 (ko) 반도체 패키지 제조용 ncf 및 이의 제조 방법, ncf를 이용한 반도체 패키지 제조 방법
JP6758151B2 (ja) ダイパッド、半導体装置、および、半導体装置の製造方法
US11302623B2 (en) Electronic device
JP2005019522A (ja) 半導体装置及びその製造方法
JP7161904B2 (ja) 半導体装置の製造方法
JP4312616B2 (ja) 半導体装置
JP2004207276A (ja) 回路装置およびその製造方法
US11552004B2 (en) Wiring structure having stacked first and second electrodes
US11452210B2 (en) Wiring substrate and electronic device
JP7154818B2 (ja) 半導体装置および半導体装置の製造方法
JP4620994B2 (ja) 半導体装置
JP4305674B2 (ja) 半導体装置
JP5289921B2 (ja) 半導体装置、及び、半導体装置の製造方法
JP2002280408A (ja) 半導体装置
JP3863816B2 (ja) 回路装置
JP2024099856A (ja) 半導体装置、および、半導体装置の製造方法
JP3913622B2 (ja) 回路装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210915

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20220707

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220719

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220913

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220927

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20221017

R150 Certificate of patent or registration of utility model

Ref document number: 7161904

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150