JP5784280B2 - 電子デバイスパッケージ及び製造方法 - Google Patents

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Description

本願は、概略として、電子デバイスパッケージ及びそれらの製造方法、並びに、より具体的には、分離した金属接合層を備えたデバイスパッケージを対象とする。
現在のリードフレームベースのパッケージは銅箔内にエッチングされた銅のトレースを含む。これらのトレースは集積回路(IC)と外部のパッケージ周辺のリード線との間の電気的接続の一部である。エッチング分解能の限界のために、これらの銅のトレースにより、横方向次元のパッケージのサイズが増大する。トレースが長いほど、ICから及びICへ送信される電気信号と干渉し得る電気的寄生効果の可能性は高くなる。その上に、銅トレースのパターン形成はエッチング耐性のある金属で銅箔をめっきすることによってよく定義される(例えば、ニッケル−パラジウム合金)。しかし、このようなパターン形成方式は、複数のマスキング及びめっきのステップを必要とすることが多く、これは製造コストに追加され得る。
本開示の一実施形態は電子デバイスパッケージを製造する方法である。この方法は、金属層の第1の面を第1の絶縁層で被覆するステップ、及び金属層の第2の反対側の面を第2の絶縁層で被覆するステップを備える。方法は更に、金属層の第1の面上に接合位置を露出させるために第1の絶縁層をパターン形成するステップ、及び第2の反対側の面上の第2の絶縁層の残存部分が第1の面上の接合位置の真反対側に配置されるように第2の絶縁層をパターン形成するステップを備える。方法は、分離された同一平面上の金属層を形成するために第2の反対側の面上の第2の絶縁層の残存部分によって覆われない金属層の一部を選択的に除去するステップも備える。分離された同一平面上の金属層は接合位置を含む。方法は、第2の絶縁層の残存部分を選択的に取り除くステップも備え、これにより、分離された同一平面上の金属層の第2の反対側の面上に第2の接合位置を露出させる。
別の実施形態は、電子デバイスパッケージである。パッケージは、デバイスの取付け部位として構成された複数の同一平面上の分離された金属接合層のうちの1つの第1の面に取り付けられた電子デバイスを備える。デバイスは、電子デバイスの相互接続パッド、及びワイヤボンディングパッドとして構成された、他の分離された同一平面上の金属接合層の第1の面に接合されたワイヤも備える。デバイスは、分離された同一平面上の金属接合層と同一平面上にない絶縁層を更に含む。絶縁層の開口部の周囲は、ワイヤが接合された同一平面上の分離された金属接合層の周囲に接触する。
次に、添付の図面と共に以下の説明を参照する。
本開示による電子デバイスパッケージの例示の製造方法の流れ図である。 図2は、本開示の電子デバイスパッケージの製造における選択されたステップ、例えば、図1に示されたステップによって製造された際の断面図である。 図3Aは、本開示の電子デバイスパッケージの製造における選択されたステップ、例えば、図1に示されたステップによって製造された際の断面図である。 図3Bは、本開示の電子デバイスパッケージの製造における選択されたステップ、例えば、図1に示されたステップによって製造された際の断面図である。 図4は、本開示の電子デバイスパッケージの製造における選択されたステップ、例えば、図1に示されたステップによって製造された際の断面図である。 図5は、本開示の電子デバイスパッケージの製造における選択されたステップ、例えば、図1に示されたステップによって製造された際の断面図である。 図6は、本開示の電子デバイスパッケージの製造における選択されたステップ、例えば、図1に示されたステップによって製造された際の断面図である。 図7は、本開示の電子デバイスパッケージの製造における選択されたステップ、例えば、図1に示されたステップによって製造された際の断面図である。 図8は、本開示の電子デバイスパッケージの製造における選択されたステップ、例えば、図1に示されたステップによって製造された際の断面図である。 図9は、本開示の電子デバイスパッケージの製造における選択されたステップ、例えば、図1に示されたステップによって製造された際の断面図である。 図10は、本開示の電子デバイスパッケージの製造における選択されたステップ、例えば、図1に示されたステップによって製造された際の断面図である。 図11Aは、本開示の電子デバイスパッケージの製造における選択されたステップ、例えば、図1に示されたステップによって製造された際の断面図である。 図11Bは、本開示の電子デバイスパッケージの製造における選択されたステップ、例えば、図1に示されたステップによって製造された際の断面図である。 図9に示された電子デバイスパッケージなどの、本開示の例示の電子デバイスパッケージの平面図である。
本開示は、絶縁層によって分離された接合位置を有する分離された金属層をもたらすための両面パターン形成工程を用いた電子デバイスパッケージの製造方法を提供する。開示された方法は、エッチング耐性のある金属をパターン形成する必要性をなくし、それにより製造工程のコストを簡素化し、低減する。絶縁層はパッケージに構造安定性を与える。パッケージ内で分離された金属層を使用することは電気的寄生効果の発生を阻止するのに役立つ。
本開示の一実施形態は電子デバイスパッケージの製造方法である。図1は電子デバイスパッケージを製造する例示の方法100の流れ図を示す。方法100は、金属層の第1の面を第1の絶縁層で被覆するステップ110、及び金属層の第2の反対側の面を第2の絶縁層で被覆するステップ115を含む。方法100は、金属層の第1の面上に接合位置を露出させるために第1の絶縁層をパターン形成するステップ120も含む。方法100は、第2の面上の第2の絶縁層の残存部分が、金属層の第1の面上の接合位置の真反対側に配置されるように第2の絶縁層をパターン形成するステップ125も含む。ある場合には、金属層の両面が絶縁層で塗布され(ステップ110、115)、次いで絶縁層がパターン形成される(ステップ120、125)。他の場合には、第1の面が塗布され、第1の絶縁層がパターン形成され(ステップ110及び120)、次いで、第2の面が塗布され、第2の絶縁層がパターン形成される(ステップ115及び125)。更に他の場合には、方法100における更なるステップが実施されるまで(例えば、以下に論じるように、1つ以上のステップ138〜155)ステップ125で第2の絶縁層はパターン形成されない。
方法100は、分離された同一平面上の金属層を形成するために第2の反対側の面上の第2の絶縁層(例えば、パターン形成された第2の絶縁層)の残存部分によって覆われない金属層の一部を選択的に除去するステップ130を更に含む。分離された同一平面上の金属層は接合位置を含む。方法100は、分離された同一平面上の金属層の残存部分の第2の反対側の面上に第2の接合位置が露出するように、第2の絶縁層の残存部分を選択的に除去するステップ135も含む。
図1に更に示されるように、一部の実施形態において、方法100は、金属めっき層を金属層の第1の面の接合位置の少なくとも1つに堆積させるステップ138を更に含む。この金属めっき層は、接合位置への引き続くワイヤボンディングを容易にさせることができる。
図1に更に示されるように、一部の実施形態において、方法100は、電子デバイスをデバイス装着部位に取り付けるステップ140を更に含む。ある場合には、金属層の第1の面上の接合位置の少なくとも1つはデバイス装着部位として構成される。ある場合には、電子デバイスはデバイス装着部位として構成された、接合位置上に堆積された金属めっきに取り付けられる。他の場合には、電子デバイスはデバイス装着部位上の第1の絶縁層の保持された部分に取り付けられる。ある場合には、ステップ140において、複数の電子デバイスは、それぞれ、例えば、製造された幾つかのパッケージを収容するのに十分大きい金属層上に配置された異なるデバイス装着部位に取り付けられる。
一部の実施形態において、方法100は、電子デバイスの相互接続パッドからのワイヤをワイヤボンディングパッドとして構成された、金属層の第1の面上の接合位置に接合させるステップ145も含む。
方法100は、モールドが、電子デバイス(又は複数のデバイス)及びその接合されたワイヤを覆うように金属層の第1の面上に絶縁モールドを堆積させるステップ150を更に含むことができる。方法100は、第1の絶縁層の分離された層の各々がデバイス装着部位として構成された接合位置、場合によっては、そこに取り付けられた電子デバイスを有する接合位置を備えるように(例えば、ステップ120で形成された)パターン形成された第1の絶縁層を分離させるステップ155を含むこともできる。
また、図1に示すように一部の実施形態において、方法100は、半田ボールボンディングパッドとして構成された分離された同一平面上の金属層の第2の面の第2の接合位置に半田ボールを接合させるステップ160を含むことができる。ステップ165で、半田ボールは装着基板上に配置されたランディングパッドに接合することができる。或いは、他の実施形態において、ステップ170で、1つ以上の第2の接合位置が、半田ボールなしに装着基板上のランディングパッドに直接に接続されたボンディングパッドとして構成される。
方法100(図1)の態様を更に示すために、図2〜図11Bは本開示の電子デバイスパッケージ200の製造における選択されたステップの断面図を示す。図1への参照に続いて、図2は、ステップ110及び115による、金属層215の第1面205及び第2面210をそれぞれ第1絶縁層220及び第2絶縁層225で被覆するステップ後のパッケージ200を示す。
ある場合には、金属層215は銅箔を含む、又は銅箔であるが他の金属又は金属合金を使用することができる。ある場合には、引く続く製造ステップに対応するための十分な剛性を与えるために、金属層215は約2〜150ミクロンの範囲の厚さ230を有する。
ある場合には、第1の絶縁層220及び第2の絶縁層225は、当業者には周知のエポキシベースのフォトレジスト材料、又は他のフォトレジスト材料などの同一又は異なるパターン形成可能材料を含む。当業者には、例えば、一様で連続な絶縁層220、225を形成するためにステップ110又は115の実施に使用できる回転塗布、スプレー塗布又は浸漬塗布などの塗布工程はお馴染みであろう。
第1の絶縁層220の厚さ235の選択には、構造安定性をパッケージ200に与えるために厚さを大きくする要求と、金属層215の第1の面205上の特定の接合位置への引き続くワイヤボンディングと干渉しないように厚さを小さくする要求との兼ね合いを図る。例えば、ある場合には、第1の絶縁層220は約20〜150ミクロンの範囲の厚さ235を有する。第2の絶縁層225は第1の絶縁層220と同一又は異なる厚さを有することができる。
図3Aに、ステップ120に従って金属層215の第1の面205上に接合位置310を露出させるために第1の絶縁層220(図2)をパターン形成するステップ後のパッケージ200を示す。当業者には、所定の相互接続配置パターンに従って、接合位置310を露出させるように第1の絶縁層220内に開口部315を形成させるのに使用できるパターン形成方法はお馴染みであろう。例えば、第1の絶縁層220がフォトレジスト材料から成る場合、層220の個別部分を電磁放射線(例えば、紫外線又は可視光線)に露光させて露光された部分内で化学反応を生じさせることができる。使用されるフォトレジスト材料の種類(例えば、ネガ型フォトレジスト又はポジ型フォトレジスト)に従って、非電磁放射線に露光された部分と比較して、化学反応により、層220の露光部分は溶剤洗浄によって多かれ少なかれ容易に除去することができる。第1の絶縁層220(図2)の電磁放射線の露光部分又は非露光部分を除去することにより、開口部315を有する第1の絶縁層220の残存するパターン形成された第1の絶縁層320になる。
図3Aに示すように、第1の絶縁層220が金属層215上に形成されたので、残存するパターン形成された絶縁層320は金属層215とは同一平面上にない。
図3Aに更に示されるように、ステップ120で露出された接合位置310の一部は、デバイス装着部位325として構成されるが、一方、その他の接合位置310はワイヤボンディングパッド330として構成される。図3Aは、ステップ138による接合位置上に金属めっき層340を堆積させるステップ後のパッケージ300も示す。例えば、一部の実施形態において、金属めっき層340は、銀若しくは金などの貴金属、又は貴金属合金(例えば、ニッケルと金の合金)を含む、又は貴金属、貴金属合金とすることができる。例えば、一部の実施形態において、金属めっき層340は当業者にとってお馴染みの電着工程とすることができる。ある場合には、図3Aに示すように、金属めっき層340はデバイス装着部位325及びワイヤボンディングパッド330として構成された接合位置310上に堆積される。
その他の場合、図3Bに示すように、金属めっき層340はワイヤボンディングパッド330として構成された接合位置310上に堆積され、デバイス装着部位325は絶縁層320の保持された部分350を含む。
図4に、デバイス装着部位325として構成された、金属層215の第1の面205上の接合位置310の1つに電子デバイス410を取り付けるステップ140後の図3Aのパッケージ200を示す。例えば、ICを含む又はICである電子デバイス410が、エポキシ層などの接着性層415を使用してデバイス装着部位325に取り付けることができる。電子デバイス410は、デバイス410とパッケージ200の他のデバイスとの間、又はパッケージ200の外部にあるデバイスへの電気的接続を容易にするために相互接続パッド420を含むこともできる。他の実施形態(図示せず)において、電子デバイス410は絶縁層320の保持された部分350を含むデバイス装着部位325に同様に取り付けることができる(図3B)。
図5に、ワイヤ510を電子デバイス410の相互接続パッド420からワイヤボンディングパッド330として構成された第1の面205上の接合位置310に接合させるステップ145後の図4のパッケージ200を示す。当業者には、金又は銅のワイヤなどのワイヤ510を相互接続パッド420から残存する絶縁層320内の開口部315を通ってワイヤボンディングパッド330へと接合させるために使用できるウェッジボンディング又は接合ボンディングなどのワイヤボンディング工程はお馴染みであろう。残存する絶縁層320の存在により、有利な効果として、配線材料がその対象ワイヤボンディングパッド330以上に間違って接触し、それにより短絡が生じるのを防止するのに役立てることができる。
図6に、モールド610が電子デバイス410を覆い、ワイヤ510がデバイス410に接合されるように金属層215の第1の面205上に絶縁モールド610を堆積させるステップ150後の図5のパッケージ200を示す。例えば、絶縁モールド610は、エポキシ材料などの絶縁材料を、第1の面205を覆い、デバイス410及びその接合されたワイヤ510を取り囲む注入ダイ(図示せず)に注入することによってステップ150の一部として形成することができる。次いで、絶縁材料は注入ダイを除去する前に凝固させることができ、それによりモールド610をもたらす。
図7に、ステップ125による第2の絶縁層225(例えば、図6)のパターン形成した後の図6のパッケージ200を示す。ステップ125でのパターン形成は、ステップ120(図1〜図2)により第1の絶縁層205をパターン形成するために図3の状況において上で説明されたのと実質的に同じ手順を使用して実施することができる。図7に示すように、パターン形成のステップ125の後に、金属層215の第2の面210上の第2の絶縁層710の残存部分は互いに別れ、ステップ120で第1の面205上に露出された接合位置310の真反対側に配置される。例えば、ステップ125で形成された第2の絶縁層710の残存部分それぞれの周囲720は、ステップ120により接合位置310を露出させた開口部315の周囲730と実質的に同一である。第2の絶縁層710の残存部分は、互いに同一平面上にあり、金属層215とは同一平面上にない。
図1〜図7に示すように、ある場合には、金属めっき層340が堆積され(ステップ138)、デバイス410が取り付けられ(ステップ140)、ワイヤ510が接合された(ステップ145)又はモールド610が堆積された(ステップ150)後に、第2の絶縁層225はステップ125でパターン形成することができる。パターン形成されない第2の絶縁層225を保持することにより、有益なことに、これらのステップ138、140、145、150の最中の更なる構造安定性をパッケージに与えることができ、これにより金属層215の変形又は損傷を回避することができる。一方、他の場合において、ステップ138、140、145、150のいずれかのステップ又は全てのステップの前に、ステップ125で第2の絶縁層225のパターン形成を実施することが可能である。このような場合、パターン形成された第1の絶縁層320は、依然としてステップ138、140、145、150の任意の間に所望の構造安定性をパッケージに与えることができる。
図8に、第2の面210上の第2の絶縁層710の残存部分によって覆われない金属層215(図7)の一部を選択的に除去するステップ130後のパッケージ200を示す。
当業者なら、金属層215の一部を選択的に除去する様々な工程に馴染みがあろう。例えば、金属層215の露出された部分(例えば、第2の絶縁層710の残存部分によって覆われない部分)は従来の化学的又は電気化学的エッチング工程によって選択的に除去することができる。
ステップ130を実施した後に残された金属層215(図7)の残存部分は、複数の分離された同一平面上の金属接合層810に対応する。分離された同一平面上の金属接合層810は第1の面205上の接合位置310を含むことができる。図示したように、同一平面上の金属接合層810の各々は金属めっき層340を含むことができる。接合位置310はパターン形成された第1の絶縁層320によって互いに分離される。例えば、一部の実施形態において、パターン形成された第1の絶縁層320によって画定された開口部315のうちの1つの少なくとも1つの縁部(例えば、縁部820)は、金属接合層810のうちの1つの接合位置310の少なくとも1つの縁部(例えば、縁部830)に接触する。ある場合には、開口部315のうちの1つの周囲(例えば、周囲730)は金属接合層810のうちの1つの周囲(例えば、周囲850)に接触する。
同一平面上の金属接合層810は、金属接合層810の形状を歪めることなく層810(例えば、金属めっき層340)へのワイヤボンディング又はボールボンディングを可能にするだけ十分に厚い。例えば、ある場合には、複数の分離された同一平面上の金属接合層810は、それぞれ約100〜150ミクロンの範囲内の同一の厚さ230(図2)を有する。
図8に示すように、ステップ130の選択的な除去工程により、パターン形成された第1の絶縁層320が実質的に無傷のままに残ることが望ましい(例えば、層320の厚さ235(図2)は、ステップ130の実施によって10%未満変化する)。パターン形成された第1の絶縁層320を無傷に保つと、有益なことに、その製造中、又はそれ以降の完成されたパッケージの取扱い中のデバイスパッケージ200の構造安定性を増大させることができる。例えば、開口部315のうちの1つの周囲(例えば、周囲730)を同一平面上の金属接合層810のうちの1つの周囲(例えば、周囲850)に接触させることは、構造安定性を与えるのに役立ち、異なる接合位置310間の離散的な分離を保持するのに役立つ。
図9に、第2の面215上の第2の接合位置910が露出するように第2の絶縁層710(図8)の残存部分を選択的に除去するステップ135の実施後のパッケージ200を示す。既に論じた理由のために、ステップ135の選択的な除去工程により、パターン形成された第1の絶縁層320が実質的に無傷のままに残ることが望ましい(例えば、層320の厚さ235は、ステップ135の実施によって10%未満変化する)。
当業者なら、ステップ135に従って第2の絶縁層710の残存部分を選択的に除去する様々な工程に馴染みがあろう。例えば、選択的な除去ステップ135は、電磁放射線現像された又は現像されないフォトレジストをエッチングするための当業者には周知である異なる薬品を含むことができる。
ある場合には、露出した同一平面上の金属接合層810のアレイがランドグリッドアレイ(LGA)を形成することができる。例えば、第2の接合位置910の少なくとも一部はLGAのボンディングパッド915として構成することができる。他の場合では、第2の接合位置910の少なくとも一部は、ボールグリッドアレイ(BGA)の一部として、半田ボールボンディングパッド915として構成することができる。
図10に、分離された層320それぞれが電子デバイス410を含むようにパターン形成された第1の絶縁層320を分離させるステップ155後のパッケージ200を示す。当業者には、第1の絶縁層320並びに全ての介在金属接合層810又はモールド610内において鋸又はレーザで開口部1005を切断するなどの使用ができる分離工程はお馴染みであろう。
図10に、半田ボールボンディングパッド915として構成された第2の接合位置910を有する同一平面上の金属接合層810の第2の面210に半田ボール1010を接合するステップ160後のパッケージ200も示す。例えば、ステップ160を実施後、金属接合層810のアレイはBGAを形成することができる。開示された方法100の一部の実施形態により、金属層215をエッチング耐性材料でめっきする必要性をなくすことができ、従って、半田ボール1010は金属層810の残存部分に直接に接合される。
図11Aに、装着基板1120上に配置されたランディングパッド1110に半田ボール1010を接合するステップ165後のパッケージ200を示す。例えば、BGAとして構成された金属接合層810アレイ及び半田ボール1010が、半田ボール1010を介してランディングパッド1110のアレイに接合することができる。装着基板1120(例えば、プリント回路基板)は、パッケージ200の電子デバイス410を装着基板1120上の他の電子デバイス(図示せず)に、又はパッケージの外部にあるデバイスに電気的に結合させる導電性線1130を有することができる。しかし、他の場合には、半田ボール1010は、最初にランディングパッド1110に結合させることができ、次いで金属層810のボンディングパッド915に結合させることができる。
或いは図11Bに示すように、パッケージ200は、分離ステップ155後に、ステップ170に従って接合層810の端部上に半田ボール1010(11A図)が存在しない状態でランディングパッド1110に直接接続することができる。例えば、LGAとして構成された金属接合層810のアレイは、ランディングパッド1110のアレイに直接接続することができる。
本開示の別の実施形態は電子デバイスパッケージである。図1〜図11Bの状況で説明された全ての方法は本開示のパッケージを製造するために使用することができる。
図9に示すように、パッケージ200は、複数の分離された同一平面上の金属接合層810のうちの1つの第1の面205(例えば、図3のデバイス装着部位325として構成された部位)に取り付けられた電子デバイス410を備えることができる。パッケージ200は、デバイス410の相互接続パッド420及び複数の同一平面上の金属接合層810のその他の第1の面205(例えば、図3のワイヤボンディングパッド330として構成されたパッド)に接合されたワイヤ510を更に備える。パッケージ200は、複数の分離された同一平面上の金属接合層810とは同一平面上にない絶縁層320も備える。図8に関して述べたように、パターン形成された絶縁層320の開口部315の周囲730は、分離された同一平面上の金属接合層810のうちの1つの周囲850に接触する。
一部の実施形態において、複数の分離された同一平面上の金属接合層810は銅(例えば、銅箔215の部分)及び銀又は金を含む金属めっき層340を含み、絶縁層320はエポキシベースのフォトレジスト材料を含み、ワイヤ510は金を含む又は金から成り、電子デバイス410は1つ以上のICを含む。
ある場合には、図9に示すように、パッケージ200は、複数の同一平面上の金属接合層810の第1の面205を覆うモールド610を更に含むことができる。また、図9に示すように、層810の第2の反対側の面210はモールド810で覆われず、これにより、第2の接合位置910が、例えば、パッケージ200のLGA又はBGAの実施形態においてボンディングパッド915として機能することができる。
図12に、(例えば、図9の視野線12−12に沿った低拡大図を使用した)図9に示されたものと同様の電子デバイスパッケージ200の平面図を示す。図12に示すように、ワイヤボンディングパッド330として構成された、パッケージ200の複数の同一平面上の金属接合層810は、デバイス410に接続できるワイヤ810の数を最大にするようにデバイス410を取り囲むことができる。しかし、見やすいように、図には僅かのワイヤ510のみが示されている。図示するように、ワイヤボンディングパッド330として構成される接合位置310は実質的に円形状とすることができるが、所望に応じて、他の形状(例えば、正方形又は方形)を用いることができる。
パッケージ200の複数の分離された同一平面上の金属接合層810を使用することにより、長い金属トレースを備えたリードフレームを有する一定のデバイスパッケージに見られるものと比較して、電気的寄生効果の発生の低減に役立つことができる。一部の実施形態において、ワイヤボンディングパッド330として構成された、パッケージ200の複数の同一平面上の金属接合層810はそれぞれ約10000μmより小さい(例えば、第1の面205上の)表面積を有する。例えば、正方形のワイヤボンディングパッド330は約100ミクロン×約100ミクロンの寸法以下であることが好ましい。例えば、円形のワイヤボンディングパッド330は約32ミクロン以下の直径であることが好ましい。一部の好ましい実施形態において、各ワイヤボンディングパッド330の第1の面205は25μm〜75μmの範囲の面積を有する。例えば、正方形状のワイヤボンディング330の好ましい実施形態は約25ミクロン×約25ミクロンから約75ミクロン×約75ミクロンの寸法を有する。ボンディングパッド330は他の形状を有することができるがそれぞれ上記の正方形状のパッド330と同じ範囲内の表面積を有することが好ましい。例えば、一部の好ましいワイヤボンディングパッド330はそれぞれ約600〜5600μmの範囲の表面積を有する。
図10に示すように、パッケージ200の一部の実施形態は接合された半田ボール1010を更に含むことができる。例えば、半田ボールボンディングパッド915として構成された、複数の分離された同一平面上の金属接合層810の各々の第2の面210に接合された半田ボールボンディングパッド915のアレイ(例えば、BGA)が存在することができる(図10)。
図11A及び図11Bに更に示すように、パッケージ200の一部の実施形態において、同一平面上の分離された金属接合層810の少なくとも一部の第2の面210は、パッケージ200の装着基板1120(例えば、プリント回路基板)上のランディングパッド1110のアレイ1140に接合されたボンディングパッド915として構成することができる。図11Aに示すように、一部の実施形態において、半田ボールボンディングパッド915のBGAは装着基板1120上のランディングパッド1110のアレイ1140に取り付けることができる。他の実施形態において、図11Bに示すように、装着基板1120上のランディングパッド1110のアレイ1140に接触する半田ボールフリーボンディングパッド915のLGAが存在することができる。
本願に関係する当業者は、他の更なる追加、削除、置換え及び改変を説明された実施形態に加えることができることを理解されよう。

Claims (5)

  1. 電子デバイスパッケージを製造する方法であって、
    金属層の第1の面を第1の絶縁層で被覆するステップ、
    前記金属層の第2の反対側の面を第2の絶縁層で被覆するステップ、
    前記金属層の前記第2の反対側の面に配置された第2の絶縁層の反対側に前記金属層の前記第1の面上に接合位置を露出させるために前記第1の絶縁層をパターン形成するステップ、
    前記第2の反対側の面上の前記第2の絶縁層の残存部分が前記第1の面上の前記接合位置の真反対側に配置されるように前記第2の絶縁層をパターン形成するステップ、
    分離された同一平面上の金属層を形成するために、前記第2の反対側の面上の前記第2の絶縁層の前記残存部分によって覆われない前記金属層の部分を選択的に除去するステップであって、前記分離された同一平面上の金属層は前記接合位置を含む、ステップ、及び
    前記第2の絶縁層の前記残存部分を選択的に除去するステップであって、それにより前記分離された同一平面上の金属層の前記第2の反対側の面上に第2の接合位置を露出させるステップ
    を備える方法。
  2. 請求項1の方法であって、前記パターン形成された第1の絶縁層が前記接合位置と同一平面上にない、方法。
  3. 請求項1の方法であって、前記接合位置が、前記パターン形成された第1の絶縁層によって互いに分離される方法。
  4. 請求項1の方法であって、前記パターン形成された第1の絶縁層内の複数の開口部のうちの1つの周囲が、前記分離された同一平面上の金属層のうちの1つの周囲と接触する、方法。
  5. 請求項1の方法であって、さらに、前記パターン形成された第1の絶縁層の分離された層それぞれがデバイス装着部位として構成された前記接合位置の少なくとも1つを含むように前記パターン形成された第1の絶縁層を分離させるステップを含む方法。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100015340A1 (en) * 2008-07-17 2010-01-21 Zenergy Power Inc. COMPOSITIONS AND METHODS FOR THE MANUFACTURE OF RARE EARTH METAL-Ba2Cu3O7-delta THIN FILMS
US7993981B2 (en) 2009-06-11 2011-08-09 Lsi Corporation Electronic device package and method of manufacture
US8525334B2 (en) * 2010-04-27 2013-09-03 International Rectifier Corporation Semiconductor on semiconductor substrate multi-chip-scale package
TWI427716B (zh) 2010-06-04 2014-02-21 矽品精密工業股份有限公司 無載具之半導體封裝件及其製法
US9142426B2 (en) * 2011-06-20 2015-09-22 Cyntec Co., Ltd. Stack frame for electrical connections and the method to fabricate thereof
US8525312B2 (en) * 2011-08-12 2013-09-03 Tessera, Inc. Area array quad flat no-lead (QFN) package
US9275877B2 (en) * 2011-09-20 2016-03-01 Stats Chippac, Ltd. Semiconductor device and method of forming semiconductor package using panel form carrier
US9129951B2 (en) * 2013-10-17 2015-09-08 Freescale Semiconductor, Inc. Coated lead frame bond finger

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05327224A (ja) * 1992-05-22 1993-12-10 Dainippon Printing Co Ltd 多層配線基板の製造方法及びその製造方法で製造される多層配線基板
JPH11135546A (ja) * 1997-10-31 1999-05-21 Nec Corp 樹脂封止型半導体装置及びその製造方法
US6498099B1 (en) * 1998-06-10 2002-12-24 Asat Ltd. Leadless plastic chip carrier with etch back pad singulation
US6635957B2 (en) * 1998-06-10 2003-10-21 Asat Ltd. Leadless plastic chip carrier with etch back pad singulation and die attach pad array
US6229200B1 (en) * 1998-06-10 2001-05-08 Asat Limited Saw-singulated leadless plastic chip carrier
US6306685B1 (en) * 2000-02-01 2001-10-23 Advanced Semiconductor Engineering, Inc. Method of molding a bump chip carrier and structure made thereby
JP4034073B2 (ja) * 2001-05-11 2008-01-16 株式会社ルネサステクノロジ 半導体装置の製造方法
WO2004015769A1 (de) * 2002-08-05 2004-02-19 Osram Opto Semiconductors Gmbh Verfahren zum herstellen eines elektrischen leiterrahmens, verfahren zum herstellen eines oberflächenmontierbaren halbleiterbauelements und leiterrahmenstreifen
JPWO2004075293A1 (ja) * 2003-02-19 2006-06-01 日立化成工業株式会社 半導体用接着フィルム、これを用いた接着フィルム付金属板、接着フィルム付配線回路及び半導体装置並びに半導体装置の製造方法
WO2006105735A1 (en) * 2005-04-07 2006-10-12 Jiangsu Changjiang Electronics Technology Co., Ltd. Package structure with flat bumps for integrate circuit or discrete device and method of manufacture the same
US7851896B2 (en) * 2005-07-14 2010-12-14 Chipmos Technologies Inc. Quad flat non-leaded chip package
TWI255561B (en) * 2005-07-21 2006-05-21 Chipmos Technologies Inc Manufacturing process for chip package without core
US7803667B2 (en) * 2005-07-21 2010-09-28 Chipmos Technologies Inc. Manufacturing process for a quad flat non-leaded chip package structure
US20090068797A1 (en) * 2005-07-21 2009-03-12 Chipmos Technologies Inc. Manufacturing process for a quad flat non-leaded chip package structure
US7803666B2 (en) * 2005-07-21 2010-09-28 Chipmos Technologies Inc. Manufacturing process for a Quad Flat Non-leaded chip package structure
US7795079B2 (en) * 2005-07-21 2010-09-14 Chipmos Technologies Inc. Manufacturing process for a quad flat non-leaded chip package structure
TWI293237B (en) * 2005-12-30 2008-02-01 Advanced Semiconductor Eng Method for manufacturing a substrate embedded with an electronic component and device from the same
JP5113346B2 (ja) * 2006-05-22 2013-01-09 日立電線株式会社 電子装置用基板およびその製造方法、ならびに電子装置およびその製造方法
CN100524676C (zh) * 2007-01-18 2009-08-05 南茂科技股份有限公司 冲裁式无外引脚封装构造及其制造方法
US7875988B2 (en) * 2007-07-31 2011-01-25 Seiko Epson Corporation Substrate and manufacturing method of the same, and semiconductor device and manufacturing method of the same
US7786557B2 (en) * 2008-05-19 2010-08-31 Mediatek Inc. QFN Semiconductor package
US7919851B2 (en) * 2008-06-05 2011-04-05 Powertech Technology Inc. Laminate substrate and semiconductor package utilizing the substrate
US7838332B2 (en) * 2008-11-26 2010-11-23 Infineon Technologies Ag Method of manufacturing a semiconductor package with a bump using a carrier
US7993981B2 (en) 2009-06-11 2011-08-09 Lsi Corporation Electronic device package and method of manufacture

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