JP2010287893A - 電子デバイスパッケージ及び製造方法 - Google Patents

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Abstract

【課題】電子デバイスパッケージの製造方法を提供する。
【解決手段】金属層の第１の面を第１の絶縁層で被覆し、金属層の第２の反対側の面を第２の絶縁層で被覆する。第２の反対側の面上の第２の絶縁層の残存部分が、第１の面上の接合位置の真反対側に配置されるように金属層の第１の面に接合位置を露出させるために第１の絶縁層をパターン形成し、第２の絶縁層をパターン形成する。分離された同一平面上の金属層を形成するために第２の反対側の面上で第２の絶縁層の残存部分によって覆われない金属層の部分を選択的に除去する。分離された同一平面上の金属層は接合位置を含む。第２の絶縁層の残存部分を選択的に除去し、これにより分離された同一平面上の金属層の第２の反対側の面上に第２の接合位置を露出させる。
【選択図】図１

Description

本願は、概略として、電子デバイスパッケージ及びそれらの製造方法、並びに、より具体的には、分離した金属接合層を備えたデバイスパッケージを対象とする。
現在のリードフレームベースのパッケージは銅箔内にエッチングされた銅のトレースを含む。これらのトレースは集積回路（ＩＣ）と外部のパッケージ周辺のリード線との間の電気的接続の一部である。エッチング分解能の限界のために、これらの銅のトレースにより、横方向次元のパッケージのサイズが増大する。トレースが長いほど、ＩＣから及びＩＣへ送信される電気信号と干渉し得る電気的寄生効果の可能性は高くなる。その上に、銅トレースのパターン形成はエッチング耐性のある金属で銅箔をめっきすることによってよく定義される（例えば、ニッケル−パラジウム合金）。しかし、このようなパターン形成方式は、複数のマスキング及びめっきのステップを必要とすることが多く、これは製造コストに追加され得る。
本開示の一実施形態は電子デバイスパッケージを製造する方法である。この方法は、金属層の第１の面を第１の絶縁層で被覆するステップ、及び金属層の第２の反対側の面を第２の絶縁層で被覆するステップを備える。方法は更に、金属層の第１の面上に接合位置を露出させるために第１の絶縁層をパターン形成するステップ、及び第２の反対側の面上の第２の絶縁層の残存部分が第１の面上の接合位置の真反対側に配置されるように第２の絶縁層をパターン形成するステップを備える。方法は、分離された同一平面上の金属層を形成するために第２の反対側の面上の第２の絶縁層の残存部分によって覆われない金属層の一部を選択的に除去するステップも備える。分離された同一平面上の金属層は接合位置を含む。方法は、第２の絶縁層の残存部分を選択的に取り除くステップも備え、これにより、分離された同一平面上の金属層の第２の反対側の面上に第２の接合位置を露出させる。
別の実施形態は、電子デバイスパッケージである。パッケージは、デバイスの取付け部位として構成された複数の同一平面上の分離された金属接合層のうちの１つの第１の面に取り付けられた電子デバイスを備える。デバイスは、電子デバイスの相互接続パッド、及びワイヤボンディングパッドとして構成された、他の分離された同一平面上の金属接合層の第１の面に接合されたワイヤも備える。デバイスは、分離された同一平面上の金属接合層と同一平面上にない絶縁層を更に含む。絶縁層の開口部の周囲は、ワイヤが接合された同一平面上の分離された金属接合層の周囲に接触する。
次に、添付の図面と共に以下の説明を参照する。
本開示による電子デバイスパッケージの例示の製造方法の流れ図である。 図２は、本開示の電子デバイスパッケージの製造における選択されたステップ、例えば、図１に示されたステップによって製造された際の断面図である。 図３Ａは、本開示の電子デバイスパッケージの製造における選択されたステップ、例えば、図１に示されたステップによって製造された際の断面図である。 図３Ｂは、本開示の電子デバイスパッケージの製造における選択されたステップ、例えば、図１に示されたステップによって製造された際の断面図である。 図４は、本開示の電子デバイスパッケージの製造における選択されたステップ、例えば、図１に示されたステップによって製造された際の断面図である。 図５は、本開示の電子デバイスパッケージの製造における選択されたステップ、例えば、図１に示されたステップによって製造された際の断面図である。 図６は、本開示の電子デバイスパッケージの製造における選択されたステップ、例えば、図１に示されたステップによって製造された際の断面図である。 図７は、本開示の電子デバイスパッケージの製造における選択されたステップ、例えば、図１に示されたステップによって製造された際の断面図である。 図８は、本開示の電子デバイスパッケージの製造における選択されたステップ、例えば、図１に示されたステップによって製造された際の断面図である。 図９は、本開示の電子デバイスパッケージの製造における選択されたステップ、例えば、図１に示されたステップによって製造された際の断面図である。 図１０は、本開示の電子デバイスパッケージの製造における選択されたステップ、例えば、図１に示されたステップによって製造された際の断面図である。 図１１Ａは、本開示の電子デバイスパッケージの製造における選択されたステップ、例えば、図１に示されたステップによって製造された際の断面図である。 図１１Ｂは、本開示の電子デバイスパッケージの製造における選択されたステップ、例えば、図１に示されたステップによって製造された際の断面図である。 図９に示された電子デバイスパッケージなどの、本開示の例示の電子デバイスパッケージの平面図である。
本開示は、絶縁層によって分離された接合位置を有する分離された金属層をもたらすための両面パターン形成工程を用いた電子デバイスパッケージの製造方法を提供する。開示された方法は、エッチング耐性のある金属をパターン形成する必要性をなくし、それにより製造工程のコストを簡素化し、低減する。絶縁層はパッケージに構造安定性を与える。パッケージ内で分離された金属層を使用することは電気的寄生効果の発生を阻止するのに役立つ。
本開示の一実施形態は電子デバイスパッケージの製造方法である。図１は電子デバイスパッケージを製造する例示の方法１００の流れ図を示す。方法１００は、金属層の第１の面を第１の絶縁層で被覆するステップ１１０、及び金属層の第２の反対側の面を第２の絶縁層で被覆するステップ１１５を含む。方法１００は、金属層の第１の面上に接合位置を露出させるために第１の絶縁層をパターン形成するステップ１２０も含む。方法１００は、第２の面上の第２の絶縁層の残存部分が、金属層の第１の面上の接合位置の真反対側に配置されるように第２の絶縁層をパターン形成するステップ１２５も含む。ある場合には、金属層の両面が絶縁層で塗布され（ステップ１１０、１１５）、次いで絶縁層がパターン形成される（ステップ１２０、１２５）。他の場合には、第１の面が塗布され、第１の絶縁層がパターン形成され（ステップ１１０及び１２０）、次いで、第２の面が塗布され、第２の絶縁層がパターン形成される（ステップ１１５及び１２５）。更に他の場合には、方法１００における更なるステップが実施されるまで（例えば、以下に論じるように、１つ以上のステップ１３８〜１５５）ステップ１２５で第２の絶縁層はパターン形成されない。
方法１００は、分離された同一平面上の金属層を形成するために第２の反対側の面上の第２の絶縁層（例えば、パターン形成された第２の絶縁層）の残存部分によって覆われない金属層の一部を選択的に除去するステップ１３０を更に含む。分離された同一平面上の金属層は接合位置を含む。方法１００は、分離された同一平面上の金属層の残存部分の第２の反対側の面上に第２の接合位置が露出するように、第２の絶縁層の残存部分を選択的に除去するステップ１３５も含む。
図１に更に示されるように、一部の実施形態において、方法１００は、金属めっき層を金属層の第１の面の接合位置の少なくとも１つに堆積させるステップ１３８を更に含む。この金属めっき層は、接合位置への引き続くワイヤボンディングを容易にさせることができる。
図１に更に示されるように、一部の実施形態において、方法１００は、電子デバイスをデバイス装着部位に取り付けるステップ１４０を更に含む。ある場合には、金属層の第１の面上の接合位置の少なくとも１つはデバイス装着部位として構成される。ある場合には、電子デバイスはデバイス装着部位として構成された、接合位置上に堆積された金属めっきに取り付けられる。他の場合には、電子デバイスはデバイス装着部位上の第１の絶縁層の保持された部分に取り付けられる。ある場合には、ステップ１４０において、複数の電子デバイスは、それぞれ、例えば、製造された幾つかのパッケージを収容するのに十分大きい金属層上に配置された異なるデバイス装着部位に取り付けられる。
一部の実施形態において、方法１００は、電子デバイスの相互接続パッドからのワイヤをワイヤボンディングパッドとして構成された、金属層の第１の面上の接合位置に接合させるステップ１４５も含む。
方法１００は、モールドが、電子デバイス（又は複数のデバイス）及びその接合されたワイヤを覆うように金属層の第１の面上に絶縁モールドを堆積させるステップ１５０を更に含むことができる。方法１００は、第１の絶縁層の分離された層の各々がデバイス装着部位として構成された接合位置、場合によっては、そこに取り付けられた電子デバイスを有する接合位置を備えるように（例えば、ステップ１２０で形成された）パターン形成された第１の絶縁層を分離させるステップ１５５を含むこともできる。
また、図１に示すように一部の実施形態において、方法１００は、半田ボールボンディングパッドとして構成された分離された同一平面上の金属層の第２の面の第２の接合位置に半田ボールを接合させるステップ１６０を含むことができる。ステップ１６５で、半田ボールは装着基板上に配置されたランディングパッドに接合することができる。或いは、他の実施形態において、ステップ１７０で、１つ以上の第２の接合位置が、半田ボールなしに装着基板上のランディングパッドに直接に接続されたボンディングパッドとして構成される。
方法１００（図１）の態様を更に示すために、図２〜図１１Ｂは本開示の電子デバイスパッケージ２００の製造における選択されたステップの断面図を示す。図１への参照に続いて、図２は、ステップ１１０及び１１５による、金属層２１５の第１面２０５及び第２面２１０をそれぞれ第１絶縁層２２０及び第２絶縁層２２５で被覆するステップ後のパッケージ２００を示す。
ある場合には、金属層２１５は銅箔を含む、又は銅箔であるが他の金属又は金属合金を使用することができる。ある場合には、引く続く製造ステップに対応するための十分な剛性を与えるために、金属層２１５は約２〜１５０ミクロンの範囲の厚さ２３０を有する。
ある場合には、第１の絶縁層２２０及び第２の絶縁層２２５は、当業者には周知のエポキシベースのフォトレジスト材料、又は他のフォトレジスト材料などの同一又は異なるパターン形成可能材料を含む。当業者には、例えば、一様で連続な絶縁層２２０、２２５を形成するためにステップ１１０又は１１５の実施に使用できる回転塗布、スプレー塗布又は浸漬塗布などの塗布工程はお馴染みであろう。
第１の絶縁層２２０の厚さ２３５の選択には、構造安定性をパッケージ２００に与えるために厚さを大きくする要求と、金属層２１５の第１の面２０５上の特定の接合位置への引き続くワイヤボンディングと干渉しないように厚さを小さくする要求との兼ね合いを図る。例えば、ある場合には、第１の絶縁層２２０は約２０〜１５０ミクロンの範囲の厚さ２３５を有する。第２の絶縁層２２５は第１の絶縁層２２０と同一又は異なる厚さを有することができる。
図３Ａに、ステップ１２０に従って金属層２１５の第１の面２０５上に接合位置３１０を露出させるために第１の絶縁層２２０（図２）をパターン形成するステップ後のパッケージ２００を示す。当業者には、所定の相互接続配置パターンに従って、接合位置３１０を露出させるように第１の絶縁層２２０内に開口部３１５を形成させるのに使用できるパターン形成方法はお馴染みであろう。例えば、第１の絶縁層２２０がフォトレジスト材料から成る場合、層２２０の個別部分を電磁放射線（例えば、紫外線又は可視光線）に露光させて露光された部分内で化学反応を生じさせることができる。使用されるフォトレジスト材料の種類（例えば、ネガ型フォトレジスト又はポジ型フォトレジスト）に従って、非電磁放射線に露光された部分と比較して、化学反応により、層２２０の露光部分は溶剤洗浄によって多かれ少なかれ容易に除去することができる。第１の絶縁層２２０（図２）の電磁放射線の露光部分又は非露光部分を除去することにより、開口部３１５を有する第１の絶縁層２２０の残存するパターン形成された第１の絶縁層３２０になる。
図３Ａに示すように、第１の絶縁層２２０が金属層２１５上に形成されたので、残存するパターン形成された絶縁層３２０は金属層２１５とは同一平面上にない。
図３Ａに更に示されるように、ステップ１２０で露出された接合位置３１０の一部は、デバイス装着部位３２５として構成されるが、一方、その他の接合位置３１０はワイヤボンディングパッド３３０として構成される。図３Ａは、ステップ１３８による接合位置上に金属めっき層３４０を堆積させるステップ後のパッケージ３００も示す。例えば、一部の実施形態において、金属めっき層３４０は、銀若しくは金などの貴金属、又は貴金属合金（例えば、ニッケルと金の合金）を含む、又は貴金属、貴金属合金とすることができる。例えば、一部の実施形態において、金属めっき層３４０は当業者にとってお馴染みの電着工程とすることができる。ある場合には、図３Ａに示すように、金属めっき層３４０はデバイス装着部位３２５及びワイヤボンディングパッド３３０として構成された接合位置３１０上に堆積される。
その他の場合、図３Ｂに示すように、金属めっき層３４０はワイヤボンディングパッド３３０として構成された接合位置３１０上に堆積され、デバイス装着部位３２５は絶縁層３２０の保持された部分３５０を含む。
図４に、デバイス装着部位３２５として構成された、金属層２１５の第１の面２０５上の接合位置３１０の１つに電子デバイス４１０を取り付けるステップ１４０後の図３Ａのパッケージ２００を示す。例えば、ＩＣを含む又はＩＣである電子デバイス４１０が、エポキシ層などの接着性層４１５を使用してデバイス装着部位３２５に取り付けることができる。電子デバイス４１０は、デバイス４１０とパッケージ２００の他のデバイスとの間、又はパッケージ２００の外部にあるデバイスへの電気的接続を容易にするために相互接続パッド４２０を含むこともできる。他の実施形態（図示せず）において、電子デバイス４１０は絶縁層３２０の保持された部分３５０を含むデバイス装着部位３２５に同様に取り付けることができる（図３Ｂ）。
図５に、ワイヤ５１０を電子デバイス４１０の相互接続パッド４２０からワイヤボンディングパッド３３０として構成された第１の面２０５上の接合位置３１０に接合させるステップ１４５後の図４のパッケージ２００を示す。当業者には、金又は銅のワイヤなどのワイヤ５１０を相互接続パッド４２０から残存する絶縁層３２０内の開口部３１５を通ってワイヤボンディングパッド３３０へと接合させるために使用できるウェッジボンディング又は接合ボンディングなどのワイヤボンディング工程はお馴染みであろう。残存する絶縁層３２０の存在により、有利な効果として、配線材料がその対象ワイヤボンディングパッド３３０以上に間違って接触し、それにより短絡が生じるのを防止するのに役立てることができる。
図６に、モールド６１０が電子デバイス４１０を覆い、ワイヤ５１０がデバイス４１０に接合されるように金属層２１５の第１の面２０５上に絶縁モールド６１０を堆積させるステップ１５０後の図５のパッケージ２００を示す。例えば、絶縁モールド６１０は、エポキシ材料などの絶縁材料を、第１の面２０５を覆い、デバイス４１０及びその接合されたワイヤ５１０を取り囲む注入ダイ（図示せず）に注入することによってステップ１５０の一部として形成することができる。次いで、絶縁材料は注入ダイを除去する前に凝固させることができ、それによりモールド６１０をもたらす。
図７に、ステップ１２５による第２の絶縁層２２５（例えば、図６）のパターン形成した後の図６のパッケージ２００を示す。ステップ１２５でのパターン形成は、ステップ１２０（図１〜図２）により第１の絶縁層２０５をパターン形成するために図３の状況において上で説明されたのと実質的に同じ手順を使用して実施することができる。図７に示すように、パターン形成のステップ１２５の後に、金属層２１５の第２の面２１０上の第２の絶縁層７１０の残存部分は互いに別れ、ステップ１２０で第１の面２０５上に露出された接合位置３１０の真反対側に配置される。例えば、ステップ１２５で形成された第２の絶縁層７１０の残存部分それぞれの周囲７２０は、ステップ１２０により接合位置３１０を露出させた開口部３１５の周囲７３０と実質的に同一である。第２の絶縁層７１０の残存部分は、互いに同一平面上にあり、金属層２１５とは同一平面上にない。
図１〜図７に示すように、ある場合には、金属めっき層３４０が堆積され（ステップ１３８）、デバイス４１０が取り付けられ（ステップ１４０）、ワイヤ５１０が接合された（ステップ１４５）又はモールド６１０が堆積された（ステップ１５０）後に、第２の絶縁層２２５はステップ１２５でパターン形成することができる。パターン形成されない第２の絶縁層２２５を保持することにより、有益なことに、これらのステップ１３８、１４０、１４５、１５０の最中の更なる構造安定性をパッケージに与えることができ、これにより金属層２１５の変形又は損傷を回避することができる。一方、他の場合において、ステップ１３８、１４０、１４５、１５０のいずれかのステップ又は全てのステップの前に、ステップ１２５で第２の絶縁層２２５のパターン形成を実施することが可能である。このような場合、パターン形成された第１の絶縁層３２０は、依然としてステップ１３８、１４０、１４５、１５０の任意の間に所望の構造安定性をパッケージに与えることができる。
図８に、第２の面２１０上の第２の絶縁層７１０の残存部分によって覆われない金属層２１５（図７）の一部を選択的に除去するステップ１３０後のパッケージ２００を示す。
当業者なら、金属層２１５の一部を選択的に除去する様々な工程に馴染みがあろう。例えば、金属層２１５の露出された部分（例えば、第２の絶縁層７１０の残存部分によって覆われない部分）は従来の化学的又は電気化学的エッチング工程によって選択的に除去することができる。
ステップ１３０を実施した後に残された金属層２１５（図７）の残存部分は、複数の分離された同一平面上の金属接合層８１０に対応する。分離された同一平面上の金属接合層８１０は第１の面２０５上の接合位置３１０を含むことができる。図示したように、同一平面上の金属接合層８１０の各々は金属めっき層３４０を含むことができる。接合位置３１０はパターン形成された第１の絶縁層３２０によって互いに分離される。例えば、一部の実施形態において、パターン形成された第１の絶縁層３２０によって画定された開口部３１５のうちの１つの少なくとも１つの縁部（例えば、縁部８２０）は、金属接合層８１０のうちの１つの接合位置３１０の少なくとも１つの縁部（例えば、縁部８３０）に接触する。ある場合には、開口部３１５のうちの１つの周囲（例えば、周囲７３０）は金属接合層８１０のうちの１つの周囲（例えば、周囲８５０）に接触する。
同一平面上の金属接合層８１０は、金属接合層８１０の形状を歪めることなく層８１０（例えば、金属めっき層３４０）へのワイヤボンディング又はボールボンディングを可能にするだけ十分に厚い。例えば、ある場合には、複数の分離された同一平面上の金属接合層８１０は、それぞれ約１００〜１５０ミクロンの範囲内の同一の厚さ２３０（図２）を有する。
図８に示すように、ステップ１３０の選択的な除去工程により、パターン形成された第１の絶縁層３２０が実質的に無傷のままに残ることが望ましい（例えば、層３２０の厚さ２３５（図２）は、ステップ１３０の実施によって１０％未満変化する）。パターン形成された第１の絶縁層３２０を無傷に保つと、有益なことに、その製造中、又はそれ以降の完成されたパッケージの取扱い中のデバイスパッケージ２００の構造安定性を増大させることができる。例えば、開口部３１５のうちの１つの周囲（例えば、周囲７３０）を同一平面上の金属接合層８１０のうちの１つの周囲（例えば、周囲８５０）に接触させることは、構造安定性を与えるのに役立ち、異なる接合位置３１０間の離散的な分離を保持するのに役立つ。
図９に、第２の面２１５上の第２の接合位置９１０が露出するように第２の絶縁層７１０（図８）の残存部分を選択的に除去するステップ１３５の実施後のパッケージ２００を示す。既に論じた理由のために、ステップ１３５の選択的な除去工程により、パターン形成された第１の絶縁層３２０が実質的に無傷のままに残ることが望ましい（例えば、層３２０の厚さ２３５は、ステップ１３５の実施によって１０％未満変化する）。
当業者なら、ステップ１３５に従って第２の絶縁層７１０の残存部分を選択的に除去する様々な工程に馴染みがあろう。例えば、選択的な除去ステップ１３５は、電磁放射線現像された又は現像されないフォトレジストをエッチングするための当業者には周知である異なる薬品を含むことができる。
ある場合には、露出した同一平面上の金属接合層８１０のアレイがランドグリッドアレイ（ＬＧＡ）を形成することができる。例えば、第２の接合位置９１０の少なくとも一部はＬＧＡのボンディングパッド９１５として構成することができる。他の場合では、第２の接合位置９１０の少なくとも一部は、ボールグリッドアレイ（ＢＧＡ）の一部として、半田ボールボンディングパッド９１５として構成することができる。
図１０に、分離された層３２０それぞれが電子デバイス４１０を含むようにパターン形成された第１の絶縁層３２０を分離させるステップ１５５後のパッケージ２００を示す。当業者には、第１の絶縁層３２０並びに全ての介在金属接合層８１０又はモールド６１０内において鋸又はレーザで開口部１００５を切断するなどの使用ができる分離工程はお馴染みであろう。
図１０に、半田ボールボンディングパッド９１５として構成された第２の接合位置９１０を有する同一平面上の金属接合層８１０の第２の面２１０に半田ボール１０１０を接合するステップ１６０後のパッケージ２００も示す。例えば、ステップ１６０を実施後、金属接合層８１０のアレイはＢＧＡを形成することができる。開示された方法１００の一部の実施形態により、金属層２１５をエッチング耐性材料でめっきする必要性をなくすことができ、従って、半田ボール１０１０は金属層８１０の残存部分に直接に接合される。
図１１Ａに、装着基板１１２０上に配置されたランディングパッド１１１０に半田ボール１０１０を接合するステップ１６５後のパッケージ２００を示す。例えば、ＢＧＡとして構成された金属接合層８１０アレイ及び半田ボール１０１０が、半田ボール１０１０を介してランディングパッド１１１０のアレイに接合することができる。装着基板１１２０（例えば、プリント回路基板）は、パッケージ２００の電子デバイス４１０を装着基板１１２０上の他の電子デバイス（図示せず）に、又はパッケージの外部にあるデバイスに電気的に結合させる導電性線１１３０を有することができる。しかし、他の場合には、半田ボール１０１０は、最初にランディングパッド１１１０に結合させることができ、次いで金属層８１０のボンディングパッド９１５に結合させることができる。
或いは図１１Ｂに示すように、パッケージ２００は、分離ステップ１５５後に、ステップ１７０に従って接合層８１０の端部上に半田ボール１０１０（１１Ａ図）が存在しない状態でランディングパッド１１１０に直接接続することができる。例えば、ＬＧＡとして構成された金属接合層８１０のアレイは、ランディングパッド１１１０のアレイに直接接続することができる。
本開示の別の実施形態は電子デバイスパッケージである。図１〜図１１Ｂの状況で説明された全ての方法は本開示のパッケージを製造するために使用することができる。
図９に示すように、パッケージ２００は、複数の分離された同一平面上の金属接合層８１０のうちの１つの第１の面２０５（例えば、図３のデバイス装着部位３２５として構成された部位）に取り付けられた電子デバイス４１０を備えることができる。パッケージ２００は、デバイス４１０の相互接続パッド４２０及び複数の同一平面上の金属接合層８１０のその他の第１の面２０５（例えば、図３のワイヤボンディングパッド３３０として構成されたパッド）に接合されたワイヤ５１０を更に備える。パッケージ２００は、複数の分離された同一平面上の金属接合層８１０とは同一平面上にない絶縁層３２０も備える。図８に関して述べたように、パターン形成された絶縁層３２０の開口部３１５の周囲７３０は、分離された同一平面上の金属接合層８１０のうちの１つの周囲８５０に接触する。
一部の実施形態において、複数の分離された同一平面上の金属接合層８１０は銅（例えば、銅箔２１５の部分）及び銀又は金を含む金属めっき層３４０を含み、絶縁層３２０はエポキシベースのフォトレジスト材料を含み、ワイヤ５１０は金を含む又は金から成り、電子デバイス４１０は１つ以上のＩＣを含む。
ある場合には、図９に示すように、パッケージ２００は、複数の同一平面上の金属接合層８１０の第１の面２０５を覆うモールド６１０を更に含むことができる。また、図９に示すように、層８１０の第２の反対側の面２１０はモールド８１０で覆われず、これにより、第２の接合位置９１０が、例えば、パッケージ２００のＬＧＡ又はＢＧＡの実施形態においてボンディングパッド９１５として機能することができる。
図１２に、（例えば、図９の視野線１２−１２に沿った低拡大図を使用した）図９に示されたものと同様の電子デバイスパッケージ２００の平面図を示す。図１２に示すように、ワイヤボンディングパッド３３０として構成された、パッケージ２００の複数の同一平面上の金属接合層８１０は、デバイス４１０に接続できるワイヤ８１０の数を最大にするようにデバイス４１０を取り囲むことができる。しかし、見やすいように、図には僅かのワイヤ５１０のみが示されている。図示するように、ワイヤボンディングパッド３３０として構成される接合位置３１０は実質的に円形状とすることができるが、所望に応じて、他の形状（例えば、正方形又は方形）を用いることができる。
パッケージ２００の複数の分離された同一平面上の金属接合層８１０を使用することにより、長い金属トレースを備えたリードフレームを有する一定のデバイスパッケージに見られるものと比較して、電気的寄生効果の発生の低減に役立つことができる。一部の実施形態において、ワイヤボンディングパッド３３０として構成された、パッケージ２００の複数の同一平面上の金属接合層８１０はそれぞれ約１００００μｍ２より小さい（例えば、第１の面２０５上の）表面積を有する。例えば、正方形のワイヤボンディングパッド３３０は約１００ミクロン×約１００ミクロンの寸法以下であることが好ましい。例えば、円形のワイヤボンディングパッド３３０は約３２ミクロン以下の直径であることが好ましい。一部の好ましい実施形態において、各ワイヤボンディングパッド３３０の第１の面２０５は２５μｍ２〜７５μｍ２の範囲の面積を有する。例えば、正方形状のワイヤボンディング３３０の好ましい実施形態は約２５ミクロン×約２５ミクロンから約７５ミクロン×約７５ミクロンの寸法を有する。ボンディングパッド３３０は他の形状を有することができるがそれぞれ上記の正方形状のパッド３３０と同じ範囲内の表面積を有することが好ましい。例えば、一部の好ましいワイヤボンディングパッド３３０はそれぞれ約６００〜５６００μｍ２の範囲の表面積を有する。
図１０に示すように、パッケージ２００の一部の実施形態は接合された半田ボール１０１０を更に含むことができる。例えば、半田ボールボンディングパッド９１５として構成された、複数の分離された同一平面上の金属接合層８１０の各々の第２の面２１０に接合された半田ボールボンディングパッド９１５のアレイ（例えば、ＢＧＡ）が存在することができる（図１０）。
図１１Ａ及び図１１Ｂに更に示すように、パッケージ２００の一部の実施形態において、同一平面上の分離された金属接合層８１０の少なくとも一部の第２の面２１０は、パッケージ２００の装着基板１１２０（例えば、プリント回路基板）上のランディングパッド１１１０のアレイ１１４０に接合されたボンディングパッド９１５として構成することができる。図１１Ａに示すように、一部の実施形態において、半田ボールボンディングパッド９１５のＢＧＡは装着基板１１２０上のランディングパッド１１１０のアレイ１１４０に取り付けることができる。他の実施形態において、図１１Ｂに示すように、装着基板１１２０上のランディングパッド１１１０のアレイ１１４０に接触する半田ボールフリーボンディングパッド９１５のＬＧＡが存在することができる。
本願に関係する当業者は、他の更なる追加、削除、置換え及び改変を説明された実施形態に加えることができることを理解されよう。

Claims (10)

  1. 電子デバイスパッケージを製造する方法であって、
    金属層の第１の面を第１の絶縁層で被覆するステップ、
    前記金属層の第２の反対側の面を第２の絶縁層で被覆するステップ、
    前記金属層の前記第１の面上に接合位置を露出させるために前記第１の絶縁層をパターン形成するステップ、
    前記第２の反対側の面上の前記第２の絶縁層の残存部分が前記第１の面上の前記接合位置の真反対側に配置されるように前記第２の絶縁層をパターン形成するステップ、
    分離された同一平面上の金属層を形成するために、前記第２の反対側の面上の前記第２の絶縁層の前記残存部分によって覆われない前記金属層の部分を選択的に除去するステップであって、前記分離された同一平面上の金属層は前記接合位置を含む、ステップ、及び
    前記第２の絶縁層の前記残存部分を選択的に除去するステップであって、それにより前記分離された同一平面上の金属層の前記第２の反対側の面上に第２の接合位置を露出させるステップ
    を備える方法。
  2. 請求項１の方法であって、前記パターン形成された第１の絶縁層が前記接合位置と同一平面上にない、方法。
  3. 請求項１の方法であって、前記接合位置が、前記パターン形成された第１の絶縁層によって互いに分離される方法。
  4. 請求項１の方法であって、前記パターン形成された第１の絶縁層内の複数の開口部のうちの１つの周囲が、前記分離された同一平面上の金属層のうちの１つの周囲と接触する、方法。
  5. 請求項１の方法であって、さらに、前記パターン形成された第１の絶縁層の分離された層それぞれがデバイス装着部位として構成された前記接合位置の少なくとも１つを含むように前記パターン形成された第１の絶縁層を分離させるステップを含む方法。
  6. 電子デバイスパッケージであって、
    デバイス装着部位として構成された複数の分離された同一平面上の金属接合層のうちの１つの第１の面に取り付けられた電子デバイス、
    前記電子デバイスの相互接続パッド及びワイヤボンディングパッドとして構成された前記分離された同一平面上の金属接合層のうちのその他の前記第１の面に接合されたワイヤ、並びに
    前記分離された同一平面上の金属接合層と同一平面上にない絶縁層であって、前記絶縁層の開口部の周囲が、前記ワイヤが接合された、前記分離された同一平面上の金属接合層の周囲に接触する絶縁層
    を備えたデバイスパッケージ。
  7. 請求項６のデバイスパッケージであって、前記同一平面上の分離された金属接合層の前記第１の面を覆うモールドを更に含み、前記同一平面上の分離された金属接合層の第２の反対側の面が前記モールドで覆われていない、デバイスパッケージ。
  8. 請求項６のデバイスパッケージであって、前記同一平面上の分離された金属接着層が銅層を含み、前記絶縁層がエポキシベースのフォトレジスト材料層を含み、前記ワイヤが金又は銅のワイヤを含み、前記電子デバイスが集積回路を含むデバイスパッケージ。
  9. 請求項６のデバイスパッケージであって、前記同一平面上の分離された金属接合層のうちの前記その他の各々の前記第１の面が約６００〜５６００のμｍ２の範囲内の表面積を有するデバイスパッケージ。
  10. 請求項６のデバイスパッケージであって、装着基板を更に含み、前記同一平面上の分離された金属接合層の少なくとも一部の前記第２の面が、前記装着基板上のランディングパッドのアレイに接合されたボンディングパッドとして構成されたデバイスパッケージ。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100015340A1 (en) * 2008-07-17 2010-01-21 Zenergy Power Inc. COMPOSITIONS AND METHODS FOR THE MANUFACTURE OF RARE EARTH METAL-Ba2Cu3O7-delta THIN FILMS
US7993981B2 (en) 2009-06-11 2011-08-09 Lsi Corporation Electronic device package and method of manufacture
US8525334B2 (en) * 2010-04-27 2013-09-03 International Rectifier Corporation Semiconductor on semiconductor substrate multi-chip-scale package
TWI427716B (zh) * 2010-06-04 2014-02-21 矽品精密工業股份有限公司 無載具之半導體封裝件及其製法
US9142426B2 (en) * 2011-06-20 2015-09-22 Cyntec Co., Ltd. Stack frame for electrical connections and the method to fabricate thereof
US8525312B2 (en) * 2011-08-12 2013-09-03 Tessera, Inc. Area array quad flat no-lead (QFN) package
US9275877B2 (en) * 2011-09-20 2016-03-01 Stats Chippac, Ltd. Semiconductor device and method of forming semiconductor package using panel form carrier
US9129951B2 (en) * 2013-10-17 2015-09-08 Freescale Semiconductor, Inc. Coated lead frame bond finger

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05327224A (ja) * 1992-05-22 1993-12-10 Dainippon Printing Co Ltd 多層配線基板の製造方法及びその製造方法で製造される多層配線基板
JP2005535135A (ja) * 2002-08-05 2005-11-17 オスラム　オプト　セミコンダクターズ　ゲゼルシャフト　ミット　ベシュレンクテル　ハフツング 電気的な基板フレームの製造のための方法、表面実装可能な半導体素子の製造のための方法及び基板フレームストリップ
JP2007311713A (ja) * 2006-05-22 2007-11-29 Hitachi Cable Ltd 電子装置用基板およびその製造方法、ならびに電子装置およびその製造方法
US20080315439A1 (en) * 2005-07-14 2008-12-25 Chipmos Technologies Inc. Quad flat non-leaded chip package

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11135546A (ja) * 1997-10-31 1999-05-21 Nec Corp 樹脂封止型半導体装置及びその製造方法
US6229200B1 (en) * 1998-06-10 2001-05-08 Asat Limited Saw-singulated leadless plastic chip carrier
US6498099B1 (en) * 1998-06-10 2002-12-24 Asat Ltd. Leadless plastic chip carrier with etch back pad singulation
US6635957B2 (en) * 1998-06-10 2003-10-21 Asat Ltd. Leadless plastic chip carrier with etch back pad singulation and die attach pad array
US6306685B1 (en) * 2000-02-01 2001-10-23 Advanced Semiconductor Engineering, Inc. Method of molding a bump chip carrier and structure made thereby
JP4034073B2 (ja) * 2001-05-11 2008-01-16 株式会社ルネサステクノロジ 半導体装置の製造方法
CN1698200A (zh) * 2003-02-19 2005-11-16 日立化成工业株式会社 半导体用粘着薄膜 ,使用该粘着薄膜的附有粘着薄膜金属板 ,附有该粘着薄膜的配线电路及半导体装置 ,以及半导体装置的制造方法
US20080258273A1 (en) * 2005-04-07 2008-10-23 Jiangsu Changjiang Electronics Technology Co., Ltd Package Structure With Flat Bumps For Electronic Device and Method of Manufacture the Same
TWI255561B (en) * 2005-07-21 2006-05-21 Chipmos Technologies Inc Manufacturing process for chip package without core
US20090068797A1 (en) * 2005-07-21 2009-03-12 Chipmos Technologies Inc. Manufacturing process for a quad flat non-leaded chip package structure
US7803666B2 (en) * 2005-07-21 2010-09-28 Chipmos Technologies Inc. Manufacturing process for a Quad Flat Non-leaded chip package structure
US7803667B2 (en) * 2005-07-21 2010-09-28 Chipmos Technologies Inc. Manufacturing process for a quad flat non-leaded chip package structure
US7795079B2 (en) * 2005-07-21 2010-09-14 Chipmos Technologies Inc. Manufacturing process for a quad flat non-leaded chip package structure
TWI293237B (en) * 2005-12-30 2008-02-01 Advanced Semiconductor Eng Method for manufacturing a substrate embedded with an electronic component and device from the same
CN100524676C (zh) * 2007-01-18 2009-08-05 南茂科技股份有限公司 冲裁式无外引脚封装构造及其制造方法
US7875988B2 (en) * 2007-07-31 2011-01-25 Seiko Epson Corporation Substrate and manufacturing method of the same, and semiconductor device and manufacturing method of the same
US7786557B2 (en) * 2008-05-19 2010-08-31 Mediatek Inc. QFN Semiconductor package
US7919851B2 (en) * 2008-06-05 2011-04-05 Powertech Technology Inc. Laminate substrate and semiconductor package utilizing the substrate
US7838332B2 (en) * 2008-11-26 2010-11-23 Infineon Technologies Ag Method of manufacturing a semiconductor package with a bump using a carrier
US7993981B2 (en) 2009-06-11 2011-08-09 Lsi Corporation Electronic device package and method of manufacture

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05327224A (ja) * 1992-05-22 1993-12-10 Dainippon Printing Co Ltd 多層配線基板の製造方法及びその製造方法で製造される多層配線基板
JP2005535135A (ja) * 2002-08-05 2005-11-17 オスラム　オプト　セミコンダクターズ　ゲゼルシャフト　ミット　ベシュレンクテル　ハフツング 電気的な基板フレームの製造のための方法、表面実装可能な半導体素子の製造のための方法及び基板フレームストリップ
US20080315439A1 (en) * 2005-07-14 2008-12-25 Chipmos Technologies Inc. Quad flat non-leaded chip package
JP2007311713A (ja) * 2006-05-22 2007-11-29 Hitachi Cable Ltd 電子装置用基板およびその製造方法、ならびに電子装置およびその製造方法

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