KR101257454B1 - 반도체 패키지 및 그 제조 방법 - Google Patents

반도체 패키지 및 그 제조 방법 Download PDF

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Abstract

본 발명은 간단한 방법으로, 더욱 많은 입/출력 수를 구현해 소형화 및 다핀화된 반도체 패키지를 제공하기 위한 것으로, 도전성 소재로 이루어진 복수개의 제1도전부와 상기 제1도전부들의 사이에 구비된 제1절연부를 포함하는 패드부와, 상기 패드부의 주위에 위치한 것으로, 도전성 소재로 이루어진 복수개의 제2도전부들의 사이 및 상기 제1도전부와 제2도전부의 사이에 구비된 제2절연부를 포함하는 리드부와, 상기 패드부의 일면에 탑재되고, 상기 복수개의 제1도전부 및 제2도전부에 전기적으로 연결된 반도체 칩과, 상기 제1도전부 및 제2도전부의 타면에 부착된 복수개의 전도성 볼과, 상기 패드부, 리드부 및 반도체 칩을 덮는 몰딩부를 포함하는 반도체 패키지 및 그 제조방법에 관한 것이다.

Description

반도체 패키지 및 그 제조 방법{Semiconductor Package and method of manufacturing the same}
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것으로, 보다 상세하게는, 간단하게 보다 많은 입/출력 수를 구현할 수 있는 반도체 패키지 및 그 제조 방법에 관한 것이다.
최근의 반도체 패키지용 리드 프레임은 소형화 및 다핀(pin)화의 경향으로 가고 있다. 이를 위해서는 리드 프레임에 미세회로를 구현할 수 있어야 한다.
기존의 일반적인 리드 프레임 제조 방법은 스탬핑이나 에칭을 이용한 방법이 있다.
스탬핑 방법은 원 소재를 일정한 모양의 금형으로 타발하여 제조한다. 이경우, 하나의 금형을 이용해 대량 생산이 가능하지만 금형 제작에 많은 비용이 소요되며, 전술한 바와 같이 핀수가 많은 리드프레임을 제조하는 데에는 스템핑으로 형성할 수 있는 핀수에 대한 제한으로 미세화에 대한 한계를 가지고 있다.
에칭 방법의 경우, 스탬핑 방법보다는 미세 패턴을 만들 수 있다. 하지만, 도전성 막의 일정 부분만을 선택적으로 에칭하기 위해서 포토 레지스트 등의 감광 성 물질을 도포한 후, 미리 제작된 마스크 패턴을 노광, 현상하여 일정 부분을 노출시키는 공정이 필요해 공정이 복잡하고, 비용이 많이 소요되는 한계가 있다.
또한, 종래의 방법에서는 리드 프레임에서 반도체 칩이 장착되는 다이 패드가 단순히 칩이 올려져서 칩을 고정시키는 역할만을 수행하고, 이 다이 패드 주위의 리드부를 통해서만이 입/출력 수를 구현할 수 있기 때문에, 회로의 미세화를 위해서는 다이 패드 주위 리드부의 미세 패턴화의 방법 밖에는 별다른 방법이 없었다.
그러나, 이처럼 리드부를 미세 패턴화하는 것은 결국 한계가 있기 때문에 반도체 패키지가 수평방향으로 더욱 넓어지거나, 적층형 리드 프레임을 사용함으로써 더욱 두꺼워지는 문제가 있었다.
본 발명의 목적은 상기와 같은 종래기술의 문제점을 해결하기 위한 것으로, 간단한 방법으로, 더욱 많은 입/출력 수를 구현해 소형화 및 다핀화된 반도체 패키지 및 그 제조 방법을 제공하는 데 있다.
본 발명은 상기와 같은 목적을 달성하기 위하여, 도전성 소재로 이루어진 복수개의 제1도전부와 상기 제1도전부들의 사이에 구비된 제1절연부를 포함하는 패드부와, 상기 패드부의 주위에 위치한 것으로, 도전성 소재로 이루어진 복수개의 제2도전부들의 사이 및 상기 제1도전부와 제2도전부의 사이에 구비된 제2절연부를 포함하는 리드부와, 상기 패드부의 일면에 탑재되고, 상기 복수개의 제1도전부 및 제2도전부에 전기적으로 연결된 반도체 칩과, 상기 제1도전부 및 제2도전부의 타면에 부착된 복수개의 전도성 볼과, 상기 패드부, 리드부 및 반도체 칩을 덮는 몰딩부를 포함하는 반도체 패키지를 제공한다.
상기 제1도전부 중 일부와 상기 반도체 칩이 와이어 본딩된 것일 수 있다.
상기 제1도전부 중 일부와 상기 반도체 칩이 도전성 접착제를 매개로 콘택된 것일 수 있다.
상기 제1절연부와 제2절연부는 서로 연결되어 있을 수 있다.
본 발명은 또한 전술한 목적을 달성하기 위하여, 베이스 기판 상에 감광성 절연층을 형성하는 제1단계와, 상기 감광성 절연층을 패터닝해 상기 베이스 기판이 노출되도록 복수개의 개구들을 형성하는 제2단계와, 상기 노출된 개구들에 도전패턴을 도금하는 제3단계와, 상기 도전패턴의 일면에 반도체 칩을 탑재하는 제4단계와, 상기 도전패턴과 상기 반도체 칩을 전기적으로 연결하는 제5단계와, 상기 도전패턴 및 반도체 칩을 덮도록 몰딩부를 형성하는 제6단계와, 상기 베이스 기판을 제거하는 제7단계와, 상기 도전패턴의 타면에 복수의 전도성 볼을 부착하는 제8단계를 포함하는 반도체 패키지의 제조방법을 제공한다.
상기 제1단계 내지 제3단계가 순차적으로 복수 회 반복되는 것으로, 제2회째부터의 감광성 절연층의 형성은 전회의 패터닝된 감광성 절연층 및 도전패턴 상에 이루어질 수 있다.
상기 복수 회 반복되는 상기 제2단계의 개구는 각 회차마다 서로 크기가 다를 수 있다.
상기 복수의 개구들은 서로 분리되어 있을 수 있다.
상술한 바와 같은 본 발명에 의하면 간단하게 종래보다 많은 입/출력 수(input/output count)를 구현할 수 있다.
또한, 기존의 다이 패드와는 달리 패드부가 단순히 반도체 칩을 지지하는 역할 뿐 아니라, 외부 소자에 대한 리드의 역할을 할 수 있으므로, 패키지를 더욱 소형화할 수 있다.
조립 공정에서 베이스 기판이 백에칭되어 없어지므로 패키징 사이즈, 특히, 높이를 줄일 수 있다. 　
베이스 기판이 칩 마운팅, 와이어 본딩, 몰딩부 형성 시까지 유지되므로 몰드 플레쉬(mold flash)를 방지할 수 있어 조립 코스트를 절감 시킬 수 있다.
이하, 첨부 도면의 실시예들을 통하여, 본 발명에 대해 보다 상세히 설명한다.
도 1은 본 발명의 바람직한 일 실시예에 따른 반도체 패키지의 배면도이고, 도 2는 도 1의 Ⅱ-Ⅱ의 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 바람직한 일 실시예에 따른 반도체 패키지는 도전성 소재로 이루어진 패드부(10) 및 리드부(20)와, 패드부(10)에 탑재되는 반도체 칩(30)과, 전도성 볼(40)과, 패드부(10), 리드부(20) 및 반도체 칩(30)을 덮는 몰딩부(50)를 포함한다.
도 1에서 볼 수 있듯이, 본 발명의 바람직한 일 실시예에 따른 패드부(10)와 리드부(20)는 서로 동일 평면을 이루도록 연결되어 있다.
상기 패드부(10)는 도전성 소재로 이루어진 복수개의 제1도전부들(11)과 상기 제1도전부들(11)의 사이에 구비된 제1절연부(12)를 포함한다.
제1도전부들(11)은 도 1에서 볼 수 있듯이, 복수개의 서로 분리되어 있는 패턴으로 구비되며, 각각은 예컨대 사각형의 형상을 하도록 할 수 있다. 그러나, 패턴의 형상은 반드시 이에 한정되는 것은 아니며, 반도체 패키지의 설계조건에 따라 다양하게 변형 가능하다.
상기 제1도전부들(11)은 Cu, Ni, Al, Ag, Au, Pd 등의 도전성이 좋은 금속 또는 이들의 합금으로 형성될 수 있는 데, 본 발명의 바람직한 일 실시예에 따르면, 후술하는 바와 같이 도금으로 형성이 용이한 금속으로 형성하는 것이 바람직하다. 따라서, Cu 또는 Cu 합금으로 형성하는 것이 바람직하다.
이렇게 서로 분리되어 있는 제1도전부들(11) 사이에는 제1절연부(12)가 구비되어 제1도전부들(11)을 서로 연결 및 고정시켜 준다.
제1절연부(12)는 절연성 소재로 구비되어 제1도전부들(11) 끼리 서로 전기적으로 연결되지 않도록 한다. 본 발명의 바람직한 일 실시예에 따르면, 후술하는 제조공정 상의 이점을 위해 감광성 절연물질이 사용될 수 있는 데, PSR(Photo Sensitive Resist)이나, DFR(Dry Film Resist)로 형성될 수 있다.
본 발명의 일 실시예에 따르면 도 2에서 볼 수 있듯이, 제1도전부들(11)과 제1절연부(12)는 그 표면이 동일 평면을 이루도록 할 수 있는 데, 이에 따라 패드부(10) 위에 안착되는 반도체 칩(30)이 균일하게 장착되도록 할 수 있다.
이러한 패드부(10)의 주위로는 리드부(20)가 배치되어 있다.
상기 리드부(20)는 도전성 소재로 이루어진 복수개의 제2도전부들(21)과 상기 제2도전부들(21)의 사이에 구비된 제2절연부(22)를 포함한다.
제2도전부들(21)은 도 1에서 볼 수 있듯이, 복수개의 서로 분리되어 있는 패턴으로 구비되며, 각각은 예컨대 사각형의 형상을 하도록 할 수 있다. 그러나, 패턴의 형상은 반드시 이에 한정되는 것은 아니며, 반도체 패키지의 설계조건에 따라 다양하게 변형 가능하다.
상기 제2도전부들(21)은 Cu, Ni, Al, Ag, Au, Pd 등의 도전성이 좋은 금속 또는 이들의 합금으로 형성될 수 있는 데, 본 발명의 바람직한 일 실시예에 따르면, 후술하는 바와 같이 도금으로 형성이 용이한 금속으로 형성하는 것이 바람직하다. 따라서, Cu 또는 Cu 합금으로 형성하는 것이 바람직하다.
이렇게 서로 분리되어 있는 제2도전부들(21) 사이에는 제2절연부(22)가 구비되어 제2도전부들(21)을 서로 연결 및 고정시켜 준다. 그리고, 이 제2절연부(22)는 상기 리드부(20)와 패드부(10)의 사이에도 구비되어 리드부(20)와 패드부(10)를 서로 연결 및 고정시켜 준다. 본 발명의 바람직한 일 실시예에 따르면, 상기 제2절연부(22)는 제1절연부(12)와 일체로 형성되어 서로 연결되어 있을 수 있다.
상기 제2절연부(22)는 절연성 소재로 구비되어 제2도전부들(21) 끼리 또는 상기 제1도전부(11)와 제2도전부(21)가 서로 전기적으로 연결되지 않도록 한다. 본 발명의 바람직한 일 실시예에 따르면, 후술하는 제조공정 상의 이점을 위해 감광성 절연물질이 사용될 수 있는 데, PSR(Photo Sensitive Resist)이나, DFR(Dry Film Resist)로 형성될 수 있다.
본 발명의 일 실시예에 따르면 도 2에서 볼 수 있듯이, 제2도전부들(21)과 제2절연부(22)는 그 표면이 동일 평면을 이루도록 할 수 있고, 또, 이들은 제1도전부들(11)과 제1절연부(12)와도 그 표면이 동일 평면을 이루도록 할 수 있다. 이에 따라 후술하는 바와 같이 접합되는 전도성 볼(40)도 균일한 높이를 갖도록 할 수 있다.
상기 반도체 칩(30)은 상기 패드부(10)의 일면에 장착된다. 상기 반도체 칩(30)은 이방성 도전성 접착제(31)에 의해 패드부(10)에 부착될 수 있다. 이 때, 본 발명에 따른 패드부(10)는 전술한 바와 같이, 복수개의 제1도전부(11)를 포함하므로, 패드부(10)에 부착되는 반도체 칩(30)은 상기 이방성 도전성 접착제(31)를 통해 그 하부의 패드부(10)의 제1도전부(11)들 중 일부와 전기적으로 연결될 수 있다.
한편, 상기 반도체 칩(30)은 상기 제1도전부(11)들 중 일부와 제1와이어(32)에 의해 와이어 본딩될 수 있고, 상기 리드부(20)의 제2도전부(21)와 제2와이어(33)에 의해 와이어 본딩될 수 있다.
와이어 본딩된 반도체 칩(30)은 수지재로 이루어진 몰딩부(50)에 의해 덮혀 외부 습기 및 충격으로부터 보호된다.
상기 패드부(10) 및 리드부(20)의 타면에는 전도성 볼(40)을 접합한다. 전도성 볼(40)은 패드부(10)의 제1도전부(11) 및 리드부(20)의 제2도전부(21)의 타면에 접합한다.
이처럼, 본 발명은 패드부(10)가 복수개의 분리된 제1도전부들(11)로 이루어져 있기 때문에, 반도체 칩(30)이 이들을 통해 직접 전도성 볼(40)에 연결될 수 있어, 반도체 패키지의 사이즈가 동일한 상태에서도 보다 많은 핀 수를 구현할 수 있다. 또한, 기존의 다이 패드와는 달리 패드부(10)가 단순히 반도체 칩(30)을 지지하는 역할 뿐 아니라, 외부 소자에 대한 리드의 역할을 할 수 있으므로, 패키지를 더욱 소형화할 수 있다.
한편, 도 3은 도 2의 A 부분에 대한 다른 일 실시예를 도시한 것이다.
도 3에 따른 실시예의 경우, 제1도전부(11)의 제2절연부(22)와의 경계가 단차가 져 있으며, 이에 따라 상면의 표면적이 하면의 표면적에 비해 넓게 되어 있다. 이에 따라 상면의 제1도전부(11)에의 와이어 본딩 면적이 늘어나 더욱 용이하게 와이어 본딩할 수 있고, 불량률을 더욱 개선할 수 있다. 이러한 구조는 후술하는 바와 같이 2단의 패터닝 공정 및 도금에 의해 형성될 수 있다.
도 3에 따른 실시예에서는 제1도전부(11)의 제2절연부(22)와의 경계에 대해서만 단차가 구비된 것으로 설명하였으나, 반드시 이에 한정되는 것은 아니고, 제1도전부(11)의 제1절연부(12)와의 경계, 제2도전부(21)의 제2절연부(22)와의 경계에서도 동일하게 적용 가능하다.
다음으로는, 상기와 같은 구조의 반도체 패키지의 제조방법을 설명한다.
도 4 내지 도 10은 도 1 및 도 2에 따른 실시예의 제조방법의 일 예를 도시한 것이다.
먼저, 도 4에서 볼 수 있듯이, 베이스 기판(100)의 일면에 감광성 절연층(101)을 형성한다.
베이스 기판(100)은 후술하는 도금이 용이하도록 Cu, Ni 또는 이들의 합금류가 사용될 수 있는 데, 반드시 이에 한정되는 것은 아니며, 고분지 필름도 사용 가능하다. 베이스 기판(100)으로 고분자 필름을 사용할 경우에는 1차로 무전해도금이나 스퍼터링에 의한 시드 도금에 의해 표면에 도금용 시드층을 형성한 후 전기도금으로 도전패턴을 도금할 수 있다. 무전해도금 또는 스퍼터링 시에 고분자 필름제 베이스 기판(100)의 표면에 대한 마스킹을 통하여 소정의 패턴을 형성한 후 전기도금으로 도전패턴을 도금하도록 할 수 있다.
감광성 절연층(101)은 필름 상으로 라미네이트하여 간단하게 패터닝할 수 있는 PSR이나 DFR이 적용될 수 있다.
다음으론, 도 5a 및 도 5b에서 볼 수 있듯이, 감광성 절연층(101)을 사진 식각법에 의해 패터닝해 베이스 기판(100)이 노출되도록 개구(102)들을 형성한다. 이 때, 개구(102)들은 서로 분리되어 있으며, 각 개구(102)들 사이는 감광성 절연층(101)이 위치하게 된다. 상기 개구(102)들의 패턴은 전술한 도 1에서 볼 수 있듯이 제1도전부(11) 및 제2도전부(21)의 패턴과 동일하게 되도록 한다.
다음으로, 도 6a 및 도 6b에서 볼 수 있듯이, 상기 노출된 개구(102)들에 도전패턴(103)을 도금한다. 이에 따라 전술한 도 1에서 볼 수 있듯이, 패드부(10)와, 리드부(20)가 형성된다. 즉, 노출된 개구(102)들에 도금된 도전패턴(103)이 패드부(10) 및 리드부(20)의 제1도전부(11) 및 제2도전부(21)를 형성하게 되고, 각 도전패턴(103)의 사이에 위치하고 있는 감광성 절연층(101)은 패드부(10) 및 리드부(20)의 제1절연부(12) 및 제2절연부(22)를 형성하게 되는 것이다.
이 후, 도 7a 및 도 7b에서 볼 수 있듯이, 패드부(10)에 반도체 칩(30)을 부착한 후, 이 반도체 칩(30)과 제1도전부(11) 및 제2도전부(21)를 제1와이어들(32) 및 제2와이어들(33)에 의해 와이어 본딩한다.
다음으론, 수지재에 의해 도 8에서 볼 수 있듯이 상기 반도체 칩(30), 제1와이어들(32), 제2와이어들(33) 및 나머지 패드부(10)와 리드부(20)의 부분을 덮도록 몰딩부(50)를 형성한다.
다음으로, 백 에칭(back-etching)에 의해 베이스 기판(100)을 제거하며(도 9 참조), 이에 따라 노출된 제1도전부(11) 및 제2도전부(21)의 타면에 도 10에서 볼 수 있듯이 복수개의 전도성 볼(40)을 부착한다.
도 11 내지 도 13은 도 3에 따른 실시예의 제조방법의 일 예를 도시한 것인 데, 도 6a와 같이 베이스 기판(100)에 도전패턴(103)의 도금이 일차로 완료된 후에는, 도 11에서 볼 수 있듯이, 이 도전패턴(103, 이하의 실시예의 설명에서는 이를 제1도전패턴(103)이라 한다) 및 감광성 절연층(101, 이하의 실시예의 설명에서는 이를 제1감광성 절연층(101)이라 한다)을 덮도록 제2감광성 절연층(104)을 형성한다. 제2감광성 절연층(104)도 전술한 제1감광성 절연층(101)과 같이 간단하게 라미네이팅 또는 코팅하여 패터닝할 수 있는 PSR이나 DFR 등을 사용할 수 있다.
다음으론, 제1감광성 절연층(101)에 형성된 개구들(102, 이하의 실시예의 설명에서는 이를 제1개구들(102)이라 한다)에 대응되도록 제2개구들(105)을 형성한다(도 12참조). 이 제1개구들(102) 및 제2개구들(105)은 서로 연결되도록 구비될 수 있는 데, 제1개구들(102)가 제2개구들(105)은 크기가 서로 다르게 구비될 수 있다.
제2개구들(105)을 통해 노출된 제1도전패턴(103) 및 제1감광성 절연층(101)의 부분에 도 13에서 볼 수 있듯이 도금에 의해 제2도전 패턴(106)을 형성한다.
상기 제2도전 패턴(106)은 제1도전 패턴(103)과 동일한 재료로 형성하는 것이 바람직하나, 필요에 따라서는 다른 재료로 형성할 수도 있다.
이와 같은 방법을 사용할 경우 도 3에서 볼 수 있듯이 단차 있는 제1도전 부(11, 또는 제2도전부(21))를 형성할 수 있게 된다.
본 발명은 상술한 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위에 의해 정해져야 할 것이다.
도 1은 본 발명의 일 실시예에 관한 반도체 패키지의 배면도이다.
도 2는 도 1의 Ⅱ-Ⅱ에 대한 단면도이다.
도 3은 도 2의 A부분의 다른 일 예를 도시한 부분 확대 단면도이다.
도 4 내지 도 10은 도 1 및 도 2에 따른 반도체 패키지의 제조방법의 일 예를 도시한 단면도들 및 평면도들이다.
도 11 내지 도 13은 도 3에 따른 반도체 패키지의 제조방법의 일 예를 도시한 단면도들이다.

Claims (8)

  1. 도전성 소재로 이루어진 복수개의 제1도전부와 상기 제1도전부들의 사이에 구비된 제1절연부를 포함하는 패드부;
    상기 패드부의 주위에 위치한 것으로, 도전성 소재로 이루어진 복수개의 제2도전부들의 사이 및 상기 제1도전부와 제2도전부의 사이에 구비된 제2절연부를 포함하는 리드부;
    상기 패드부의 일면에 탑재되고, 상기 복수개의 제1도전부 및 제2도전부에 전기적으로 연결된 반도체 칩;
    상기 제1도전부 및 제2도전부의 타면에 부착된 복수개의 전도성 볼; 및
    상기 패드부, 리드부 및 반도체 칩을 덮는 몰딩부;를 포함하고,
    상기 제1도전부 중 일부와 상기 반도체 칩이 도전성 접착제를 매개로 콘택되며, 상기 도전성 접착제는 상기 패드부와 상기 반도체 칩 사이에 배치되는 반도체 패키지.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 제1도전부 중 일부와 상기 반도체 칩이 와이어 본딩된 것을 특징으로 하는 반도체 패키지.
  3. 제1항에 있어서,
    상기 제1도전부들의 표면과 상기 제1절연부의 표면이 동일 평면을 이루는 반도체 패키지.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 제1절연부와 제2절연부는 서로 연결되어 있는 것을 특징으로 하는 반도체 패키지.
  5. 베이스 기판 상에 감광성 절연층을 형성하는 제1단계;
    상기 감광성 절연층을 패터닝해 상기 베이스 기판이 노출되도록 복수개의 개구들을 형성하는 제2단계;
    상기 노출된 개구들에 도전패턴을 도금하는 제3단계;
    상기 도전패턴의 일면에 도전성 접착제를 매개로 하여 반도체 칩을 탑재하는 제4단계;
    상기 도전패턴과 상기 반도체 칩을 전기적으로 연결하는 제5단계;
    상기 도전패턴 및 반도체 칩을 덮도록 몰딩부를 형성하는 제6단계;
    상기 베이스 기판을 제거하는 제7단계; 및
    상기 도전패턴의 타면에 복수의 전도성 볼을 부착하는 제8단계;를 포함하는 반도체 패키지의 제조방법.
  6. 제5항에 있어서,
    상기 제1단계 내지 제3단계가 순차적으로 복수 회 반복되는 것으로, 제2회째부터의 감광성 절연층의 형성은 전회의 패터닝된 감광성 절연층 및 도전패턴 상에 이루어지는 것을 특징으로 하는 반도체 패키지의 제조방법.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제6항에 있어서,
    상기 복수 회 반복되는 상기 제2단계의 개구는 각 회차마다 서로 크기가 다른 것을 특징으로 하는 반도체 패키지의 제조방법.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제5항에 있어서,
    상기 복수의 개구들은 서로 분리되어 있는 것을 특징으로 하는 반도체 패키지의 제조방법.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0799281A (ja) * 1993-09-27 1995-04-11 Nomura Seimitsu Denshi Kk リード間絶縁物を有するリードフレーム及びその製造方法
KR19990082808A (ko) * 1998-04-08 1999-11-25 사토 게니치로 반도체칩이실장되는캐리어테이프및반도체장치
KR100266646B1 (ko) 1997-12-23 2000-09-15 김영환 반도체 패키지의 제조방법
KR20060079754A (ko) * 2003-06-25 2006-07-06 어드밴스드 인터커넥트 테크놀로지스 리미티드 반도체 패키지용 칩 패드가 라우트된 리드 프레임

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0799281A (ja) * 1993-09-27 1995-04-11 Nomura Seimitsu Denshi Kk リード間絶縁物を有するリードフレーム及びその製造方法
KR100266646B1 (ko) 1997-12-23 2000-09-15 김영환 반도체 패키지의 제조방법
KR19990082808A (ko) * 1998-04-08 1999-11-25 사토 게니치로 반도체칩이실장되는캐리어테이프및반도체장치
KR20060079754A (ko) * 2003-06-25 2006-07-06 어드밴스드 인터커넥트 테크놀로지스 리미티드 반도체 패키지용 칩 패드가 라우트된 리드 프레임

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