JP2009164232A - 半導体装置及びその製造方法並びにリードフレーム及びその製造方法 - Google Patents
半導体装置及びその製造方法並びにリードフレーム及びその製造方法 Download PDFInfo
- Publication number
- JP2009164232A JP2009164232A JP2007340199A JP2007340199A JP2009164232A JP 2009164232 A JP2009164232 A JP 2009164232A JP 2007340199 A JP2007340199 A JP 2007340199A JP 2007340199 A JP2007340199 A JP 2007340199A JP 2009164232 A JP2009164232 A JP 2009164232A
- Authority
- JP
- Japan
- Prior art keywords
- plating
- lead frame
- tin
- semiconductor device
- frame material
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
Abstract
【課題】少なくとも基板側実装面の端子面にコスト削減が可能なめっき材料を使用して厚めっきを可能とし、更に、実装側端子の側面も酸化防止用の膜を形成できる半導体装置及びその製造方法並びにリードフレーム及びその製造方法を提供する。
【解決手段】半導体素子11と、その周囲にエリアアレイ状に配置された柱状端子14と、半導体素子11の電極パッド15と柱状端子14のワイヤボンディング部12を電気的に連結するボンディングワイヤ16とを有し、半導体素子11、ボンディングワイヤ16及び柱状端子14の一部を樹脂封止し、封止樹脂17の下端より各柱状端子14の一部を突出させ、各柱状端子14は表側と裏側からそれぞれハーフエッチングにより形成され、かつ各柱状端子14の上面には金めっき23がなされ、封止樹脂17より突出する各柱状端子14の下面には錫めっき25又は錫を主体とする半田めっきがなされている。
【選択図】図1
【解決手段】半導体素子11と、その周囲にエリアアレイ状に配置された柱状端子14と、半導体素子11の電極パッド15と柱状端子14のワイヤボンディング部12を電気的に連結するボンディングワイヤ16とを有し、半導体素子11、ボンディングワイヤ16及び柱状端子14の一部を樹脂封止し、封止樹脂17の下端より各柱状端子14の一部を突出させ、各柱状端子14は表側と裏側からそれぞれハーフエッチングにより形成され、かつ各柱状端子14の上面には金めっき23がなされ、封止樹脂17より突出する各柱状端子14の下面には錫めっき25又は錫を主体とする半田めっきがなされている。
【選択図】図1
Description
本発明はリードフレーム素材を直接エッチングしてエリアアレイ状の端子を形成する半導体装置及びその製造方法並びにリードフレーム及びその製造方法に関する。
リードフレーム素材を使用しこれをエッチング処理によってエリアアレイ状の端子を備えた半導体装置を実現するものとして、たとえば、特許文献1に記載の技術が知られている。この半導体装置の特徴は、エッチング用レジストとして金属めっき被膜を用いたところにある。また、端子表面に形成するめっき被膜の目的としては、下記の(1)、(2)が挙げられる。
(1)端子の上面(内側面)はIC組立時のボンディングワイヤ接続用であり、端子の下面は基板実装時の半田接続用である。
(2)エッチング時にパターン(端子及びパッド)を形成するためのレジスト膜として作用する。
特に、上記(2)の理由から、めっき被膜にはエッチング液に耐性のある金属材料を選択する必要がある。
(2)エッチング時にパターン(端子及びパッド)を形成するためのレジスト膜として作用する。
特に、上記(2)の理由から、めっき被膜にはエッチング液に耐性のある金属材料を選択する必要がある。
しかしながら、特許文献1記載の半導体装置の製造においては、エッチング工程で使用するエッチング液に塩化第二鉄液を用いたエッチングを行っているが、塩化第二鉄は金属に対する腐食性が激しく、金(Au)以外の殆どの金属を溶解してしまうことから、特許文献1の半導体装置の製造においても、エッチング液に耐性のあるめっき被膜として高価な金めっきが採用されている。なお、この金めっきの下地めっきとしてはニッケル(Ni)めっきがなされている。
特に、ワイヤボンディング側(内装側)の接続を考えると、Ni下地のAuめっきが必要となり、現状では表裏同時にめっきを行っているので、必然的に外部接続端子側(実装側)もAuめっきとなって、結果的にはコスト高を招くという問題がある。ここで、コストダウンのために、Auめっきを薄くしようとするとレジスト膜の剛性が不足し、その結果サイドエッチ(側面溶解)が進行し、エッチングファクター(エッチング深さ/サイドエッチ幅)が悪化する。
また、この特許文献1記載の技術においては、基板実装側の端子面には金めっきがなされているが、その側面はエッチングを行ったままでリードフレーム素材が露出しており、そのままでは時間の経過と共に表面が酸化される恐れがある。
また、この特許文献1記載の技術においては、基板実装側の端子面には金めっきがなされているが、その側面はエッチングを行ったままでリードフレーム素材が露出しており、そのままでは時間の経過と共に表面が酸化される恐れがある。
本発明はかかる事情に鑑みてなされたもので、少なくとも基板側実装面の端子面にコスト削減が可能なめっき材料を使用して厚めっきを可能とし、更に、実装側端子の側面も酸化防止用の膜を形成できる半導体装置及びその製造方法並びにリードフレーム及びその製造方法を提供することを目的とする。
前記目的に沿う第1の発明に係る半導体装置の製造方法は、リードフレーム素材に対して、中央部の素子搭載領域を囲んで配置され上面がワイヤボンディング部となる柱状端子を形成する第1の回路パターンを表側に、下面が外部接続端子部となる前記柱状端子を含む第2の回路パターンを裏側にそれぞれレジスト膜によって形成する第1工程と、
前記第1、第2の回路パターンが表裏に形成された前記リードフレーム素材の表側に直接又は下地めっきを介して金めっきを、前記リードフレーム素材の裏側に直接又は下地めっきを介して錫めっき又は錫を主体とする半田めっきを形成する第2工程と、
前記リードフレーム素材をその表側から前記金めっきの層をレジスト膜として第1のエッチング液を用いてハーフエッチングする第3工程と、
前記第3工程でハーフエッチングした前記リードフレーム素材の表側の前記素子搭載領域に半導体素子を搭載してワイヤボンディングした後、樹脂封止する第4工程と、
樹脂封止された該半導体装置の中間製品を、前記錫めっき又は半田めっきした層をレジスト膜として、第2のエッチング液を用いてハーフエッチングし前記柱状端子を個々に分離する第5工程とを有する。
前記第1、第2の回路パターンが表裏に形成された前記リードフレーム素材の表側に直接又は下地めっきを介して金めっきを、前記リードフレーム素材の裏側に直接又は下地めっきを介して錫めっき又は錫を主体とする半田めっきを形成する第2工程と、
前記リードフレーム素材をその表側から前記金めっきの層をレジスト膜として第1のエッチング液を用いてハーフエッチングする第3工程と、
前記第3工程でハーフエッチングした前記リードフレーム素材の表側の前記素子搭載領域に半導体素子を搭載してワイヤボンディングした後、樹脂封止する第4工程と、
樹脂封止された該半導体装置の中間製品を、前記錫めっき又は半田めっきした層をレジスト膜として、第2のエッチング液を用いてハーフエッチングし前記柱状端子を個々に分離する第5工程とを有する。
また、第2の発明に係る半導体装置の製造方法は、第1の発明に係る半導体装置の製造方法において、該半導体装置は前記リードフレーム素材に複数並べて配置され、最終工程で固片化される。
第3の発明に係る半導体装置の製造方法は、第1、第2の発明に係る半導体装置の製造方法において、前記第1のエッチング液は塩化第二鉄溶液であって、前記第2のエッチング液は前記リードフレーム素材(銅)は溶かすが錫は溶かさないアルカリエッチング液である。
そして、第4の発明に係る半導体装置の製造方法は、第1〜第3の発明に係る半導体装置の製造方法において、前記第2工程での前記錫めっき又は半田めっきは厚地めっきであって、前記第5工程の後、加熱リフロー処理を行って該厚地めっきを溶融させ、封止樹脂の下端から下方に突出している前記柱状端子の外周面を前記錫めっき又は半田めっきで覆う第6工程を有する。
第5の発明に係る半導体装置は、半導体素子と、該半導体素子の周囲にエリアアレイ状に配置され上面がワイヤボンディング部となり下面が外部接続端子部となる柱状端子と、前記半導体素子の電極パッドと前記各柱状端子のワイヤボンディング部を電気的に連結するボンディングワイヤとを有し、前記半導体素子、前記ボンディングワイヤ及び前記柱状端子の一部を樹脂封止し、該封止樹脂の下端より前記各柱状端子の一部を突出させた半導体装置において、前記各柱状端子は表側と裏側からそれぞれハーフエッチングにより形成され、かつ前記各柱状端子の上面には金めっきがなされ、前記封止樹脂より突出する前記各柱状端子の下面には錫めっき又は錫を主体とする半田めっきがなされている。
第6の発明に係るリードフレームは、素子搭載領域の周囲にエリアアレイ状に配置され、且つ、柱状に独立して突出し、上面には直接又は下地めっきを介して金めっきがなされたワイヤボンディング部が形成され、下面は無区画状に連続し、前記ワイヤボンディング部の直下の外部接続端子部となる部分に、直接又は下地めっきを介して錫めっき又は錫を主体とする半田めっきがなされているリードフレームであって、
前記素子搭載領域に半導体素子を搭載してワイヤボンディングした後樹脂封止し、前記錫めっき又は半田めっきした層をレジスト膜として、ハーフエッチングして前記外部接続端子部を個々に分離し、半導体装置とする。
前記素子搭載領域に半導体素子を搭載してワイヤボンディングした後樹脂封止し、前記錫めっき又は半田めっきした層をレジスト膜として、ハーフエッチングして前記外部接続端子部を個々に分離し、半導体装置とする。
第7の発明に係るリードフレームは、第6の発明に係るリードフレームにおいて、前記ハーフエッチングはリードフレーム素材は溶かすが錫は溶かさないアルカリエッチング液により行われる。
そして、第8の発明に係るリードフレームの製造方法は、リードフレーム素材に対して、中央部の素子搭載領域を囲んで配置され上面がワイヤボンディング部となる柱状端子を形成する第1の回路パターンを表側に、下面が外部接続端子部となる前記柱状端子を含む第2の回路パターンを裏側にそれぞれレジスト膜によって形成する第1工程と、
前記第1、第2の回路パターンが表裏に形成された前記リードフレーム素材の表側に直接又は下地めっきを介して金めっきを、前記リードフレーム素材の裏側に直接又は下地めっきを介して錫めっき又は錫を主体とする半田めっきを形成する第2工程と、
前記リードフレーム素材を表側から前記金めっきの層をレジスト膜としてハーフエッチングする第3工程とを有する。
前記第1、第2の回路パターンが表裏に形成された前記リードフレーム素材の表側に直接又は下地めっきを介して金めっきを、前記リードフレーム素材の裏側に直接又は下地めっきを介して錫めっき又は錫を主体とする半田めっきを形成する第2工程と、
前記リードフレーム素材を表側から前記金めっきの層をレジスト膜としてハーフエッチングする第3工程とを有する。
第9の発明に係るリードフレームの製造方法は、第8の発明に係るリードフレームの製造方法において、前記ハーフエッチングは塩化第二鉄溶液により行われる。
本発明によって、以下に示すような作用効果を有する。
(1)基板実装側の端子、即ち、外部接続端子部への高価な金めっきを行う必要がないので、半導体装置のコスト低減を図ることができる。
(2)金めっきに代えて、安価な錫めっき又は錫を主体とする半田めっきを行うので、このめっき層の厚みを厚くすることが容易となり、これによって、レジスト膜として作用するこれらのめっきの裏側周囲のエッチングファクターが緩和され、その結果微細な柱状端子の形成も可能となる。
(3)半導体装置の裏側に露出する外部接続端子部に施す金属めっきに錫又は錫を主体とする半田材料を使用しているので、これを厚めっきして溶融させることにより、スタンドオフを形成する柱状端子の側面にこれらの金属材料が這い上がって柱状端子を保護して、柱状端子側面の酸化防止を図ることができる。
(1)基板実装側の端子、即ち、外部接続端子部への高価な金めっきを行う必要がないので、半導体装置のコスト低減を図ることができる。
(2)金めっきに代えて、安価な錫めっき又は錫を主体とする半田めっきを行うので、このめっき層の厚みを厚くすることが容易となり、これによって、レジスト膜として作用するこれらのめっきの裏側周囲のエッチングファクターが緩和され、その結果微細な柱状端子の形成も可能となる。
(3)半導体装置の裏側に露出する外部接続端子部に施す金属めっきに錫又は錫を主体とする半田材料を使用しているので、これを厚めっきして溶融させることにより、スタンドオフを形成する柱状端子の側面にこれらの金属材料が這い上がって柱状端子を保護して、柱状端子側面の酸化防止を図ることができる。
続いて、添付した図面を参照しつつ、本発明を具体化した実施の形態につき説明し、本発明の理解に供する。
図1は本発明の一実施の形態に係る半導体装置の断面図、図2は同半導体装置の底面図、図3(A)〜(K)は同半導体装置の製造方法の説明図、図4(A)、(B)は同半導体装置の製造過程を示す説明図、図5は本発明の他の実施の形態に係る半導体装置の断面図である。
図1は本発明の一実施の形態に係る半導体装置の断面図、図2は同半導体装置の底面図、図3(A)〜(K)は同半導体装置の製造方法の説明図、図4(A)、(B)は同半導体装置の製造過程を示す説明図、図5は本発明の他の実施の形態に係る半導体装置の断面図である。
図1、図2に示すように、本発明の一実施の形態に係る半導体装置10は、中央に配置された半導体素子11と、半導体素子11の周囲にエリアアレイ状に配置され上面がワイヤボンディング部12となり下面が外部接続端子部13となる柱状端子14と、半導体素子11の各電極パッド15と対応する柱状端子14のワイヤボンディング部12とを電気的に連結するボンディングワイヤ16と、裏面側にある各柱状端子14の下面を露出させて半導体素子11、ボンディングワイヤ16、柱状端子14の一部を覆う封止樹脂17とを有している。以下、これらについて詳しく説明する。
この半導体装置10においては、半導体素子11の底部に放熱作用を有する素子搭載部18が形成されている。この素子搭載部18は、柱状端子14と同一材料によって形成された、この実施の形態では銅(銅合金を含む)からなって、裏面には、ニッケルめっきからなる下地めっき19を介して錫めっき20がなされている。錫めっき20を含めた素子搭載部18の下方への突出高さは、柱状端子14の下面に形成される外部接続端子13と同一となっている。なお、半導体素子11は素子搭載部18に導電性接着剤21を介して接合されている。
各柱状端子14は、リードフレーム素材28(図3参照)を表側と裏側からそれぞれのハーフエッチングによって形成され、上面には下地めっき22を介して金めっき23がなされ、下面には下地めっき24を介して該下地めっき24より厚地の錫めっき25(又は錫を主体とする半田めっき)がなされている。なお、下地めっき22、24としてはニッケルめっきが使用されている。そして、柱状端子14の下側の側面であって、封止樹脂17から露出している部分には厚地の錫めっきがリフローによりその側面まで這い上がることで錫めっき被膜26が形成されている(図4(B)参照)。また、素子搭載部18の周囲の露出部分も錫めっき被膜26によって覆われている。従って、封止樹脂17から露出した部分、即ち、封止樹脂17の下端から下方に突出した部分が錫めっき被膜26によって覆われているので、その部分の耐蝕性を高めることができる。
続いて、図3(A)〜(K)を参照しながら、本発明の一実施の形態に係る半導体装置の製造方法について説明する。
図3(A)に示すように、複数の半導体装置10を並べて同時に製造できる広さで、厚みが例えば0.02〜1.5mm程度の銅からなるリードフレーム素材28を用意し、上面(表面)及び下面(裏面)にそれぞれ耐めっき用のレジスト膜29、30を形成し、第1、第2の回路パターン31、32を周知の露光処理及び現像を行って形成する。この第1の回路パターン31は中央の素子搭載領域を囲んでエリアアレイ状に並べて配置されたワイヤボンディング部12のパターンを有し、第2の回路パターン32はエリアアレイ状に配置された外部接続端子部13と中央の素子搭載部18のパターンを有している。
図3(A)に示すように、複数の半導体装置10を並べて同時に製造できる広さで、厚みが例えば0.02〜1.5mm程度の銅からなるリードフレーム素材28を用意し、上面(表面)及び下面(裏面)にそれぞれ耐めっき用のレジスト膜29、30を形成し、第1、第2の回路パターン31、32を周知の露光処理及び現像を行って形成する。この第1の回路パターン31は中央の素子搭載領域を囲んでエリアアレイ状に並べて配置されたワイヤボンディング部12のパターンを有し、第2の回路パターン32はエリアアレイ状に配置された外部接続端子部13と中央の素子搭載部18のパターンを有している。
そして、図3(B)に示すように、第1、第2の回路パターン31、32の開口部にニッケルめっきからなる下地めっき19、22、24を行う。下地めっき19、22、24の厚みは例えば1〜5μm程度であれば十分である。次に、図3(C)に示すように、第1の回路パターン31の上をマスク34で完全に覆い、第2の回路パターン32の下地めっき19、24の上に錫めっき20、25を行う。この錫めっき20、25の厚みは、例えば、5〜40μm(より好ましいは、10〜20μm)となって下地めっき19、24より厚地に形成されている。
また、図3(D)に示すように下側の第2の回路パターン32の上を完全にマスク35で覆って、第1の回路パターン31上のマスク34を除去した後、下地めっき22の上に厚みが0.5〜
2μmの金めっき23を行う。次に、マスク35を除去した後、図3(E)に示すようにレジスト膜29、30を全部除去する。これによって、表面に金めっき23がなされたワイヤボンディング部12、表面に錫めっき20、25がなされた素子搭載部18と外部接続端子部13が露出する。
2μmの金めっき23を行う。次に、マスク35を除去した後、図3(E)に示すようにレジスト膜29、30を全部除去する。これによって、表面に金めっき23がなされたワイヤボンディング部12、表面に錫めっき20、25がなされた素子搭載部18と外部接続端子部13が露出する。
この後、図3(F)に示すように、リードフレーム素材28の裏面側をマスク36を被せて完全に覆い、金めっき23の層をレジスト膜として、リードフレーム素材28の表面側をハーフエッチングする。この場合の第1のエッチング液としては、塩化第二鉄溶液を使用する。リードフレーム素材28の表側に形成されている金めっき23の層は塩化第二鉄では浸食されないが、リードフレーム素材28は浸食されるので、時間の経過と共に、リードフレーム素材28が露出している部分はその厚みが薄くなり、エッチングがリードフレーム素材28の厚みの約半分を超えた位置でエッチングを停止するというハーフエッチングを行う。
このハーフエッチングによって、中央の素子搭載領域もハーフエッチングされてその厚みが薄くなって、素子搭載部18が形成される。これによって、半導体装置10を搭載するリードフレームが形成される。このリードフレームは下面に無区画状の外部接続端子部を有する。
この状態で、図3(J)に示すように、半導体素子11を素子搭載部18の中央に導電性接着剤21を介して載せる。そして、半導体素子11の電極パッド15と各ワイヤボンディング部12との間でワイヤボンディングを行った後全体を樹脂封止して中間製品を形成する。
この状態で、図3(J)に示すように、半導体素子11を素子搭載部18の中央に導電性接着剤21を介して載せる。そして、半導体素子11の電極パッド15と各ワイヤボンディング部12との間でワイヤボンディングを行った後全体を樹脂封止して中間製品を形成する。
そして、図3(K)に示すように、リードフレーム素材28の裏面側のマスク36を除去した後、錫めっき20、25の層をレジスト膜として第2のエッチング液で裏面側をハーフエッチングする。第2のエッチング液としては、銅は浸食するが、錫は浸食しないアルカリエッチング液の一例である塩化テトラミン銅(Cu(NH3
)4 Cl2 )の溶液を使用する。
この場合、錫めっき25の層が厚地に形成されているので、錫めっき25の層の剛性が高くエッチング液のめっき層下部の回り込みが減少し、サイドエッチングの量が減少する。従って、個々に分離された、より精密な柱状端子14を形成できる。
)4 Cl2 )の溶液を使用する。
この場合、錫めっき25の層が厚地に形成されているので、錫めっき25の層の剛性が高くエッチング液のめっき層下部の回り込みが減少し、サイドエッチングの量が減少する。従って、個々に分離された、より精密な柱状端子14を形成できる。
この後、並べて製造された半導体装置10の群をそのままリフロー炉に入れて加熱リフロー処理を行う。図4(A)に示すように、錫めっき25が溶ける温度に加熱すると、錫めっき25の層を形成する金属が溶けて、柱状端子14の下側の側面を這い上がって、図4(B)に示すように側面全体(外周面)を覆って、錫めっき被膜26ができる。これによって柱状端子14のリードフレーム素材28が露出する部分が無くなり酸化防止を図ることができる。
なお、錫の場合は融点が232℃と高いので、錫を主成分とする半田めっき(例えば、Sn−Bi、Sn−Pb、Sn−Cu−Ag)を行うと融点が下がり、濡れ性も向上し這い上がり特性も向上する。なお、半田めっきの形成は電気めっき法(所謂合金めっき法)でもよいし、浸漬めっきでもよい。
以上の方法によって製造された半導体装置10の群を縦横に切断して、固片化(ダイシング)を行い、個々の半導体装置10が完成する。
以上の方法によって製造された半導体装置10の群を縦横に切断して、固片化(ダイシング)を行い、個々の半導体装置10が完成する。
図5には、本発明の他の実施の形態に係る半導体装置40を示すが、半導体装置10と異なる点は、素子搭載部18の上面がワイヤボンディング部12と同じ高さを有し、外部接続端子部13の如く樹脂封止部より下面側に突出しておらず、更にはアレイ状に配置された柱状端子14が半導体素子11を中心に前後左右に4列ずつ設けられている点である。このように構成することによって、素子搭載部が突出しない分、基板への実装精度が向上すると共に、多ピンの半導体装置を提供できる。
なお、このような2列や4列の柱状端子の他、半導体素子の周囲に隙間を設けて1列、3列又は5列以上の柱状端子を有する半導体装置であっても本発明は適用される。
なお、このような2列や4列の柱状端子の他、半導体素子の周囲に隙間を設けて1列、3列又は5列以上の柱状端子を有する半導体装置であっても本発明は適用される。
以上の半導体装置の製造方法に用いた第2のエッチング液の一例である濃度が130g/リットルの塩化テトラミン銅(Cu(NH3 )4
Cl2 )と塩化第二鉄の各種金属に対する腐食性(エッチング可能性)について実験した例を表1に示す。なお、表中の○は耐性が有るもの、×は耐性が無いものを示し、◎は○に比べて金属溶解耐性がより良好であることを示している。
Cl2 )と塩化第二鉄の各種金属に対する腐食性(エッチング可能性)について実験した例を表1に示す。なお、表中の○は耐性が有るもの、×は耐性が無いものを示し、◎は○に比べて金属溶解耐性がより良好であることを示している。
この表1からも明らかなように、塩化テトラミン銅からなる第2のエッチング液は、錫及び錫合金(即ち、半田)に対しては浸食性を有さないし、ニッケルに対しても浸食性を有さない。従って、塩化第二鉄溶液からなる第1のエッチング液と異なり、下地ニッケルの層も浸食しないことになるので、その上に錫めっき又は半田めっきをした外部接続端子部の強度を増すことができると共に、このめっき層の剛性が増し、これによってエッチング液によって柱状端子の側面溶解を減らすことができる。
また、第1のエッチング液の代わりに第2のエッチング液を使用すると、金めっきの底部に形成されているニッケルめっきからなる下地めっきを浸食しないので、この下地めっきによって金めっきが補強され、金めっきの厚みを薄くすることもできる。
また、第1のエッチング液の代わりに第2のエッチング液を使用すると、金めっきの底部に形成されているニッケルめっきからなる下地めっきを浸食しないので、この下地めっきによって金めっきが補強され、金めっきの厚みを薄くすることもできる。
前記実施の形態においては、具体的数字を用いて説明したが、本発明はこの数字には限定されず、本発明の要旨を変更しない範囲で変更可能である。
また、前記実施の形態においては、第2のエッチング液として、塩化テトラミン銅(Cu(NH3 )4 Cl2
)の溶液を使用したが、錫、半田、ニッケルを浸食(溶解)しないで、銅等のリードフレーム素材を浸食(溶解)する液体であれば、他の溶液であっても本発明は適用される。
前記実施の形態では、リードフレーム素材の表側及び裏側の金めっき及び錫めっき(半田めっき)はそれぞれ下地めっきを介して行ったが、直接形成してもよい。
また、前記実施の形態においては、第2のエッチング液として、塩化テトラミン銅(Cu(NH3 )4 Cl2
)の溶液を使用したが、錫、半田、ニッケルを浸食(溶解)しないで、銅等のリードフレーム素材を浸食(溶解)する液体であれば、他の溶液であっても本発明は適用される。
前記実施の形態では、リードフレーム素材の表側及び裏側の金めっき及び錫めっき(半田めっき)はそれぞれ下地めっきを介して行ったが、直接形成してもよい。
10:半導体装置、11:半導体素子、12:ワイヤボンディング部、13:外部接続端子部、14:柱状端子、15:電極パッド、16:ボンディングワイヤ、17:封止樹脂、18:素子搭載部、19:下地めっき、20:錫めっき、21:導電性接着剤、22:下地めっき、23:金めっき、24:下地めっき、25:錫めっき、26:錫めっき被膜、28:リードフレーム素材、29、30:レジスト膜、31:第1の回路パターン、32:第2の回路パターン、34、35:マスク、36:マスク、40:半導体装置
Claims (9)
- リードフレーム素材に対して、中央部の素子搭載領域を囲んで配置され上面がワイヤボンディング部となる柱状端子を形成する第1の回路パターンを表側に、下面が外部接続端子部となる前記柱状端子を含む第2の回路パターンを裏側にそれぞれレジスト膜によって形成する第1工程と、
前記第1、第2の回路パターンが表裏に形成された前記リードフレーム素材の表側に直接又は下地めっきを介して金めっきを、前記リードフレーム素材の裏側に直接又は下地めっきを介して錫めっき又は錫を主体とする半田めっきを形成する第2工程と、
前記リードフレーム素材をその表側から前記金めっきの層をレジスト膜として第1のエッチング液を用いてハーフエッチングする第3工程と、
前記第3工程でハーフエッチングした前記リードフレーム素材の表側の前記素子搭載領域に半導体素子を搭載してワイヤボンディングした後、樹脂封止する第4工程と、
樹脂封止された該半導体装置の中間製品を、前記錫めっき又は半田めっきした層をレジスト膜として、第2のエッチング液を用いてハーフエッチングし前記柱状端子を個々に分離する第5工程とを有することを特徴とする半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、該半導体装置は前記リードフレーム素材に複数並べて配置され、最終工程で固片化されることを特徴とする半導体装置の製造方法。
- 請求項1及び2のいずれか1項に記載の半導体装置の製造方法において、前記第1のエッチング液は塩化第二鉄溶液であって、前記第2のエッチング液は前記リードフレーム素材は溶かすが錫は溶かさないアルカリエッチング液であることを特徴とする半導体装置の製造方法。
- 請求項1〜3のいずれか1項に記載の半導体装置の製造方法において、前記第2工程での前記錫めっき又は半田めっきは厚地めっきであって、前記第5工程の後、加熱リフロー処理を行って該厚地めっきを溶融させ、封止樹脂の下端から下方に突出している前記柱状端子の外周面を前記錫めっき又は半田めっきで覆う第6工程を有することを特徴とする半導体装置の製造方法。
- 半導体素子と、該半導体素子の周囲にエリアアレイ状に配置され上面がワイヤボンディング部となり下面が外部接続端子部となる柱状端子と、前記半導体素子の電極パッドと前記各柱状端子のワイヤボンディング部を電気的に連結するボンディングワイヤとを有し、前記半導体素子、前記ボンディングワイヤ及び前記柱状端子の一部を樹脂封止し、該封止樹脂の下端より前記各柱状端子の一部を突出させた半導体装置において、
前記各柱状端子は表側と裏側からそれぞれハーフエッチングにより形成され、かつ前記各柱状端子の上面には金めっきがなされ、前記封止樹脂より突出する前記各柱状端子の下面には錫めっき又は錫を主体とする半田めっきがなされていることを特徴とする半導体装置。 - 素子搭載領域の周囲にエリアアレイ状に配置され、且つ、柱状に独立して突出し、上面には直接又は下地めっきを介して金めっきがなされたワイヤボンディング部が形成され、下面は無区画状に連続し、前記ワイヤボンディング部の直下の外部接続端子部となる部分に、直接又は下地めっきを介して錫めっき又は錫を主体とする半田めっきがなされているリードフレームであって、
前記素子搭載領域に半導体素子を搭載してワイヤボンディングした後樹脂封止し、前記錫めっき又は半田めっきした層をレジスト膜として、ハーフエッチングして前記外部接続端子部を個々に分離し、半導体装置とすることを特徴とするリードフレーム。 - 請求項6記載のリードフレームにおいて、前記ハーフエッチングはリードフレーム素材は溶かすが錫は溶かさないアルカリエッチング液により行われることを特徴とするリードフレーム。
- リードフレーム素材に対して、中央部の素子搭載領域を囲んで配置され上面がワイヤボンディング部となる柱状端子を形成する第1の回路パターンを表側に、下面が外部接続端子部となる前記柱状端子を含む第2の回路パターンを裏側にそれぞれレジスト膜によって形成する第1工程と、
前記第1、第2の回路パターンが表裏に形成された前記リードフレーム素材の表側に直接又は下地めっきを介して金めっきを、前記リードフレーム素材の裏側に直接又は下地めっきを介して錫めっき又は錫を主体とする半田めっきを形成する第2工程と、
前記リードフレーム素材を表側から前記金めっきの層をレジスト膜としてハーフエッチングする第3工程とを有することを特徴とするリードフレームの製造方法。 - 請求項8記載のリードフレームの製造方法において、前記ハーフエッチングは塩化第二鉄溶液により行われることを特徴とするリードフレームの製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007340199A JP2009164232A (ja) | 2007-12-28 | 2007-12-28 | 半導体装置及びその製造方法並びにリードフレーム及びその製造方法 |
PCT/JP2008/073627 WO2009084597A1 (ja) | 2007-12-28 | 2008-12-25 | 半導体装置の製造方法及び半導体装置、半導体装置の中間製品の製造方法及び半導体装置の中間製品、並びにリードフレーム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007340199A JP2009164232A (ja) | 2007-12-28 | 2007-12-28 | 半導体装置及びその製造方法並びにリードフレーム及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2009164232A true JP2009164232A (ja) | 2009-07-23 |
Family
ID=40966540
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007340199A Pending JP2009164232A (ja) | 2007-12-28 | 2007-12-28 | 半導体装置及びその製造方法並びにリードフレーム及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2009164232A (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012069886A (ja) * | 2010-09-27 | 2012-04-05 | Sumitomo Metal Mining Co Ltd | 半導体素子搭載用リードフレームおよびその製造方法 |
JP2014049718A (ja) * | 2012-09-04 | 2014-03-17 | Sumitomo Metal Mining Co Ltd | 半導体装置の製造方法並びにそれに用いられる半導体素子搭載用基板とその製造方法 |
JP2016154161A (ja) * | 2015-02-20 | 2016-08-25 | Shマテリアル株式会社 | 半導体素子搭載用リードフレーム及びその製造方法 |
JP2016178333A (ja) * | 2016-06-08 | 2016-10-06 | 大日本印刷株式会社 | 樹脂封止型半導体装置およびその製造方法 |
US10008437B2 (en) * | 2016-08-31 | 2018-06-26 | Shinko Electric Industries Co., Ltd. | Lead frame and electronic component device |
US10622286B2 (en) | 2017-01-17 | 2020-04-14 | Ohkuchi Materials Co., Ltd. | Lead frame and method for manufacturing the same |
KR102653926B1 (ko) * | 2023-10-30 | 2024-04-02 | 에스피반도체통신 주식회사 | 휘스커 방지형 파워모듈 패키지용 도금방법 및 그 파워모듈 패키지 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003243802A (ja) * | 2002-02-21 | 2003-08-29 | Matsushita Electric Ind Co Ltd | プリント配線板の製造方法とプリント配線板およびそれを用いた電子部品の実装方法 |
JP2003347477A (ja) * | 2002-05-28 | 2003-12-05 | Hitachi Chem Co Ltd | 基板、半導体パッケージ用基板、半導体装置及び半導体パッケージ |
JP2007048978A (ja) * | 2005-08-10 | 2007-02-22 | Mitsui High Tec Inc | 半導体装置及びその製造方法 |
-
2007
- 2007-12-28 JP JP2007340199A patent/JP2009164232A/ja active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003243802A (ja) * | 2002-02-21 | 2003-08-29 | Matsushita Electric Ind Co Ltd | プリント配線板の製造方法とプリント配線板およびそれを用いた電子部品の実装方法 |
JP2003347477A (ja) * | 2002-05-28 | 2003-12-05 | Hitachi Chem Co Ltd | 基板、半導体パッケージ用基板、半導体装置及び半導体パッケージ |
JP2007048978A (ja) * | 2005-08-10 | 2007-02-22 | Mitsui High Tec Inc | 半導体装置及びその製造方法 |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012069886A (ja) * | 2010-09-27 | 2012-04-05 | Sumitomo Metal Mining Co Ltd | 半導体素子搭載用リードフレームおよびその製造方法 |
JP2014049718A (ja) * | 2012-09-04 | 2014-03-17 | Sumitomo Metal Mining Co Ltd | 半導体装置の製造方法並びにそれに用いられる半導体素子搭載用基板とその製造方法 |
JP2016154161A (ja) * | 2015-02-20 | 2016-08-25 | Shマテリアル株式会社 | 半導体素子搭載用リードフレーム及びその製造方法 |
JP2016178333A (ja) * | 2016-06-08 | 2016-10-06 | 大日本印刷株式会社 | 樹脂封止型半導体装置およびその製造方法 |
US10008437B2 (en) * | 2016-08-31 | 2018-06-26 | Shinko Electric Industries Co., Ltd. | Lead frame and electronic component device |
TWI741021B (zh) * | 2016-08-31 | 2021-10-01 | 日商新光電氣工業股份有限公司 | 導線架及電子組件裝置 |
US10622286B2 (en) | 2017-01-17 | 2020-04-14 | Ohkuchi Materials Co., Ltd. | Lead frame and method for manufacturing the same |
KR102653926B1 (ko) * | 2023-10-30 | 2024-04-02 | 에스피반도체통신 주식회사 | 휘스커 방지형 파워모듈 패키지용 도금방법 및 그 파워모듈 패키지 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US20110201159A1 (en) | Semiconductor package and manufacturing method thereof | |
JP4032063B2 (ja) | 半導体装置の製造方法 | |
US9305889B2 (en) | Leadless integrated circuit package having standoff contacts and die attach pad | |
KR101089449B1 (ko) | 반도체 장치 및 그 제조 방법 | |
US20180033752A1 (en) | Molded Semiconductor Package Having an Optical Inspection Feature | |
JP2009164232A (ja) | 半導体装置及びその製造方法並びにリードフレーム及びその製造方法 | |
JP2005057067A (ja) | 半導体装置およびその製造方法 | |
JP2008098478A (ja) | 半導体装置及びその製造方法 | |
JP2011077519A (ja) | リードフレーム及びその製造方法 | |
TW201448059A (zh) | 樹脂密封型半導體裝置之製造方法及引線框架 | |
JP2019021815A (ja) | 半導体素子搭載用基板及びその製造方法 | |
JP2006108666A (ja) | 半導体リードフレームと、それを備える半導体パッケージと、それをメッキする方法 | |
JP2007048978A (ja) | 半導体装置及びその製造方法 | |
JP4399503B2 (ja) | 半導体装置の製造方法 | |
JP2007287762A (ja) | 半導体集積回路素子とその製造方法および半導体装置 | |
JP3879410B2 (ja) | リードフレームの製造方法 | |
CN109390237A (zh) | 侧面可焊接无引线封装 | |
JP2012049323A (ja) | リードフレーム及びこれを用いた半導体装置並びにその製造方法 | |
WO2009084597A1 (ja) | 半導体装置の製造方法及び半導体装置、半導体装置の中間製品の製造方法及び半導体装置の中間製品、並びにリードフレーム | |
WO2020213133A1 (ja) | 半導体装置 | |
JP2009016608A (ja) | 半導体装置及びその製造方法 | |
JP7382175B2 (ja) | 半導体装置 | |
CN220358084U (zh) | 电子器件和引线框 | |
US11935821B2 (en) | Quad flat no-lead package with wettable flanges | |
KR100205331B1 (ko) | 리드 프레임 및 그 도금 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20101202 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110908 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130528 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20131029 |