CN220358084U - 电子器件和引线框 - Google Patents

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Abstract

本公开涉及电子器件和引线框。电子器件包括：引线框，具有裸片焊盘部分和多个引线部分，包括：第一材料层的衬底；不同于第一材料层的第二材料层的阻挡膜，在裸片焊盘部分和多个引线部分处均覆盖衬底；第一材料层的另一膜，在多个引线部分的近端和裸片焊盘部分处均覆盖阻挡膜，但另一膜在多个引线部分的远端处不覆盖阻挡膜；集成电路芯片，被安装到引线框的裸片焊盘部分并且被电连接到多个引线部分的近端；封装体，封装集成电路芯片、引线框的裸片焊盘部分和引线框的多个引线部分的近端，但封装体不封装多个引线部分的远端，另一膜由封装体覆盖；锡层或锡基层，在未被封装体覆盖的多个引线部分的远端处覆盖阻挡膜。由此，提供了改进的电子器件。

Description

电子器件和引线框
技术领域
本文中的实施例涉及电子器件和引线框。
背景技术
锡晶须生长是电子学中重要的工业问题。历史上，焊料回流技术以及将铅添加到锡电镀层很好地解决了晶须生长问题。然而，最近的立法已经转向禁止在电子产品中使用铅，并且因此基本上纯的镀锡现在被使用。这再次提出了解决锡晶须生长的问题。
用于引线框的材料的选择可以对晶须形成具有显著影响。铜是用于引线框衬底的典型的、最广泛使用的材料选择。然后在铜引线框衬底上镀锡层。锡晶须形成后的驱动力是当锡膜直接被镀在铜引线框衬底上时，由Cu6Sn5金属间化合物的不规则生长引起的该锡层中的应力。值得注意的是，这种金属间化合物在室温下容易形成。
通过在镀锡之后应用热处理可以获得晶须生长的一些减轻。热的应用引起体扩散并且导致由Cu6Sn5和Cu3Sn两者组成的更规则和连续的金属间膜的形成。结果，锡膜层中的应力水平被降低。重要的是在镀锡被执行之后热处理立即被应用。
现在参考图1A-1C，图1A-1C示出了现有技术方法的步骤(如例如美国专利7,931,760和美国专利申请公开号2008/0316715中所教导的，这两篇文献通过引用并入本文)。在图1A中，引线框衬底10由铜或铜合金制成。锡或锡基膜12在引线框衬底10上被形成(例如，使用无电沉积工艺)。膜12具有优选的厚度。然后在根据优选厚度的期望温度和期望时间长度下应用热处理，以便将铜从引线框衬底10扩散到膜12中。作为示例，期望的温度可以在90至160℃的范围内，并且期望的时间长度可以在30分钟至90分钟的范围内。由于膜12具有优选的厚度，所应用的热处理将锡或锡基膜12的基本上全部(优选地，完全全部)转化成稳定的铜-锡化合物(铜-锡合金)阻挡膜14，如图1B中所示。作为示例，阻挡膜14可以包括Cu3Sn。接着，如图1C所示，在阻挡膜14上形成锡或锡基膜16。即使在覆盖在上的锡或锡基膜16存在情况下，Cu3Sn阻挡膜14的稳定性防止不受控制的金属间Cu6Sn5生长的形成。结果，锡晶须生长被抑制。
在本领域中还公知的是，在铜引线框和锡镀层之间使用一个或多个底层(或材料阻挡层)可以有效地减少锡晶须的形成和生长。一种特别适用于在底层中使用的材料是镍。镍底层的存在防止了Cu6Sn5金属间化合物的不规则生长的形成，该金属间化合物是晶须生长的应力诱导前体。
现在参考图2A-2C，图2A-2C示出了现有技术方法的步骤(例如，在美国专利5,780,172和美国专利申请公开号2020/0388943、2020/0187364和2002/0192492中所教导的，在本文中被引入作为参考)。在图2A中，引线框衬底20由铜或铜合金制成。在图2B中，在引线框衬底20上形成例如具有约0.5-1.0μm厚度的、包括镍或镍基膜22的底层。接着，锡或锡基膜26在镍基膜24底层上被形成，如图2C所示。镍基膜24形成阻止锡扩散到铜引线框衬底20中的阻挡层，并且从而防止金属间Cu6Sn5生长的形成。结果，锡晶须生长被抑制。
实用新型内容
本公开至少解决了上述问题中的一个或多个问题。
根据本公开的第一方面，提供了一种电子器件，包括：引线框，具有裸片焊盘部分和多个引线部分，引线框包括：由第一材料层制成的衬底；由不同于第一材料层的第二材料层制成的阻挡膜，阻挡膜在裸片焊盘部分和多个引线部分处均覆盖衬底；以及由第一材料层制成的另一膜，另一膜在多个引线部分的近端以及裸片焊盘部分处均覆盖阻挡膜，但其中另一膜在多个引线部分的远端处不覆盖阻挡膜；集成电路芯片，集成电路芯片被安装到引线框的裸片焊盘部分并且被电连接到多个引线部分的近端；封装体，封装体封装集成电路芯片、引线框的裸片焊盘部分和引线框的多个引线部分的近端，但其中封装体不封装多个引线部分的远端，其中另一膜由封装体覆盖；以及锡层或锡基层，锡层或锡基层在未被封装体覆盖的多个引线部分的远端处覆盖阻挡膜。
在一些实施例中，第一材料层是铜层或铜基材料层，并且第二材料层是镍层或镍基材料层。
在一些实施例中，电子器件进一步包括接合线，接合线被配置为形成集成电路芯片到多个引线部分的近端的电连接。
在一些实施例中，引线框进一步包括由不同于第一材料层和第二材料层的第三材料制成层的点层，点层在多个引线部分的近端和裸片焊盘部分处均覆盖另一膜。
在一些实施例中，第三材料层是银层或银基材料层。
在一些实施例中，引线框进一步包括由不同于第一材料层和第二材料层的第三材料层制成的层，层在多个引线部分的近端和裸片焊盘部分处均覆盖另一膜。
在一些实施例中，第三层是银层或银基材料层。
根据本公开的第二方面，提供了一种电子器件，包括：引线框；以及封装体，封装体封装引线框的第一部分，但不封装引线框的第二部分，第二部分从封装体延伸出并且未被封装体覆盖；其中引线框包括：由第一材料层制成的衬底；由不同于第一材料层的第二材料层制成的阻挡膜，阻挡膜在引线框的第一部分和第二部分处均覆盖衬底；由第一材料层制成的另一膜，另一膜仅在引线框的第一部分处覆盖阻挡膜；以及锡层或锡基层，锡层或锡基层在引线框的第二部分处覆盖阻挡膜，第二部分从封装体延伸出并且未被封装体覆盖。
在一些实施例中，第一材料层是铜层或铜基材料层，并且第二材料层是镍层或镍基材料层。
在一些实施例中，引线框的第一部分包括用于引线框的裸片焊盘部分。
在一些实施例中，引线框的第一部分包括用于引线框的每个引线的近端部分。
在一些实施例中，电子器件进一步包括：嵌入封装体内的集成电路芯片；以及接合线，接合线被配置为在集成电路芯片和用于引线框的每个引线的近端部分之间形成电连接。
在一些实施例中，引线框进一步包括由不同于第一材料层和第二材料层的第三材料层制成的层，层仅在引线框的第一部分处覆盖另一膜。
在一些实施例中，第三材料层是银层或银基材料层。
根据本公开的第三方面，提供了一种引线框，包括：裸片焊盘部分；以及多个引线部分；其中引线框包括：由第一材料层制成的衬底，由不同于第一材料层的第二材料层制成的阻挡膜，阻挡膜在裸片焊盘部分和多个引线部分处均覆盖衬底；以及由第一材料层制成的另一膜，另一膜在裸片焊盘部分和多个引线部分处均覆盖阻挡膜。
在一些实施例中，第一材料层是铜或铜基材料层，并且第二材料层是镍或镍基材料层。
在一些实施例中，引线框进一步包括由不同于第一材料层和第二材料层的第三材料层制成的点层，点层在多个引线部分的近端和裸片焊盘部分处均覆盖另一膜。
在一些实施例中，第三材料层是银层或银基材料层。
在一些实施例中，引线框进一步包括由不同于第一材料层和第二材料层的第三材料层制成的层，层在多个引线部分的近端和裸片焊盘部分处均覆盖另一膜。
在一些实施例中，第三材料层是银层或银基材料层。
在一个实施例中，一种电子器件包括：具有裸片焊盘部分和多个引线部分的引线框，引线框包括：由第一材料制成的衬底；由不同于第一材料的第二材料制成的阻挡膜，阻挡膜在裸片焊盘部分和多个引线部分处覆盖衬底；以及由第一材料制成的另一膜，另一膜在多个引线部分的近端处和裸片焊盘部分处均覆盖阻挡膜，但其中另一膜在多个引线部分的远端处不覆盖阻挡膜；集成电路芯片，其被安装到引线框的裸片焊盘部分并且被电连接到多个引线部分的近端；封装体，其封装集成电路芯片，引线框的裸片焊盘部分和引线框的多个引线部分的近端，但其中封装体不封装多个引线部分的远端，其中另一膜由封装体覆盖；以及锡或锡基层，其在未被封装体覆盖的多个引线部分的远端处覆盖阻挡膜。
在一个实施例中，一种电子器件包括：引线框；以及封装体，其封装引线框的第一部分，但不封装引线框的第二部分，第二部分从封装体延伸出并且不被封装体覆盖。引线框包括：由第一材料制成的衬底；由不同于第一材料的第二材料制成的阻挡膜，其在引线框的第一部分和第二部分两者处覆盖衬底；仅在引线框的第一部分处覆盖阻挡膜的由第一材料制成的另一膜；以及锡或锡基层，其在引线框的第二部分处覆盖阻挡膜，第二部分从封装体延伸出并且未被封装体覆盖。
由此，提供了改进的电子器件和引线框。
附图说明
为了更好地理解实施例，现在将仅通过示例的方式参考附图，其中：
图1A-1C示出了用于处理引线框以用于抑制晶须生长的现有技术工艺的步骤；
图2A-2C示出了用于处理引线框以用于抑制晶须生长的现有技术工艺的步骤；
图3A-3H示出了用于制造电子器件的工艺的步骤；以及
图4A-4D示出了用于制造工艺的备选步骤。
应当注意，附图不必按比例呈现，并且为了便于理解所示结构，并且对大小、形状、厚度等进行了一些夸大。
具体实施方式
参考图3A-3H，图3A-3H示出了用于制造电子器件的工艺的步骤。在图3A中，用于引线框的衬底30由铜或铜基合金制成，并且使用诸如冲压的常规制造技术形成，以提供裸片焊盘部分30a和多个引线部分30b。然后，如图3B所示，引线框衬底30完全被镀有包括镍或镍基膜32的底层。镍或镍基膜32可以具有例如0.5-3.0μm的厚度，并且更优选0.5-1.0μm的厚度。在一个实施例中，底层膜32可以由不同的阻挡材料制成，诸如例如银。备选地，膜32可以由堆叠的多个层形成。接着，如图3C所示，铜或铜基膜34被镀在镍或镍基膜32上，以将镍或镍基膜32与大气隔离并且防止不期望的氧化镍的形成。铜或铜基膜34可以具有例如1.0至10.0μm的厚度。如果必要或期望，可以在铜或铜基膜34的某些位置处点镀银层(或银基材料)。银的点36优选地被设置在引线框的多个引线部分30b的近端处和裸片焊盘部分30a处。结果如图3D所示。用于点36的银层可以具有例如在2.0至4.0μm范围内的厚度，并且更优选为约3.0μm厚。步骤3A-3D可以例如由引线框38的制造商执行。
在图3E中，集成电路芯片40已经被安装在引线框38的裸片焊盘部分30a处。此外，接合线42已经被安装以将集成电路芯片40的焊盘(未明确展示)电连接到引线框38的多个引线部分30b的近端。更具体地，集成电路芯片40在裸片焊盘部分30a处被附接到银的点36，并且接合线42的远端在多个引线部分30b的近端处被附接到银的点36。
使本领域的技术人员众所周知的常规传递模制工艺，由树脂制成的封装体50被模制在集成电路芯片40、接合线42、引线框38的裸片焊盘部分30a和引线框38的多个引线部分30b的近端周围。结果如图3F所示。在本文中，引线框38的裸片焊盘部分30a和引线框38的多个引线部分30b的近端形成由封装体封装的引线框的第一部分，并且引线框38的多个引线部分30b的远端形成未由封装体封装的引线框的第二部分。在一个备选的实施例中，模制工艺可以被配置为使得引线框38的裸片焊盘部分30a的底表面从封装体50被暴露。
接着，引线框38的多个引线部分30b上的铜或铜基膜34的、暴露于封装体50外部的部分(即，在与引线框的第二部分相关联的多个引线部分30b的远端处)被选择性地剥离。结果如图3G所示。该铜剥离操作可以例如使用浸渍工艺来被执行，该浸渍工艺选择性地移除暴露的铜而不损坏封装体50。作为示例，使用硫酸和过氧化氢的组合的浸渍剥离剂可以被使用。备选地，电剥离工艺可以与阳极电流应用一起被使用。作为示例，电剥离溶液可以包括硫酸和硫酸铜的组合。铜剥离操作对镍或镍基膜32底层几乎没有影响，镍或镍基膜32底层保持在覆盖铜衬底30的位置，并且对形成封装体50的树脂材料没有不利影响。
然后，如图3H所示，在位于封装体50外部(即，与引线框的第二部分相关联)的多个引线部分30b上的镍或镍基膜32底层上形成锡或锡基膜60。镍或镍基膜32的底层形成阻止锡扩散到引线框38的铜衬底30中的阻挡层，以防止金属间Cu6Sn5生长的形成。结果，锡晶须生长被抑制。在一个实施例中，膜60可以例如具有大约几μm的厚度(诸如，在从0.5μm至5.0μm的范围内的厚度，或与剥离的铜或铜基膜34大约相同的厚度)。
在该方法的一个优选的实施中，锡或锡基膜60的形成利用“湿对湿”工艺，其中在选择性剥离铜或铜基膜34之后，镍或镍基膜32不被暴露于大气。该加工技术的优点是改善了锡或锡基膜60与镍或镍基膜32的粘合性。更具体地，应注意，如果暴露于大气，则在镍膜32上可能形成不期望的氧化物，并且该氧化物可能难以移除，并且此外，如果存在，则形成抑制有效锡或锡基膜60粘附并且增加剥离风险的阻挡层。
然后，可以执行进一步的处理步骤以完成电子器件产品的制造，诸如对引线框的第二部分的多个引线部分30b的远端进行切割、弯曲和/或成形，其未明确示出但为本领域技术人员所熟知。
再次参考图3D，代替执行银的点镀，可以替代地进行形成银膜37的银的全镀层沉积，结果如图4A所示。图4B示出了模制工艺的完成(见图3F)以形成封装体50之后的结构。接着，引线框38的多个引线部分30b上的银膜47的、暴露于封装体50外部的部分(即，在与引线框的第二部分相关联的多个引线部分30b的远端处)被选择性地剥离。结果如图4C所示。该银剥离操作可以例如使用甲磺酸处理来被执行，该甲磺酸处理对于银膜47相对于底层的铜或铜基膜34是选择性的，并且此外对形成封装体50的树脂材料没有不利影响。然后该工艺继续进行如图3G和3H所示的步骤，其中选择性地剥离铜或铜基膜34，然后在封装体外部的引线框的第二部分处沉积锡或锡基膜60。得到的电子器件产品如图4D所示。
如本文所使用的，术语“基本上”、“大约地”或“大约”用于表示所讨论的值的±10％，更优选±5％的公差。
前述描述已经通过示例性和非限制性的示例提供了本公开的示例性实施例的完整和信息性描述。然而，当结合附图和所附权利要求书阅读时，鉴于前述描述，各种修改和调适对于相关领域的技术人员可变得显而易见。然而，本公开教示的所有这些和类似修改仍将落入所附权利要求限定的本公开的范围内。
根据本公开的一方面，提供了一种方法，包括：形成引线框的衬底，衬底由第一材料制成；用由不同于第一材料的第二材料制成的阻挡膜覆盖衬底；用由第一材料制成的另一膜覆盖阻挡膜；将引线框的第一部分封装在封装体内，以留下从封装体延伸出并且未被封装体覆盖的引线框的第二部分；剥离未被封装体覆盖的另一膜的第一部分以暴露引线框的第二部分处的阻挡膜，同时留下仍被封装体封装的另一膜的第二部分；以及用锡或锡基层覆盖引线框的第二部分处的所暴露的阻挡膜。
在一些实施例中，其中第一材料是铜或铜基材料，并且第二材料是镍或镍基材料。
在一些实施例中，其中引线框的第一部分包括用于引线框的裸片焊盘部分。
在一些实施例中，其中引线框的第一部分包括用于引线框的每个引线的近端部分。
在一些实施例中，其中封装包括将集成电路芯片嵌入封装体内。
在一些实施例中，方法进一步包括将集成电路芯片电连接到用于引线框的每个引线的近端部分。
在一些实施例中，方法进一步包括形成由不同于第一材料和第二材料的第三材料制成的层，层覆盖另一膜。
在一些实施例中，其中方法进一步包括剥离未被封装体覆盖的层的第一部分，以暴露引线框的第二部分处的另一膜，同时留下仍被封装体封装的层的第二部分。
在一些实施例中，其中第三材料是银或银基材料。
在一些实施例中，其中形成由第三材料制成的层包括在引线框的第一部分处的位置处点状形成层。
根据本公开的另一方面，提供了一种方法，包括：形成引线框的衬底，衬底由第一材料制成；用由不同于第一材料的第二材料制成的阻挡膜覆盖衬底；以及用由第一材料制成的另一膜覆盖阻挡膜。
在一些实施例中，其中第一材料是铜或铜基材料，并且第二材料是镍或镍基材料。
在一些实施例中，方法进一步包括形成由不同于第一材料和第二材料的第三材料制成的层，层覆盖另一膜的至少一部分。
在一些实施例中，其中第三材料是银或银基材料。
在一些实施例中，其中形成由第三材料制成的层包括在在引线框的多个引线部分的近端处和裸片焊盘处点状形成层。
在一个实施例中，一种方法包括：形成引线框的衬底，衬底由第一材料制成；用由不同于第一材料的第二材料制成的阻挡膜覆盖衬底；用由第一材料制成的另一膜覆盖阻挡膜；将引线框的第一部分封装在封装体内，以留下从封装体延伸出并且未被封装体覆盖的引线框的第二部分；剥离未被封装体覆盖的另一膜的第一部分以暴露引线框的第二部分处的阻挡膜，同时留下仍被封装体封装的另一膜的第二部分；以及用锡或锡基层覆盖引线框的第二部分处的暴露的阻挡膜。

Claims (20)

1.一种电子器件，其特征在于，包括：
引线框，具有裸片焊盘部分和多个引线部分，所述引线框包括：由第一材料层制成的衬底；由不同于所述第一材料层的第二材料层制成的阻挡膜，所述阻挡膜在所述裸片焊盘部分和所述多个引线部分处均覆盖所述衬底；以及由所述第一材料层制成的另一膜，所述另一膜在所述多个引线部分的近端以及所述裸片焊盘部分处均覆盖所述阻挡膜，但其中所述另一膜在所述多个引线部分的远端处不覆盖所述阻挡膜；
集成电路芯片，所述集成电路芯片被安装到所述引线框的所述裸片焊盘部分并且被电连接到所述多个引线部分的所述近端；
封装体，所述封装体封装所述集成电路芯片、所述引线框的所述裸片焊盘部分和所述引线框的所述多个引线部分的所述近端，但其中所述封装体不封装所述多个引线部分的所述远端，其中所述另一膜由所述封装体覆盖；以及
锡层或锡基层，所述锡层或锡基层在未被所述封装体覆盖的所述多个引线部分的所述远端处覆盖所述阻挡膜。
2.根据权利要求1所述的电子器件，其特征在于，所述第一材料层是铜层或铜基材料层，并且所述第二材料层是镍层或镍基材料层。
3.根据权利要求1所述的电子器件，其特征在于，进一步包括接合线，所述接合线被配置为形成所述集成电路芯片到所述多个引线部分的所述近端的电连接。
4.根据权利要求1所述的电子器件，其特征在于，所述引线框进一步包括由不同于所述第一材料层和所述第二材料层的第三材料层制成的点层，所述点层在所述多个引线部分的所述近端和所述裸片焊盘部分处均覆盖所述另一膜。
5.根据权利要求4所述的电子器件，其特征在于，所述第三材料层是银层或银基材料层。
6.根据权利要求1所述的电子器件，其特征在于，所述引线框进一步包括由不同于所述第一材料层和所述第二材料层的第三材料层制成的层，所述层在所述多个引线部分的所述近端和所述裸片焊盘部分处均覆盖所述另一膜。
7.根据权利要求6所述的电子器件，其特征在于，所述第三材料层是银层或银基材料层。
8.一种电子器件，其特征在于，包括：
引线框；以及
封装体，所述封装体封装所述引线框的第一部分，但不封装所述引线框的第二部分，所述第二部分从所述封装体延伸出并且未被所述封装体覆盖；
其中所述引线框包括：
由第一材料层制成的衬底；
由不同于所述第一材料层的第二材料层制成的阻挡膜，所述阻挡膜在所述引线框的所述第一部分和所述第二部分处均覆盖所述衬底；
由所述第一材料层制成的另一膜，所述另一膜仅在所述引线框的所述第一部分处覆盖所述阻挡膜；以及
锡层或锡基层，所述锡层或锡基层在所述引线框的所述第二部分处覆盖所述阻挡膜，所述第二部分从所述封装体延伸出并且未被所述封装体覆盖。
9.根据权利要求8所述的电子器件，其特征在于，所述第一材料层是铜层或铜基材料层，并且所述第二材料层是镍层或镍基材料层。
10.根据权利要求8所述的电子器件，其特征在于，所述引线框的所述第一部分包括用于所述引线框的裸片焊盘部分。
11.根据权利要求8所述的电子器件，其特征在于，所述引线框的所述第一部分包括用于所述引线框的每个引线的近端部分。
12.根据权利要求11所述的电子器件，其特征在于，进一步包括：
嵌入所述封装体内的集成电路芯片；以及
接合线，所述接合线被配置为在所述集成电路芯片和用于所述引线框的每个引线的所述近端部分之间形成电连接。
13.根据权利要求8所述的电子器件，其特征在于，所述引线框进一步包括由不同于所述第一材料层和所述第二材料层的第三材料层制成的层，所述层仅在所述引线框的所述第一部分处覆盖所述另一膜。
14.根据权利要求13所述的电子器件，其特征在于，所述第三材料层是银层或银基材料层。
15.一种引线框，其特征在于，包括：
裸片焊盘部分；以及
多个引线部分；
其中所述引线框包括：由第一材料层制成的衬底，由不同于所述第一材料层的第二材料层制成的阻挡膜，所述阻挡膜在所述裸片焊盘部分和所述多个引线部分处均覆盖所述衬底；以及由所述第一材料层制成的另一膜，所述另一膜在所述裸片焊盘部分和所述多个引线部分处均覆盖所述阻挡膜。
16.根据权利要求15所述的引线框，其特征在于，所述第一材料层是铜或铜基材料层，并且所述第二材料层是镍或镍基材料层。
17.根据权利要求15所述的引线框，其特征在于，所述引线框进一步包括由不同于所述第一材料层和所述第二材料层的第三材料层制成的点层，所述点层在所述多个引线部分的近端和所述裸片焊盘部分处均覆盖所述另一膜。
18.根据权利要求17所述的引线框，其特征在于，所述第三材料层是银层或银基材料层。
19.根据权利要求15所述的引线框，其特征在于，所述引线框进一步包括由不同于所述第一材料层和所述第二材料层的第三材料层制成的层，所述层在所述多个引线部分的近端和所述裸片焊盘部分处均覆盖所述另一膜。
20.根据权利要求19所述的引线框，其特征在于，所述第三材料层是银层或银基材料层。
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