KR20010060223A - 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

제 2 반도체 칩의 내부전극에 관통구멍이 설치되고, 관통구멍 내벽에 무전해 도금이 가능한 전극이 다른 전극들로부터 절연된 상태로 형성되고, 제 1 반도체 칩의 내부전극과 제 2 반도체 칩의 내부전극이 정렬되도록 제 1 반도체 칩의 내부전극과 외부전극을 제외한 부위에 접착제를 사용해 제 2 반도체 칩이 부착되고, 내부전극과 관통구멍의 내벽에 설치된 전극이 같은 조성을 갖는 연속된 금속에 의해 전기적으로 접속된다. 따라서, 다수의 칩들이 손상없이 적층될 수 있다.

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD OF PRODUCING THE SAME}
본 발명은 반도체 장치와 이 반도체 장치를 제조하는 방법에 관한 것으로서, 특히 LSI를 구비한 반도체 칩을 적층하고 전기적으로 접속시킨 반도체 장치 및 그반도체 장치를 제조하는 방법에 관한 것이다.
최근 몇 년 동안, 보다 저렴하고 크기가 작은 LSI 반도체 칩을 생산하기 위한 반도체 장치가 개발되어 왔고, 이에 따라 서로 다른 기능의 LSI 반도체 칩 혹은 서로 다른 공정으로 제조된 LSI 반도체 칩들이 페이스 다운 방식을 사용하여 결합된다.
상기 종래의 LSI 반도체 장치를 도 16을 참조하여 이하에 설명한다.
먼저, 제 1 반도체 칩의 내부전극(제 1 내부전극,111), 및 본딩 패드(112)가 제 1 반도체 칩(110)에 형성된다. 게다가, 제 1 반도체 칩의 장벽금속(제 1장벽금속, 113)이 제 1 내부전극(111)에 형성된다. 상기에 더하여, 제 2 반도체 칩(120)의 내부전극(제 2 내부전극,121)에 형성된 제 2 반도체 칩(120)의 장벽금속(제 2 장벽 금속, 122)이 땜납으로 된 범프(123)을 경유하여 제 2 반도체 칩(120)의 내부전극(121)에 전기적으로 접속된다. 상기에 더하여, 제 1 반도체 칩(110)과 제 2 반도체 칩(120) 사이의 간격이 절연수지(130)로 채워진다.
제 1 반도체 칩(110)이 다이본딩수지(132)를 사용해 리드프레임의 다이패드 (131)에 고정된다. 제 1 반도체 칩(110)의 본딩패드(112)가 본딩와이어(123)을 경유하여 리드프레임의 외측리드(133)에 전기적으로 접속된다. 제 1 반도체 칩(110), 제 2 반도체 칩(120), 본딩와이어(133), 다이패드(131), 및 외측리드(133)의 일정부분이 봉지수지(135)로 패키지된다.
상기 반도체 장치의 제조방법을 도 17a,17b를 참조하여 이하에 설명한다.
먼저, 도 17a에 나타낸 바와 같이, 전해도금에 의해 제 2 반도체 칩(120)의 내부전극에 땜납범프(123)를 형성한다. 땜납범프(123)의 형성에 있어서, 제 2 반도체 칩에 대한 웨이퍼 상에 제 2 장벽금속(122)을 증착으로 형성한 후, 레지스트를 사용하여 범프패턴을 형성하고, 전해땜납도금으로 범프(123)를 형성한다. 다음으로, 땜납범프(123)가 마스크로 사용된 상태에서, 습식 에칭을 사용해 제 2장벽금속(122)을 용해 제거한다. 다음으로, 도 17b에 나타낸 바와 같이, 제 1 반도체칩(110)이 웨이퍼 상태에 있을때 절연수지(130)를 제 1 반도체 칩에 사용하고, 제 2 반도체 칩(120)의 땜납범프를 제 1 반도체 칩(110)의 내부전극(111)과 정렬시킨다. 다음으로, 도 17c에 나타낸 바와 같이, 제 2 반도체 칩(120)을 제 1 반도체 칩(110)에 장착한다. 그 후, 땜납범프(123)가 열에 의해 용해됨으로서, 제 2 반도체 칩(120)의 내부전극(121)이 땜납에 의해 제 1 반도체 칩(110)의 내부전극(111)과 결합한다. 다음으로, 도 16에 나타낸 바와 같이, 웨이퍼 상태의 제 1반도체 칩 (110)을 각각이 분리한다. 마지막으로, 도 16에 나타낸 바와 같이, 제 1 반도체 칩 (110)이 리드프레임의 다이패드(131)에 다이 결합하고, 제 1 반도체 칩의 본딩패드 (112)를 와이어본딩으로 리드프레임의 외측리드(133)에 접속하고, 봉지수지(135)를 사용하여 패킹한다.
그러나, 종래 반도체 장치의 상기구조와 반도체 장치를 제조하는 상기 방법은 땜납범프의 땝납을 사용해서 제 1 반도체 칩과 제 2 반도체 칩 사이를 접속하기 때문에 다음의 문제점들을 갖는다.
(1) 페이스 다운 방식에 의해 제 1 반도체 칩이 제 2 반도체 칩에 적층되기 때문에 2 층까지만 칩을 적층할 수 있다.
(2) 제 1 반도체 칩이 제 2 반도체 칩에 적층될 때 금속 범프가 사용되기 때문에 칩이 손상될 수 있고 칩의 반도체 소자가 파괴될 수 있다.
(3) 땜납이 결합하는 동안 용해되기 때문에 땜납이 옆으로 흐를 수 있다. 결과적으로 치수의 변화가 발생할 수 있고, 따라서 미세한 구조의 획득이 어렵다.
(4) 반도체 칩의 내부전극이 통상적으로 알루미늄으로 제조되기 때문에 땜납 결합을 실행하기 위해 땜납에 쉽게 확산될 수 있는 티타늄, 구리, 금 등의 금속막을 각각의 알루미늄 전극에 형성하는 것이 필수적이다.
(5) 미세한 구조의 획득이 어렵기 때문에, 제 1,2 반도체 칩의 내부전극이 보다 커지게 되고, 따라서 큰 전기적 부하 용량을 갖게 된다. 이는 제 1 반도체 칩과 제 2 반도체 칩 사이의 신호 전송 대기시간을 증가시키고, 또한 전력소비를 증가시킨다.
따라서, 본 발명은 다수의 칩들을 손상없이 적층할 수 있고, 순간적인 접속이 용이한 높은 수행력을 갖는 반도체 장치를 제공하고, 또한 상기 반도체 장치를 제조하는 방법을 제공하고자 한다.
본 발명의 청구항 1 에 따른 반도체 장치는 외부전극과 내부전극을 구비한 제 1 반도체 칩과 내부전극을 구비한 제 2 반도체 칩을 포함하고, 제 2 반도체 칩이 제 1 반도체 칩에 간격을 두고 적층되고, 내부전극들이 서로 전기적으로 접속된 반도체 장치로서, 제 2 반도체 칩의 내부전극에 관통구멍이 설치되고, 관통구멍 내벽에 무전해 도금이 가능한 전극이 다른 전극들로부터 절연된 상태로 형성되고, 제 1 반도체 칩의 내부전극과 외부전극을 제외한 부위에 접착제를 사용해 제 2 반도체 칩이 부착됨으로서 제 1 반도체 칩의 내부전극과 제 2 반도체 칩의 내부전극이 일렬로 배치되고, 동일한 조성을 갖는 연속된 금속에 의해 제 2 반도체 칩의 내부전극과 관통구멍 내벽에 설치된 전극이 제 1 반도체 칩의 내부전극에 전기적으로 접속된다.
상기한 바와 같이, 제 2 반도체 칩의 내부 전극에 관통구멍을 형성하고, 제 1,2 반도체 칩을 적층하고, 접착제를 사용하는 방법에 의해 다수의 칩들이 손상없이 적층될 수 있다. 관통구멍 내벽에 형성된 전극은 무전해 도금이 가능한 구리, 니켈, 금, 플라티늄, 은, 주석, 납, 코발트등으로 제조된다. 동일한 조성을 갖는 연속된 금속에 의해 제 2 반도체 칩의 내부전극과 관통구멍 내벽의 전극이 제 1 반도체 칩의 내부전극에 전기적으로 접속된다. 이 때문에, 종래 땜납을 사용한 결합 대신에 무전해 도금에 의해 침전된 금속을 결합에 직접 사용한다. 따라서, 종래의 방법과는 다르게, 칩들의 내부전극에 미리 땜납 확산을 야기하는 금속을 형성할 필요가 없다.
청구항 2에 따른 반도체 장치는 청구항 1의 반도체 장치에 있어서, 제 2 반도체 칩의 내부전극내 관통구멍의 직경이 제 1 반도체 칩과 상기 제 2 반도체 칩 사이 간격의 1/2 보다 작게 제조된다. 제 2 반도체 칩의 내부전극내 관통구멍의 직경이 제 1 반도체 칩과 상기 제 2 반도체 칩 사이 간격의 1/2 보다 작게 제조되기 때문에, 안정적인 접속이 획득될 수 있다. 즉, 무전해 도금으로 도금된 막이 통상적으로 등방향으로 확장하기 때문에, 만약 관통구멍의 직경이 상기 간격의 1/2보다 크다면 관통구멍의 벽이 전극에 형성된 금속인 도금 막과 접촉할 때 관통구멍이 도금금속으로 채워지지 않고 관통구멍 내부에 도금액이 남게 된다. 상기 남은 용액은 부식을 야기하기 때문에, 상기 세팅이 수행되어 전극 내부에 도금액이 남지 않게 한다.
청구항 3,4에 따른 반도체 장치는 청구항 1의 반도체 장치에 있어서, 둘 이상의 제 2 반도체 칩이 적층된다. 둘 이상의 반도체 칩이 적층되기 때문에, 이 구조가 다수의 핀을 갖는 LSI에 적용될 수 있다.
청구항 5에 따른 반도체 장치의 제조 방법은 제 1 반도체 칩에 적층된 제 2 반도체칩의 내부전극내 관통구멍을 설치하는 단계, 관통구멍의 내벽과 제 2 반도체 칩의 후면에 절연막을 형성하는 단계, 무전해 도금이 가능한 전극을 증착이나 무전해도금으로 관통구멍의 내벽에 형성하는 단계, 제 1 반도체 칩의 내부전극이 제 2 반도체 칩의 내부전극과 정렬되도록, 제 1 반도체 칩에 간격을 둔 상태에서 제 2 반도체 칩을 제 1 반도체 칩의 내부전극과 외부전극을 제외한 부위에 접착 고정하는 단계, 및 제 2 반도체 칩의 내부전극과 관통구멍의 내벽이 무전해 도금을 사용해 제 1 반도체 칩의 내부전극에 전기적으로 접속하는 단계를 포함한다.
상기한 바와 같이, 제 2 반도체 칩의 내부전극에 설치되는 관통구멍, 제 1 반도체 칩, 및 제 2 반도체 칩이 서로 접착 고정되고, 제 2 반도체 칩의 내부전극과 관통구멍의 내벽이 무전해 도금에 의해 제 1 반도체 칩의 내부전극에 접속된다. 따라서, 다수의 칩들이 손상없이 적층될 수 있다. 게다가, 무전해 도금이 가능한 전극이 증착이나 무전해 도금에 의해 관통구멍의 내벽에 형성된다. 따라서, 종래땜납 범프를 이용한 접합 방법을 사용하지 않고, 칩들의 내부전극에 미리 땜납확산을 야기하는 금속을 형성하는 것이 불필요하다. 구리, 니켈, 금, 플라티늄, 은, 주석, 납, 코발트등이 전극으로 사용될수 있다. 상기에 더하여, 땜납 범프의 스프레딩이 발생하지 않기 때문에, 순간적인 접속이 쉽게 획득되고, 따라서 다수의 핀을 갖는LSI에 적용할 수 있다. 게다가, 두개의 LSI칩이 서로 결합될 때 저비용으로 제조가 가능하다.
청구항 6,7,8에 따른 반도체 장치의 제조 방법은 각각의 청구항 2,3,4와 비슷한 효과를 갖는다.
도 1은 본 발명의 실시예에 따른 반도체 장치를 보여주는 단면도;
도 2는 도 1의 요부 확대도;
도 3a는 본 발명의 실시예에 따른 반도체 장치의 제조 공정단계를 보여주는 단면도이고, 도 3b는 도 3a의 요부 확대도;
도 4a는 도 3a의 다음 공정을 보여주는 단면도이고, 도 4b는 도 4a의 요부 확대도;
도 5a는 도 4a의 다음 공정을 보여주는 단면도이고, 도 5b는 도 5a의 요부 확대도;
도 6a는 도 5a의 다음 공정을 보여주는 단면도이고, 도 6b는 도 6a의 요부 확대도;
도 7a는 도 6a의 다음 공정을 보여주는 단면도이고, 도 7b는 도 7a의 요부 확대도;
도 8a는 도 7a의 다음 공정을 보여주는 단면도이고, 도 8b는 도 8a의 요부 확대도;
도 9a는 도 8a의 다음 공정을 보여주는 단면도이고, 도 9b는 도 9a의 요부확대도;
도 10은 도 9a의 다음 공정을 보여주는 단면도;
도 11은 도 10의 다음 공정을 보여주는 단면도;
도 12는 도 11의 다음 공정을 보여주는 단면도;
도 13은 도 12의 다음 공정을 보여주는 단면도;
도 14a는 도 13의 다음 공정을 보여주는 단면도이고, 도 14b는 도 14a의 요부 확대도;
도 15는 도 14a의 다음 공정을 보여주는 단면도;
도 16은 종래의 반도체 장치를 보여주는 단면도; 및
도 17a, 17b, 17c 및 17d는 종래 반도체 장치의 제조 공정을 보여주는 단면도이다.
본 발명의 실시예를 도1 ~ 15를 참조하여 이하에 설명한다. 도 1은 본 발명의 실시예와 부합하는 반도체 장치를 나타내는 단면도이다. 도 2는 도 1의 요부 확대도이다. 도 3 ~ 15는 본 발명의 실시예와 부합하는 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 1,2 에 있어서, 번호 1은 제 1 반도체 칩, 번호 2는 반도체 칩의 보호막, 번호 3은 제 1 반도체 칩의 외부전극, 번호 4는 제 1 반도체 칩의 내부전극, 번호 5는 접착제, 번호 6은 관통구멍, 번호 7은 제 2 반도체 칩, 번호 8은 제 2 반도체 칩의 내부전극, 번호 9는 제 3 반도체 칩, 번호 10은 제 3 반도체 칩의 내부전극, 번호 11은 제 2 반도체 칩의 산화막, 번호 12는 제 3 반도체 칩의 산화막, 번호 13은 제 2 반도체 칩의 도금전극(제 2 도금전극), 번호 14는 제 3 반도체 칩의 도금전극 (제 3 도금전극), 번호 15는 도금전극(제 2 전극), 번호 16은 다이본딩 수지, 번호 17은 리드 프레임의 리드, 번호 18은 리드 프레임의 다이패드, 번호 19는 다이본딩 와이어, 번호 20은 봉지수지, 번호 21은 제 2 반도체 칩용 웨이퍼, 번호 22는 제 3 반도체 칩용 웨이퍼, 번호 23은 무전해 도금액, 번호 24는 무전해 도금조, 번호 25는 도금금속막(제 1 금속), 번호 26은 레지스트, 번호 27은 에칭액, 번호28은 에칭조, 번호 29는 제 1 반도체 칩용 웨이퍼, 번호 30은 코레트, 번호 31은 코레트의 진공구, 번호 32는 마름모형의 홈, 번호 33은 절연 수지, 번호 34는 산화막을 나타낸다.
도 1에 나타낸 바와 같이, 외부전극(3)과 내부전극(4)을 구비한 제 1 반도체 칩(1)은 제 2, 3 반도체 칩(7,9)과 간격을 유지한 상태로, 외부전극(3)과 내부전극 (4,8,10)이 간격 사이에 위치하고 접착제(5)로 고정된다. 게다가, 제 2,3 반도체 칩(7,9)은 제 2,3 반도체 칩의 후면을 관통해 지나가는 관통구멍(6)을 갖는다. 관통구멍(6)과 제 2,3 반도체 칩의 후면은 내부 소자에 대해 절연되도록 제 2,3 반도체 칩의 산화막(11,12)으로 코팅된다. 도 1,2 에서 보여진 바와 같이, 구리,니켈, 금, 플라티늄, 은, 주석, 납, 코발트등으로 만들어진 도금전극(13)은 무전해 도금이 가능하고 관통구멍 내벽에 형성된다. 게다가, 제 2,3 반도체 칩의 내부전극 (8,10)과 관통구멍(6)은 동일한 조성을 갖는 연속된 도금전극(15)에 의해 제 1 반도체 칩의 내부전극(4)과 전기적으로 접속된다.
다음으로, 상기 구조를 갖는 반도체 장치를 제조하는 방법을 설명한다.
첫째로, 도 3a, 3b에 나타낸 바와 같이, 레이저를 사용하여 직경이 약 10㎛정도인 관통구멍(6)을 제 2,3 반도체 칩에 대한 웨이퍼(21,22)의 제 2,3 반도체 칩의 내부전극(8,10)에 만든다. 내부전극의 크기는 15㎛ 이상의 사각형이여야 한다. 다음으로, 도 4a,4b에 나타낸 바와 같이, 제 2,3 반도체 칩의 산화막(11,12)을 관통구멍(6)의 측면과 제 2,3 반도체 칩에 대한 웨이퍼(21,22)의 후면에 형성한다. 산화막(11,12)은 무전해 도금 방법으로 전극이 형성되었을 때 반도체 칩의 내부 요소를 절연시키는 절연막으로 사용된다.
다음으로, 도 5a,5b에 나타낸 바와 같이, 무전해 도금을 사용하여 웨이퍼 전체면을 감싸는 도금 금속막(25)을 제 2,3 반도체 칩에 대한 웨이퍼(21,22)와 관통구멍(6)에 형성한다. 도금 금속막(25)을 니켈같은 무전해 도금으로 형성한 경우, 제 2,3 반도체 칩에 대한 웨이퍼(21,22)를 팔라디윰염액에 침지하고 팔라디윰을 무전해 도금핵으로서 웨이퍼의 전 표면에 부착한다. 그런 다음, 약 1㎛의 두께를 갖는 니켈로 만들어진 도금 금속막(25)을 형성하기 위해 상기 웨이퍼를 니켈 도금액에 침지한다. 다음으로, 도 6a,6b에 나타낸 바와 같이, 관통구멍(6)과 제 2,3 반도체 칩에 대한 웨이퍼의 제 2,3 반도체 칩의 내부전극(8,10)에 레지스트(26)를 사용하여 에칭패턴을 형성한다.
다음으로, 도 7a,7b에 나타낸 바와 같이, 레지스트(26)를 사용해 에칭패턴이 형성된 제 2,3 반도체 칩에 대한 웨이퍼(21,22)를 에칭조(28) 내부의 에칭액(27)에 침지하여 도금 금속막(25)을 용해하고 에칭한다. 도금 금속막이 니켈인 경우에 있어서, 니켈막을 20%의 염산용액으로 용해한다. 다음으로, 도 8a,8b에 나타낸 바와 같이, 제 2,3 반도체 칩에 대한 웨이퍼(21,22)에 형성된 레지스트(26)를 용해 및 제거함으로써 제 2,3 도금 전극(13,14)을 형성한다. 다음으로, 도 9a,9b에 나타낸 바와 같이, 제 2,3 반도체 칩에 대한 웨이퍼(21,22)를 사각으로 절단하여 독립적인 칩으로 분리한다.
다음으로, 도 10에 나타낸 바와 같이, 에폭시, 폴리이미드, 및 아크릴등의 접착제(5)를 제 1 반도체 칩(1)에 대한 웨이퍼(29)의, 다음에 제 2 반도체 칩이 부착되는 위치에 사용하여 제 1 반도체 칩의 내부전극(4)과 외부전극(3)이 차단되는것을 방지한다. 다음으로, 도 11에 나타낸 바와 같이, 제 2 반도체 칩(7)을 제 1 반도체 칩에 대한 웨이퍼(29)내에 접착제(5)가 사용된 영역에 페이스 업 방식으로 장착하고, 내부전극(4,8)을 정렬하기위해 제 2 반도체 칩(7)을 진공흡입기를 사용하여 코레트(30)에 매단다. 다음으로, 코레트(30)를 가열하면 접착제(5)가 경화됨에 따라 제 2 반도체 칩(7)이 제 1 반도체 칩(1)에 대한 웨이퍼(29)에 고정된다. 가열 온도는 약 100~300℃ 이다. 내부전극(4,8)은 제 1 반도체 칩에 대한 웨이퍼 (29)에 제 2 반도체 칩(7)을 접속하기 위해 사용되기 때문에, 몇 ㎛ 사각형 ~ 100㎛ 사각형의 작은 크기를 갖는다. 또한, 제 1 반도체 칩과 제 2 반도체 칩의 표면 사이의 간격은 몇 ㎛ ~ 100 ㎛ 이다. 상기에 더하여, 접착제(5)가 내부전극(4,8)의 표면으로 흐르는 것이 방지된다. 이런 공정들을 반복함으로써, 다수의 제 2 반도체 칩(7)을 제 1 반도체 칩에 대한 웨이퍼(29)에 접착제를 사용하여 고정한다.
또한, 도 12에 나타낸 바와 같이, 에폭시, 폴리이미드, 아크릴등의 접착제 (5)를 제 2 반도체 칩(7)의, 다음에 제 3 반도체 칩(9)이 장착되는 위치에 사용하여 내부전극(8)이 차단되는 것을 방지한다. 다음으로, 도 13에 나타낸 바와 같이, 제 3 반도체 칩(9)을 제 2 반도체 칩(7)의 접착제가 사용된 영역에 페이스 업 방식으로 장착하고, 내부전극(8,10)을 서로 정렬하기 위해 제 3 반도체 칩(9)을 진공흡입기를 사용해 코레트(30)에 매단다. 다음으로 코레트(30)를 가열하면 접착제(5)가 경화됨에 따라, 제 3 반도체 칩(9)이 제 2 반도체 칩(7)에 고정된다.
다음으로, 도 14a,14b에 나타낸 바와 같이, 제 1 반도체 칩에 대한 웨이퍼(29)를 무전해 도금조(24)에 침지함에 따라, 제 1 반도체 칩의 내부전극(4)과 제 2,3 반도체 칩의 내부전극(8,10)에 형성된 제 2,3 도금전극으로부터 침적된 도금금속들을 집적함으로써 도금전극(15)을 형성한다.
도금전극(15)을 사용하여, 제 1 반도체 칩(1)의 내부전극(4)을 제 2,3 반도체 칩(7,9)의 내부전극(8,10)에 전기적으로 접속한다. 이 때, 무전해 도금액(23)이 관통구멍(6)과 간격(제 1 반도체 칩에 대한 웨이퍼(29)와 제 2,3 반도체 칩 사이)에 주입된다. 알루미늄 금속으로 만들어진 제 1 반도체 칩의 내부전극(4)이 무전해 도금에 의해 니켈로 침적될 경우, 먼저 제 1 반도체 칩의 내부전극의 알루미늄 표면위의 산화막을 제거하기 위해 웨이퍼를 질산용액이나 인산염액등에 침지한 후, 알루미늄 표면을 아연등으로 대체한다. 게다가, 제 2,3 반도체 칩(7,9)에 형성된 제 2,3 도금전극(13,14)용으로 사용된 동일한 무전해액을 사용하여 무전해 도금에 사용된 금속이 제 2,3 도금전극(13,14)에 침적됨에 따라, 동일한 도금금속을 사용하여 제 1,2,3 반도체 칩들의 내부전극들(4,8,10)을 서로 연결할 수 있다. 이 때, 니켈로 도금된 금속 표면에 금으로 한번 더 무전해 도금하면, 상기 장치의 신뢰성이 향상될 수 있고, 다음에 본딩 와이어등을 내부전극(4)에 결합할 때 상기 장치의 효율이 크게 증가할 수 있다. 웨이퍼를 각각의 용액에 침지하고 취급한 후에, 증류수등의 용액으로 세척하고, 다음 단계로 넘어간다. 상기한 바와 같이, 종래의 땜납을 사용한 접합 대신에, 무전해 도금에 의해 알루미늄 전극에 직접 침적된 금속을 접합에 사용한다. 따라서, 종래의 방법과는 다르게, 알루미늄 전극상에 미리 땜납의 확산을 유발하는 금속을 형성하는 것이 불필요하다. 게다가, 칩들이 웨이퍼 상태인 동안 모든 칩들을 동시에 접합할 수 있다. 결과적으로, 생산성을 크게 증대할 수 있고, 저비용, 고밀도의 접합을 획득할 수 있다..
다음으로, 도 15에 나타낸 바와 같이, 제 1 반도체 칩에 대한 웨이퍼(29)를 제 1 반도체칩으로 사각절단하고 분리한다. 웨이퍼가 제 1 반도체 칩으로 분리되기 전, 제 1 반도체 칩의 외부전극(3)에 대해 측정을 수행하고, 따라서 제 1 반도체칩 (1), 제 2 반도체 칩(7), 및 제 3 반도체 칩(9)을 서로 접합하는 동안 특성 테스트를 실시할 수 있다. 게다가, 절연수지(33)가 외부에 제공된다.
다음으로, 도 1,2에 나타낸 바와 같이, 제 2,3 반도체 칩(7,9)이 접합된 제 1 반도체 칩(1)을 다이본딩 수지(16)와 함께 리드프레임의 다이패드(18)에 결합하고, 제 1 반도체 칩의 외부전극(3)을 본딩와이어(19)를 사용하여 리드프레임의 리드에 연결한다. 마지막으로, 봉지수지(20)를 사용해 전체를 밀봉하고 패키지한다. 봉지수지(20)를 금속주형으로 주입할 때, 상기 수지를 제 1,2,3 반도체 칩들사이의 간격으로 공급한다.
게다가, 제 1,2,3 반도체 칩들 사이의 간격에 수지의 주입은 패킹용으로 사용된 봉지수지(20)와는 다르게 절연수지(16)를 사용한 밀봉전에 실행할 수도 있다. 게다가 제 1,2,3 반도체 칩들 사이의 간격에 봉지수지를 주입할 필요가 없다. 게다가, 제 2,3 반도체 칩(7,9)의 내부전극과 제 1 반도체칩(1)의 내부전극의 위치관계가 회로상에 아무런 문제를 야기하지 않는다면, 적층된 반도체 칩들을 페이스 업 이나 페이스 다운 방식으로 장착할 수도 있다.
상기 본 발명의 실시예에서, 관통구멍(6)이 제 2,3 반도체 칩(1,7)의 내부전극에 설치되고, 제 1,2,3 반도체 칩(1,7,9)이 고정을 위해 결합되고, 무전해 도금에 의해 제 1 반도체 칩의 내부전극(4)이 제 2,3 반도체 칩의 내부전극(8,10)과 관통구멍 내벽의 제 1 금속(25)(도금 전극(13))에 전기적으로 접속된다. 따라서, 다수의 칩들이 손상없이 적층될 수 있다. 게다가 제 1 금속(25)(도금 전극(13))은 무전해 도금이 가능하고, 증착이나 무전해 도금에 의해 관통구멍의 내벽에 형성된다. 따라서 종래의 땜납 범프를 사용하여 접착하는 경우와 다르게, 칩들의 내부 전극에 미리 땜납 확산을 야기하는 금속을 형성하는 것이 불필요하다. 게다가, 땜납 범프의 스프레딩이 발생하기 않기때문에, 순간적인 접속이 쉽게 획득될 수 있고, 따라서 다수의 핀을 갖는 LSI에 적용될 수 있다. 제 1 금속(도금전극 13)으로써, 구리,니켈, 금, 플라티늄, 은, 주석, 납, 코발트등이 사용될 수 있다.
게다가, 제 2 반도체 칩의 내부전극(8)내에 관통구멍(6)의 직경은 제 1 반도체 칩(1)과 제 2 반도체 칩(7) 사이 간격의 1/2보다 작다. 즉, 도 2에서, 치수 a는 제 2 반도체 칩의 내부전극의 관통구멍의 직경이고, 치수 b는 제 1 반도체 칩과 제 2 반도체 칩 사이의 간격이다. a > b/2 인 경우, 관통구멍(6)이 도금금속(도금전극 15)으로 채워지기 전에, 관통구멍(6)의 벽이 타 전극으로 부터 생성된 도금금속과 접촉하게 된다. 따라서, 도금액이 관통구멍(6)에 남게 된다. a ≤b/2 인 경우, 관통구멍의 벽이 타 전극으로 부터 생성된 전극 도금금속과 접촉하기 전에, 관통구멍 (6)이 도금금속으로 채워진다. 따라서, 관통구멍(6)의 내부에 도금액을 남기지 않고 안정적으로 접속할 수 있다.
비록 제 2,3 반도체칩이 적층된 경우가 위에서 설명 되었지만, 둘 이상의 제 2반도체 칩이 적층될 수도 있다. 게다가, 제 2 반도체 칩이 접속되는 제 1 반도체칩은 와이퍼 상태 뿐만 아니라 회로기판으로도 구성될 수 있다.

Claims (8)

  1. 내부전극과 외부전극을 구비한 제 1 반도체 칩과, 내부전극을 구비한 제 2 반도체 칩을 포함하고, 상기 제 2 반도체 칩이 제 1 반도체 칩에 간격을 갖고 적층되고, 상기 내부전극들이 전기적으로 서로 접속된 반도체 장치로서,
    상기 제 2 반도체 칩의 내부전극에 관통구멍이 설치되고, 상기 관통구멍 내벽에 무전해 도금이 가능한 전극이 다른 전극들로부터 절연된 상태로 형성되고, 상기 제 1 반도체 칩의 상기 내부전극과 상기 제 2 반도체 칩의 상기 내부전극이 정렬되도록 상기 제 1 반도체 칩의 상기 내부전극과 상기 외부전극을 제외한 부위에 접착제를 사용해 상기 제 2 반도체 칩이 부착되고, 상기 제 2 반도체 칩의 상기 내부전극과 상기 관통구멍의 내벽에 설치된 상기 전극이 동일한 조성을 갖는 연속된금속에 의해 상기 제 1 반도체 칩의 상기 내부전극에 전기적으로 접속되는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서, 상기 제 2 반도체 칩의 상기 내부전극내의 상기 관통구멍의 직경이 상기 제 1 반도체 칩과 상기 제 2 반도체 칩 사이 간격의 1/2 보다 작게 만들어지는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서, 상기 제 2 반도체 칩의 구조와 동일한 구조를 갖는 제 3 반도체 칩이 상기 제 2 반도체 칩이 적층되는 것과 동일하게 제 2 반도체 칩에 적층되는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서, 상기 제 2 반도체 칩의 구조와 동일한 구조를 갖는 다수의 반도체 칩이 상기 제 2 반도체 칩이 적층되는 것과 동일하게 제 2 반도체 칩에 적층되는 것을 특징으로 하는 반도체 장치.
  5. 제 1 반도체 칩에 적층되는 제 2 반도체칩의 내부전극내에 관통구멍을 설치하는 단계, 상기 관통구멍의 내벽과 상기 제 2 반도체 칩의 후면에 절연막을 형성하는 단계, 무전해 도금이 가능한 전극을 증착이나 무전해도금으로 상기 관통구멍의 상기 내벽에 형성하는 단계, 제 1 반도체 칩의 내부전극이 상기 상기 제 2 반도체 칩의 내부전극과 정렬되도록, 상기 제 1 반도체 칩에 대하여 간격을 둔 상태에서 상기 제 2 반도체 칩을 상기 제 1 반도체 칩의 내부전극과 외부전극을 제외한 부위에 접착 고정하는 단계, 및 상기 제 2 반도체 칩의 상기 내부전극과 상기 관통구멍 내벽의 상기 전극을 상기 제 1 반도체 칩의 상기 내부전극에 무전해 도금을 사용해 전기적으로 접속하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제 5항에 있어서, 상기 제 2 반도체 칩의 상기 내부전극내 상기 관통구멍의 직경을 상기 제 1 반도체 칩과 상기 제 2 반도체 칩 사이 간격의 1/2 보다 작게 만드는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제 5 항에 있어서, 상기 제 2 반도체 칩의 구조와 동일한 구조를 갖는 제 3 반도체 칩을 상기 제 2 반도체 칩이 적층되는 것과 동일하게 제 2 반도체 칩에 적층하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제 5 항에 있어서, 상기 제 2 반도체 칩의 구조와 동일한 구조를 갖는 다수의 반도체 칩을 상기 제 2 반도체 칩이 적층되는 것과 동일하게 제 2 반도체 칩에 적층하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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