JP4245754B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP4245754B2
JP4245754B2 JP31222299A JP31222299A JP4245754B2 JP 4245754 B2 JP4245754 B2 JP 4245754B2 JP 31222299 A JP31222299 A JP 31222299A JP 31222299 A JP31222299 A JP 31222299A JP 4245754 B2 JP4245754 B2 JP 4245754B2
Authority
JP
Japan
Prior art keywords
semiconductor chip
semiconductor
metal
electrode
plating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP31222299A
Other languages
English (en)
Other versions
JP2001135776A (ja
Inventor
和彦 松村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Panasonic Holdings Corp
Original Assignee
Panasonic Corp
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp, Matsushita Electric Industrial Co Ltd filed Critical Panasonic Corp
Priority to JP31222299A priority Critical patent/JP4245754B2/ja
Priority to US09/688,816 priority patent/US6534874B1/en
Priority to KR1020000063939A priority patent/KR100551576B1/ko
Priority to TW089122958A priority patent/TW461071B/zh
Publication of JP2001135776A publication Critical patent/JP2001135776A/ja
Application granted granted Critical
Publication of JP4245754B2 publication Critical patent/JP4245754B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73207—Bump and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Description

【０００１】
【発明の属する技術分野】
この発明は、ＬＳＩを有する半導体チップを積層し、かつ電気的に接続された半導体装置に関するものである。
【０００２】
【従来の技術】
近年、ＬＳＩ半導体装置の低コスト化及び小型化を図るために、互いに異なる機能を有するＬＳＩ又は互いに異なるプロセスにより形成されたＬＳＩを有する半導体チップ同士がフェースダウン方式で接合されてなる半導体装置が提案されている。
【０００３】
以下、前記従来のＬＳＩ半導体装置について図１６を参照しながら説明する。まず、第１の半導体チップ１１０の上に第１の半導体チップの内部電極（第１の内部電極）１１１及びボンディングパッド１１２が、また第１の内部電極１１１上に第１の半導体チップのバリヤメタル（第１のバリヤメタル）１１３が形成されているとともに、第２の半導体チップの内部電極（第２の内部電極）１２１上の第２の半導体チップのバリヤメタル（第２のバリヤメタル）１２２とはんだよりなるバンプ１２３を介して第２の半導体チップ１２０の上の第２の内部電極１２１と互いに電気的に接続されている。また第１の半導体チップ１１０と第２の半導体チップ１２０との間には絶縁性樹脂１３０が充填されており、第１の半導体チップ１１０と第２の半導体チップ１２０とはバンプ１２３及び絶縁性樹脂１３０によって一体化されている。
【０００４】
第１の半導体チップ１１０はリードフレームのダイパッド１３１にダイボンド樹脂１３２により固定されているとともに、第１の半導体チップ１１０のボンディングパッド１１２とリードフレームの外部リード１３３とはボンディングワイヤ１３４を介して電気的に接続されている。第１の半導体チップ１１０、第２の半導体チップ１２０、ボンディングワイヤ１３３、ダイパッド１３１及び外部リード１３３の一部は封止用樹脂１３５によってパッケージされている。
【０００５】
以下、前記の半導体装置製造方法について、図１７を参照しながら説明する。まず、図１７（ａ）に示すように、第２の半導体チップ１２０の内部電極１２１に電解めっき法によりはんだバンプ１２３を形成する。はんだのバンプ１２３の形成については、第２の半導体チップ１２０のウエハ上に蒸着により第２のバリヤメタル１２２を形成した後、レジストによりバンプパターンを形成し電解はんだめっきによりバンプ１２３を形成する。次にはんだバンプ１２３をマスクにして第２のバリヤメタル１２２をウエットエッチングにより溶解除去した後、はんだバンプ１２３をリフローして半球状にする。次に図１７（ｂ）に示すように、第１の半導体チップ１１０がウエハ状態の時に、第１の半導体チップ１１０上に絶縁樹脂１３０を塗布し、第２の半導体チップ１２０のはんだバンプ１２３と第１の半導体チップ１１０の内部電極１１１を一致させる。次に図１７（ｃ）に示すように、第２の半導体チップ１２０を第１の半導体チップ１１０に設置する。その後、加熱によりはんだバンプ１２２を溶融させ第２の半導体チップ１２０の内部電極１２１と第１の半導体チップ１１０の内部電極１１１をはんだづけにより接合する。次に図１７（ｄ）に示すように、第１の半導体チップ１１０をウエハ状態から個別に、分割する。最後に図１６に示すように、第１の半導体チップ１１０をリードフレームのダイパッド１３１にダイボンドし、第１の半導体チップ１１０のボンディングパッド１１２とリードフレームの外部リード１３２をワイヤボンディングにより接続し、封止用樹脂１３５によってパッケージしている。
【０００６】
【発明が解決しようとする課題】
しかしながら、前記従来の半導体装置の構造および製造方法によると、第１の半導体チップと第２の半導体チップの接続をはんだバンプを用いたはんだ付けであるため、次に示す課題があった。
【０００７】
（１）第１の半導体チップをフェイスダウン方式で第２の半導体チップに積層するため、チップを２段までしか積層する事が出来なかった。
【０００８】
（２）第１の半導体チップを第２の半導体チップに積層する際に、金属バンプを使用するために、チップにダメージを与え半導体素子を破壊することがあった。
【０００９】
（３）接合時にはんだが溶融するためはんだバンプが横方向に広がる寸法変化が生じ微細化が困難であった。
【００１０】
（４）通常、半導体チップの内部電極はＡｌであるため、はんだ接合のためには、Ａｌ電極上にはんだと容易に拡散する金属膜、例えば、Ｔｉ−Ｃｕ−Ａｕ等を形成しておく必要があり、コストの高いものである。
【００１１】
（５）微細化が困難であるため、第１及び第２の半導体チップの内部電極が大きいため電気的な負荷容量が大きくなり、第１の半導体チップと第２の半導体チップ間の信号伝送において、遅延が大きくかつ電力消費の大きいものである。
【００１２】
したがって、この発明の目的は、前記の問題を解消するものであり、チップにダメージを与えず、しかも多数枚のチップの積層することができ、微細な接続を容易にし高性能な半導体装置を提供することである。
【００１３】
【課題を解決するための手段】
上記課題を解決するためにこの発明の請求項１記載の半導体装置は、外部電極と第１の内部電極を有する第１の半導体チップと、第２の内部電極を表面に有する第２の半導体チップとを備え、第１の半導体チップに間隙を有して第２の半導体チップが積層され、第２の内部電極から第２の半導体チップの裏面に貫通した貫通孔が設けられ、貫通孔の内壁に無電解めっき法で第１の金属が形成され、第１の半導体チップの第１の内部電極を除く部分に形成された接着剤により、第１の半導体チップと第２の半導体チップとが固定され、第２の内部電極および第１の金属と、第１の内部電極とが無電解めっきにより形成された同一組成の連続した第２の金属により電気的に接続され、第２の金属と第１の電極とが直接接触され、第２の金属は接着剤から離れて形成されていることを特徴とする。
【００１４】
このように、第２の半導体チップの内部電極に貫通孔を形成することと、第１および第２の半導体チップを接着剤で積層することにより、多数枚のチップをチップへダメージを与えることなしに積層することが可能となる。また、貫通孔内壁に形成した無電解可能な第１の金属はＣｕ，Ｎｉ，Ａｕ，Ｐｔ，Ａｇ，Ｓｎ，Ｐｂ，Ｃｏ等であり、第２の半導体チップの内部電極および第１の金属と第１の半導体チップの内部電極が同一組成の連続した第２の金属により電気的に接続されている。このため、従来のようなはんだバンプによる接合ではなく、内部電極に直接無電解めっきで析出させる金属で接合するため、従来のようにチップの内部電極上に予めはんだの拡散が生じる金属の形成も不要となる。
【００１５】
請求項２記載の半導体装置は、請求項１において、第１の半導体チップはダイパッドに搭載され、外部電極と第１の半導体チップの周囲に配置されたリードとがボンディングワイヤにより電気的に接続されていることを特徴とする。
請求項３記載の半導体装置は、請求項１において、第２の半導体チップの内部電極内の貫通孔の径が、第１の半導体チップと第２の半導体チップとの間隙の１／２よりも小さい。このように、第２の半導体チップの内部電極内の貫通孔の径が、第１の半導体チップと第２の半導体チップとの間隙の１／２よりも小さいので、確実に接続できる。すなわち、通常の無電解めっき膜成長は等方成長するため、貫通孔径が間隙の１／２以上になると、電極上に成長した第２の金属であるめっき膜が接触した時点では、貫通孔がめっきで埋まっていないためにめっき液がめっき電極内部に残ってしまうことがある。この残った液は腐食の原因となってしまうため、上記のように設定している。
【００１６】
請求項４記載の半導体装置は、請求項１において、第２の半導体チップを２チップ以上積層した。このように、第２の半導体チップを２チップ以上積層したので、多ピンＬＳＩへの適用が可能となる。
【００１９】
【発明の実施の形態】
この発明の実施の形態を図１〜図１５に基づいて説明する。図１はこの発明の実施の形態の半導体装置の断面図、図２は図１の要部拡大図、図３〜図１５はこの発明の実施の形態の半導体装置の製造方法を示す工程別断面図である。
【００２０】
図１および図２において、１は第１の半導体チップ、２は半導体チップの保護膜、３は第１の半導体チップの外部電極、４は第１の半導体チップの内部電極、５は接着剤、６は貫通孔、７は第２の半導体チップ、８は第２の半導体チップの内部電極、９は第３の半導体チップ、１０は第３の半導体チップの内部電極、１１は第２の半導体チップの酸化膜、１２は第３の半導体チップの酸化膜、１３は第２の半導体チップのめっき電極（第２のめっき電極）、１４は第３の半導体チップのめっき電極（第３のめっき電極）、１５はめっき電極（第２の金属）、１６はダイボンド樹脂、１７はリードフレームのリード、１８はリードフレームのダイパッド、１９はボンディングワイヤ、２０は封止樹脂、２１は第２の半導体チップよりなるウエハ、２２は第３の半導体チップよりなるウエハ、２３は無電解めっき液、２４は無電解めっき槽、２５はめっき金属膜（第１の金属）、２６はレジスト、２７はエッチング液、２８はエッチング槽、２９は第１の半導体チップのウエハ、３０はコレット、３１はコレットの真空孔、３２はダイシングの溝、３３は絶縁樹脂、３４は酸化膜を示している。
【００２１】
図１に示すように、外部電極３と内部電極４を有する第１の半導体チップ１と第２，３の半導体チップ７，９は間隙を有した状態で、外部電極３及び内部電極４，８，１０を除く部分で接着剤５によって固定されている。また、第２，３の半導体チップ７，９は第２，３の半導体チップの内部電極８，１０内に半導体チップの裏面までの貫通孔６を有し、貫通孔６および第２，３の半導体チップ７，９の裏面には第２，３の半導体チップの酸化膜１１，１２が形成され、内部素子との絶縁を保っている。貫通孔内壁には無電解めっきが可能なめっき金属膜２５であるＣｕ，Ｎｉ，Ａｕ，Ｐｔ，Ａｇ，Ｓｎ，Ｐｂ，Ｃｏ等が形成してある。そして、第２，３の半導体チップの内部電極８，１０および貫通孔６と第１の半導体チップの内部電極４が同一組成の連続しためっき電極１５により電気的に接続されている。
【００２２】
次に、上記構成の半導体装置の製造方法について説明する。図３〜図９、図１４において、（ｂ）は（ａ）の拡大図である。まず始めに、図３（ａ），（ｂ）に示すように第２，３の半導体チップよりなるウエハ２１，２２の第２，３の半導体チップの内部電極８，１０にレーザにより直径が１０μｍ程度の貫通孔６を開ける。内部電極サイズは、１５μｍ□以上あれはよい。次に図４（ａ），（ｂ）に示すように、貫通孔６の側面および第２，３の半導体チップよりなるウエハ２１，２２の裏面に第２，３の半導体チップの酸化膜１１，１２を形成する。この酸化膜１１，１２は無電解めっき法により電極を形成した際の、半導体チップの内部素子との絶縁膜となる。
【００２３】
次に図５（ａ），（ｂ）に示すように、第２，３の半導体チップよりなるウエハ２１，２２と貫通孔６に無電解めっきによりウエハ全面にめっき金属膜２５を形成する。例えは、無電解めっきで形成するめっき金属膜２５がＮｉである場合は、塩化パラジウムの溶液に第２，３の半導体チップよりなるウエハ２１，２２を浸漬しウエハ全面に無電解めっき核としてパラジウムを付着した後に無電解Ｎｉめっき液に浸漬することでＮｉのめっき金属膜２５を１μｍ程度の膜厚を形成する。次に図６（ａ），（ｂ）に示すように、第２，３の半導体チップよりなるウエハ２１，２２の第２，３の半導体チップの内部電極８，１０と貫通孔６に、レジスト２６によりめっき金属膜２５を除去するための、エッチングパターンを形成する。
【００２４】
次に図７（ａ），（ｂ）に示すように、レジスト２６でエッチングパターンを形成した第２，３の半導体チップよりなるウエハ２１，２２をエッチング槽２８中のエッチング液２７に浸漬し、めっき金属膜２５を溶解エッチングする。例えは、めっき金属膜がＮｉである場合は２０％の塩酸溶液によりＮｉ膜を溶解する。次に図８（ａ），（ｂ）に示すように、第２，３の半導体チップよりなるウエハ２１，２２に形成したレジスト２６を溶解除去して、第２，３のめっき電極１３，１４が形成される。次に図９（ａ），（ｂ）に示すように、第２，３の半導体チップよりなるウエハ２１，２２をダイシングし、個々のチップに分割する。
【００２５】
次に図１０に示すように、第１の半導体チップ１よりなる半導体ウエハ２９の、後に第２の半導体チップ７を搭載する位置で第１の半導体チップの内部電極４及び、外部電極３をふさがないようにエポキシ、ポリイミド、アクリル等の接着剤５を塗布する。次に図１１に示すように、第２の半導体チップ７を第１の半導体チップよりなるウエハ２９の接着剤５を塗布した領域に、内部電極４，８同士が一致するようにコレット３０にて真空吸着した状態でフェースアップにて設置する。その後コレット３０を介して加熱することにより接着剤５を硬化し第２の半導体チップ７を第１の半導体チップよりなるウエハ２９上に固定する。加熱温度は１００℃〜３００℃程度である。内部電極４，８の大きさは、第２の半導体チップ７と第１の半導体チップよりなるウエハ２９を接続するための電極であるため小さくてよく数μｍ□〜１００μｍ□程度である。また、この時、第１の半導体チップ１と第２の半導体チップ７の表面間の間隙は、数μｍから１００μｍである。また、接着剤５は、内部電極４，８の表面には流れないようにしておく。この工程を繰り返すことにより第１の半導体チップよりなるウエハ２９上に複数個の第２の半導体チップ７を接着剤５により固定する。
【００２６】
さらに図１２に示すように、第２の半導体チップ７上に後に第３の半導体チップ９を搭載する位置で内部電極８をふさがないようにエポキシ、ポリイミド、アクリル等の接着剤５を塗布する。次に図１３に示すように、第３の半導体チップ９を第２の半導体チップ７の接着剤５を塗布した領域に、内部電極８，１０同士が一致するようにコレット３０にて真空吸着した状態でフェースアップにて設置する。その後コレット３０を介して加熱することにより接着剤５を硬化し第３の半導体チップ９を第２の半導体チップ７上に固定する。
【００２７】
次に図１４（ａ），（ｂ）に示すように、第１の半導体チップよりなるウエハ２９を無電解めっき漕２４に浸漬することで、第１の半導体チップの内部電極４と第２，３の半導体チップの内部電極８，１０に形成した第２，３のめっき電極１３，１４から析出しためっき金属は一体となりめっき電極１５を形成する。めっき電極１５により第１の半導体チップ１の内部電極４と第２，３の半導体チップ７，９の内部電極８，１０が電気的に接続される。この時、第１の半導体チップよりなるウエハ２９と第２，３の半導体チップ７，９の間隙および貫通孔６に無電解めっき液２３が浸入する。例えば第１の半導体チップの内部電極４がＡｌで後に行う無電解めっきで析出させる金属がＮｉの場合は、まず、硝酸、燐酸等の溶液に浸漬し、第１の半導体チップの内部電極４のＡｌ表面の酸化膜を除去した後、Ａｌ表面を亜鉛等で置換する。また、第２，３の半導体チップ７，９に形成した第２，３のめっき電極１３，１４と同一の無電解めっき液を使用することで、第２，３のめっき電極１３，１４上にも無電解めっきの金属が析出し、第１，２，３の半導体チップの内部電極４，８，１０を同一のめっき金属で接続できる。この時、めっき金属Ｎｉの表面にさらに金を無電解めっきすることにより信頼性を向上させることができるとともに、後に外部電極４上にボンディングワイヤ等を接合するときに大変歩留まりの高いものとなる。それぞれの溶液に浸漬し処理した後は、純水等の溶液で洗浄した後に次の処理を実施する。このように、従来のようなはんだバンプによる接合ではなく、Ａｌ電極に直接無電解めっきで析出させる金属で接合するため、従来のようにＡｌ電極上にあらかじめはんだの拡散が生じる金属の形成も不要となるとともに、ウエハ状態で全てのチップの接合を一括で接合できるため、飛躍的に生産性が向上し、低コストで高密度の接続を実現することができる。
【００２８】
次に図１５に示すように、第１の半導体チップよりなるウエハ２９をダイシングし第１の半導体チップ１に分離する。ここで、第１の半導体チップ１に分離する前に第１の半導体チップの外部電極３にプロービングし、第１の半導体チップ１と第２の半導体チップ７と第３の半導体チップ９が接合された状態で特性検査を行うことができる。また、絶縁樹脂３３を側部に設ける。
【００２９】
次に、図１および図２に示すように、第２，３の半導体チップ７、９が接合された第１の半導体チップ１をリードフレームのダイパッド１８にダイボンド樹脂１６に接着し、第１の外部電極３とリードフレームのリード１７をボンディングワイヤ１９にて接続し、最後に封止樹脂２０にて封止することによりパッケージングする。この時、封止樹脂２０は、金型への樹脂注入時に第１の半導体チップ１と第２の半導体チップ７と第３の半導体チップ９の間隙にまで注入される。また、第１の半導体チップ１と第２の半導体チップ７と第３の半導体チップ９の間隙への樹脂注入は、パッケージの封止樹脂とは異なる絶縁性樹脂１６で封止する前に行ってもかまわない。また、封止樹脂が第１の半導体チップ１と第２の半導体チップ７と第３の半導体チップ９の間隙には、樹脂が注入されない状態としてもかまわない。また、積層する半導体チップにおいては、第１の半導体チップに対して内部電極の位置関係が回路上問題がなけれは、フェイスアップとフェイスダウンのどちらでもよい。
【００３０】
以上のようにこの実施の形態によれば、第２，３の半導体チップの内部電極８，１０内に貫通孔６を設け、第１および第２，３の半導体チップ１，７，９を接着固定し、第２，３の半導体チップの内部電極８，１０および貫通孔内壁の第１の金属２５と第１の半導体チップの内部電極４を無電解めっきにより電気的に接続するので、多数枚のチップをチップへダメージを与えることなしに積層することが可能となる。また、貫通孔内壁に無電解めっきが可能な第１の金属２５を無電解めっきまたは蒸着により形成するので、従来のようなはんだバンプによる接合ではなく、チップの内部電極上に予めはんだの拡散が生じる金属の形成も不要となる。第１の金属２５として、例えばＣｕ，Ｎｉ，Ａｕ，Ｐｔ，Ａｇ，Ｓｎ，Ｐｂ，Ｃｏ等を用いることができる。また、はんだバンプが広がることがないため、微細な接続が容易になる。
【００３１】
また、第２の半導体チップの内部電極８内の貫通孔６の径が、第１の半導体チップ１と第２の半導体チップ７との間隙の１／２よりも小さくしてもよい。すなわち、図２において、ａは第２の半導体チップの内部電極内の貫通孔の径、ｂは第１の半導体チップと第２の半導体チップとの間隙である。ａ＞ｂ／２のとき、貫通孔６がめっき金属（めっき電極１５）で埋まる前に、他の電極より成長しためっき金属（第２の半導体チップのめっき電極１３等）と接触するため、貫通孔６内部にめっき液が残る。ａ≦ｂ／２のとき、他の電極より成長しためっき金属と接触する前に貫通孔６がめっき金属で埋まってしまう。このため、確実に接続できる。
【００３２】
なお、第２，３の半導体チップを積層した場合を示したが、第２の半導体チップを２チップ以上積層してもよい。また、第２の半導体チップが接続される第１の半導体チップは、ウエハの状態の他、回路基板として構成してもよい。
【００３３】
【発明の効果】
この発明の請求項１記載の半導体装置によれば、第２の半導体チップの内部電極に貫通孔を形成することと、第１および第２の半導体チップを接着剤で積層することにより、多数枚のチップをチップへダメージを与えることなしに積層することが可能となる。また、貫通孔内壁に形成した無電解可能な第１の金属はＣｕ，Ｎｉ，Ａｕ，Ｐｔ，Ａｇ，Ｓｎ，Ｐｂ，Ｃｏ等であり、第２の半導体チップの内部電極および第１の金属と第１の半導体チップの内部電極が同一組成の連続した第２の金属により電気的に接続されている。このため、従来のようなはんだバンプによる接合ではなく、内部電極に直接無電解めっきで析出させる金属で接合するため、従来のようにチップの内部電極上に予めはんだの拡散が生じる金属の形成も不要となる。また、従来のように接合用のはんだバンプが広がることがないため、微細な接続が容易になり、多ピンＬＳＩへの適用が可能となる。
【００３４】
請求項３では、第２の半導体チップの内部電極内の貫通孔の径が、第１の半導体チップと第２の半導体チップとの間隙の１／２よりも小さいので、確実に接続できる。すなわち、通常の無電解めっき膜成長は等方成長するため、貫通孔径が間隙の１／２以上になると、電極上に成長した第２の金属であるめっき膜が接触した時点では、貫通孔がめっきで埋まっていないためにめっき液がめっき電極内部に残ってしまうことがある。この残った液は腐食の原因となってしまうため、上記のように設定している。
【００３５】
請求項４では、第２の半導体チップを２チップ以上積層したので、多ピンＬＳＩへの適用が可能となる。
【図面の簡単な説明】
【図１】この発明の実施の形態の半導体装置の断面図である。
【図２】図１の要部拡大図である。
【図３】（ａ）はこの発明の実施の形態の半導体装置の製造方法の工程断面図、（ｂ）はその要部拡大図である。
【図４】（ａ）は図３の次工程の工程断面図、（ｂ）はその要部拡大図である。
【図５】（ａ）は図４の次工程の工程断面図、（ｂ）はその要部拡大図である。
【図６】（ａ）は図５の次工程の工程断面図、（ｂ）はその要部拡大図である。
【図７】（ａ）は図６の次工程の工程断面図、（ｂ）はその要部拡大図である。
【図８】（ａ）は図７の次工程の工程断面図、（ｂ）はその要部拡大図である。
【図９】（ａ）は図８の次工程の工程断面図、（ｂ）はその要部拡大図である。
【図１０】図９の次工程の工程断面図である。
【図１１】図１０の次工程の工程断面図である。
【図１２】図１１の次工程の工程断面図である。
【図１３】図１２の次工程の工程断面図である。
【図１４】（ａ）は図１３の次工程の工程断面図、（ｂ）はその要部拡大図である。
【図１５】図１４の次工程の工程断面図である。
【図１６】従来の半導体装置の断面図である。
【図１７】従来の半導体装置の工程断面図である。
【符号の説明】
１ 第１の半導体チップ
２ 半導体チップの保護膜
３ 第１の半導体チップの外部電極
４ 第１の半導体チップの内部電極
５ 接着剤
６ 貫通孔
７ 第２の半導体チップ
８ 第２の半導体チップの内部電極
９ 第３のチップ
１０ 第３のチップの内部電極
１１ 第２の半導体チップの酸化膜
１２ 第３の半導体チップの酸化膜
１３ 第２のめっき電極
１４ 第３のめっき電極
１５ めっき電極
１６ ダイボンド樹脂
１７ リードフレームのリード
１８ リードフレームのダイパッド
１９ ボンディングワイヤ
２０ 封止樹脂
２１ 第２の半導体チップよりなるウエハ
２２ 第３の半導体チップよりなるウエハ
２３ 無電解めっき液
２４ 無電解めっき槽
２５ めっき金属膜
２６ レジスト
２７ エッチング液
２８ エッチング槽
２９ 第１の半導体チップのウエハ
３０ コレット
３１ コレットの真空孔
３２ ダイシングの溝
３３ 絶縁樹脂
３４ 酸化膜

Claims (4)

  1. 外部電極と第１の内部電極を有する第１の半導体チップと、第２の内部電極を表面に有する第２の半導体チップとを備え、前記第１の半導体チップに間隙を有して第２の半導体チップが積層され、前記第２の内部電極から前記第２の半導体チップの裏面に貫通した貫通孔が設けられ、前記貫通孔の内壁に無電解めっき法で第１の金属が形成され、前記第１の半導体チップの前記第１の内部電極を除く部分に形成された接着剤により、前記第１の半導体チップと前記第２の半導体チップとが固定され、前記第２の内部電極および前記第１の金属と、前記第１の内部電極とが無電解めっきにより形成された同一組成の連続した第２の金属により電気的に接続され、前記第２の金属と前記第１の電極とが直接接触され、前記第２の金属は前記接着剤から離れて形成されていることを特徴とする半導体装置。
  2. 第１の半導体チップはダイパッドに搭載され、外部電極と前記第１の半導体チップの周囲に配置されたリードとがボンディングワイヤにより電気的に接続されていることを特徴とする請求項１記載の半導体装置。
  3. 貫通孔の径が、第１の半導体チップと第２の半導体チップとの間隙の１／２よりも小さい請求項１記載の半導体装置。
  4. 第２の半導体チップを２チップ以上積層した請求項１記載の半導体装置。
JP31222299A 1999-11-02 1999-11-02 半導体装置 Expired - Lifetime JP4245754B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP31222299A JP4245754B2 (ja) 1999-11-02 1999-11-02 半導体装置
US09/688,816 US6534874B1 (en) 1999-11-02 2000-10-17 Semiconductor device and method of producing the same
KR1020000063939A KR100551576B1 (ko) 1999-11-02 2000-10-30 반도체 장치 및 그 제조방법
TW089122958A TW461071B (en) 1999-11-02 2000-11-01 Semiconductor device and method of producing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP31222299A JP4245754B2 (ja) 1999-11-02 1999-11-02 半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2007312675A Division JP4597183B2 (ja) 2007-12-03 2007-12-03 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2001135776A JP2001135776A (ja) 2001-05-18
JP4245754B2 true JP4245754B2 (ja) 2009-04-02

Family

ID=18026664

Family Applications (1)

Application Number Title Priority Date Filing Date
JP31222299A Expired - Lifetime JP4245754B2 (ja) 1999-11-02 1999-11-02 半導体装置

Country Status (4)

Country Link
US (1) US6534874B1 (ja)
JP (1) JP4245754B2 (ja)
KR (1) KR100551576B1 (ja)
TW (1) TW461071B (ja)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6900549B2 (en) * 2001-01-17 2005-05-31 Micron Technology, Inc. Semiconductor assembly without adhesive fillets
JP2002373957A (ja) * 2001-06-14 2002-12-26 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP4917225B2 (ja) * 2001-09-28 2012-04-18 ローム株式会社 半導体装置
JP2003258196A (ja) * 2002-02-27 2003-09-12 Fujitsu Ltd 半導体装置及びその製造方法
JP3972813B2 (ja) * 2002-12-24 2007-09-05 セイコーエプソン株式会社 半導体装置の製造方法
KR100497111B1 (ko) 2003-03-25 2005-06-28 삼성전자주식회사 웨이퍼 레벨 칩 스케일 패키지, 그를 적층한 적층 패키지및 그 제조 방법
KR100621617B1 (ko) * 2003-08-27 2006-09-13 삼성전자주식회사 메모리 모듈 구조
JP4580730B2 (ja) * 2003-11-28 2010-11-17 ルネサスエレクトロニクス株式会社 オフセット接合型マルチチップ半導体装置
US7239020B2 (en) * 2004-05-06 2007-07-03 Avago Technologies Wireless Ip (Singapore) Pte. Ltd. Multi-mode integrated circuit structure
KR100570514B1 (ko) * 2004-06-18 2006-04-13 삼성전자주식회사 웨이퍼 레벨 칩 스택 패키지 제조 방법
US7202554B1 (en) * 2004-08-19 2007-04-10 Amkor Technology, Inc. Semiconductor package and its manufacturing method
KR100708887B1 (ko) * 2005-05-27 2007-04-17 디엔제이 클럽 인코 리드 프레임이 포함된 칩 적층 패키지 소자
JP4910512B2 (ja) * 2006-06-30 2012-04-04 富士通セミコンダクター株式会社 半導体装置および半導体装置の製造方法
KR100845006B1 (ko) 2007-03-19 2008-07-09 삼성전자주식회사 적층 칩 패키지 및 그 제조 방법
US7977155B2 (en) * 2007-05-04 2011-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer-level flip-chip assembly methods
KR101052867B1 (ko) * 2008-01-08 2011-07-29 주식회사 하이닉스반도체 스택 패키지 및 그의 제조 방법
KR101478247B1 (ko) 2008-03-12 2014-12-31 삼성전자주식회사 반도체 패키지 및 이를 이용한 멀티 칩 패키지
EP2104138A1 (de) * 2008-03-18 2009-09-23 EV Group E. Thallner GmbH Verfahren zum Bonden von Chips auf Wafer
JP5489512B2 (ja) * 2009-04-06 2014-05-14 キヤノン株式会社 半導体装置の製造方法
JP5748198B2 (ja) * 2010-12-20 2015-07-15 株式会社ディスコ 積層デバイスの製造方法及び積層デバイス

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3292798B2 (ja) * 1995-10-04 2002-06-17 三菱電機株式会社 半導体装置
KR100214562B1 (ko) * 1997-03-24 1999-08-02 구본준 적층 반도체 칩 패키지 및 그 제조 방법
JP3920399B2 (ja) * 1997-04-25 2007-05-30 株式会社東芝 マルチチップ半導体装置用チップの位置合わせ方法、およびマルチチップ半導体装置の製造方法・製造装置
KR19990033645A (ko) * 1997-10-25 1999-05-15 구본준 피시비 패키지 및 그의 제조방법
KR19990069447A (ko) * 1998-02-09 1999-09-06 구본준 반도체 패키지와 그 제조방법
KR20000027153A (ko) * 1998-10-27 2000-05-15 김영환 칩 사이즈 스택 패키지
US6122187A (en) * 1998-11-23 2000-09-19 Micron Technology, Inc. Stacked integrated circuits

Also Published As

Publication number Publication date
JP2001135776A (ja) 2001-05-18
US6534874B1 (en) 2003-03-18
KR20010060223A (ko) 2001-07-06
TW461071B (en) 2001-10-21
KR100551576B1 (ko) 2006-02-13

Similar Documents

Publication Publication Date Title
JP4245754B2 (ja) 半導体装置
US11862539B2 (en) Method of forming a packaged semiconductor device having enhanced wettable flank and structure
US6441475B2 (en) Chip scale surface mount package for semiconductor device and process of fabricating the same
TWI633632B (zh) Wafer stacked package structure and stacked package method
JP4400802B2 (ja) リードフレーム及びその製造方法並びに半導体装置
US20030082846A1 (en) Manufacturing method of a semiconductor device incorporating a passive element and a redistribution board
US6808962B2 (en) Semiconductor device and method for fabricating the semiconductor device
US20170162556A1 (en) Semiconductor assembly having anti-warping controller and vertical connecting element in stiffener
US20080128865A1 (en) Carrier structure embedded with semiconductor chip and method for fabricating thereof
JP2004022730A (ja) 半導体装置及びその製造方法
US7923835B2 (en) Package, electronic device, substrate having a separation region and a wiring layers, and method for manufacturing
US8361857B2 (en) Semiconductor device having a simplified stack and method for manufacturing thereof
JP2005294443A (ja) 半導体装置及びその製造方法
JP2004363573A (ja) 半導体チップ実装体およびその製造方法
US20090014897A1 (en) Semiconductor chip package and method of manufacturing the same
JP4046568B2 (ja) 半導体装置、積層型半導体装置およびそれらの製造方法
JP3279470B2 (ja) 半導体装置およびその製造方法
JP2569789B2 (ja) 半導体チップの電極形成方法
JP3468132B2 (ja) 半導体装置の製造方法
JP2000216185A (ja) 柱状電極付き半導体ウエハ及びその製造方法並びに半導体装置及びその製造方法
JP7382170B2 (ja) 半導体装置
JP4597183B2 (ja) 半導体装置の製造方法
US20030162320A1 (en) Semiconductor device and method for fabricating the same
CN219917164U (zh) 半导体封装装置
KR100608331B1 (ko) 멀티 칩 패키지

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20051108

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070628

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070703

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070831

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20071002

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20071203

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20081216

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090107

R151 Written notification of patent or utility model registration

Ref document number: 4245754

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120116

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130116

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130116

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term