JP2001135776A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JP2001135776A JP2001135776A JP31222299A JP31222299A JP2001135776A JP 2001135776 A JP2001135776 A JP 2001135776A JP 31222299 A JP31222299 A JP 31222299A JP 31222299 A JP31222299 A JP 31222299A JP 2001135776 A JP2001135776 A JP 2001135776A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor chip
- semiconductor
- hole
- metal
- chips
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3135—Double encapsulation or coating and encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49575—Assemblies of semiconductor devices on lead frames
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0657—Stacked arrangements of devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05644—Gold [Au] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05647—Copper [Cu] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
- H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73207—Bump and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/8119—Arrangement of the bump connectors prior to mounting
- H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8319—Arrangement of the layer connectors prior to mounting
- H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
- H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/85399—Material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/921—Connecting a surface with connectors of different types
- H01L2224/9212—Sequential connecting processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/0651—Wire or wire-like electrical connections from device to substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01046—Palladium [Pd]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
- Chemically Coating (AREA)
- Wire Bonding (AREA)
Abstract
を積層でき、微細な接続を容易する。 【解決手段】 第2の半導体チップの内部電極8内に貫
通孔6を設け、この貫通孔内壁に無電解めっきが可能な
第1の金属25が他の電極と絶縁された状態で形成さ
れ、かつ第1および第2の半導体チップの内部電極4,
8同士が対応するように、第2の半導体チップ7が第1
の半導体チップの外部電極3および内部電極4を除く部
分に接着剤5により固定され、内部電極4,8および貫
通孔内壁の第1の金属25が同一組成の連続した第2の
金属15により電気的に接続されている。このように、
第2の半導体チップの内部電極8に貫通孔6を形成し、
半導体チップ1,7を接着剤5で積層するので、多数枚
のチップへダメージを与えることなしに積層することが
可能となる。
Description
半導体チップを積層し、かつ電気的に接続された半導体
装置およびその製造方法に関するものである。
び小型化を図るために、互いに異なる機能を有するLS
I又は互いに異なるプロセスにより形成されたLSIを
有する半導体チップ同士がフェースダウン方式で接合さ
れてなる半導体装置が提案されている。
て図16を参照しながら説明する。まず、第1の半導体
チップ110の上に第1の半導体チップの内部電極(第
1の内部電極)111及びボンディングパッド112
が、また第1の内部電極111上に第1の半導体チップ
のバリヤメタル(第1のバリヤメタル)113が形成さ
れているとともに、第2の半導体チップの内部電極(第
2の内部電極)121上の第2の半導体チップのバリヤ
メタル(第2のバリヤメタル)122とはんだよりなる
バンプ123を介して第2の半導体チップ120の上の
第2の内部電極121と互いに電気的に接続されてい
る。また第1の半導体チップ110と第2の半導体チッ
プ120との間には絶縁性樹脂130が充填されてお
り、第1の半導体チップ110と第2の半導体チップ1
20とはバンプ123及び絶縁性樹脂130によって一
体化されている。
ムのダイパッド131にダイボンド樹脂132により固
定されているととももに、第1の半導体チップ110の
ボンディングパッド112とリードフレームの外部リー
ド133とはボンディングワイヤ134を介して電気的
に接続されている。第1の半導体チップ110、第2の
半導体チップ120、ボンディングワイヤ133、ダイ
パッド131及び外部リード133の一部は封止用樹脂
135によってパッケージされている。
て、図17を参照しながら説明する。まず、図17
(a)に示すように、第2の半導体チップ120の内部
電極121に電解めっき法によりはんだバンプ123を
形成する。はんだのバンプ123の形成については、第
2の半導体チップ120のウエハ上に蒸着により第2の
バリヤメタル122を形成した後、レジストによりバン
プパターンを形成し電解はんだめっきによりバンプ12
3を形成する。次にはんだバンプ123をマスクにして
第2のバリヤメタル122をウエットエッチングにより
溶解除去した後、はんだバンプ123をリフローして半
球状にする。次に図17(b)に示すように、第1の半
導体チップ110がウエハ状態の時に、第1の半導体チ
ップ110上に絶縁樹脂130を塗布し、第2の半導体
チップ120のはんだバンプ123と第1の半導体チッ
プ110の内部電極111を一致させる。次に図17
(c)に示すように、第2の半導体チップ120を第1
の半導体チップ110に設置する。その後、加熱により
はんだバンプ122を溶融させ第2の半導体チップ12
0の内部電極121と第1の半導体チップ110の内部
電極111をはんだづけにより接合する。次に図17
(d)に示すように、第1の半導体チップ110をウエ
ハ状態から個別に、分割する。最後に図16に示すよう
に、第1の半導体チップ110をリードフレームのダイ
パッド131にダイボンドし、第1の半導体チップ11
0のボンディングパッド112とリードフレームの外部
リード132をワイヤボンディングにより接続し、封止
用樹脂135によってパッケージしている。
来の半導体装置の構造および製造方法によると、第1の
半導体チップと第2の半導体チップの接続をはんだバン
プを用いたはんだ付けであるため、次に示す課題があっ
た。
ン方式で第2の半導体チップに積層するため、チップを
2段までしか積層する事が出来なかった。
チップに積層する際に、金属バンプを使用するために、
チップにダメージを与え半導体素子を破壊することがあ
った。
だバンプが横方向に広がる寸法変化が生じ微細化が困難
であった。
lであるため、はんだ接合のためには、Al電極上には
んだと容易に拡散する金属膜、例えば、Ti−Cu−A
u等を形成しておく必要があり、コストの高いものであ
る。
第2の半導体チップの内部電極が大きいため電気的な負
荷容量が大きくなり、第1の半導体チップと第2の半導
体チップ間の信号伝送において、遅延が大きくかつ電力
消費の大きいものである。
題を解消するものであり、チップにダメージを与えず、
しかも多数枚のチップの積層することができ、微細な接
続を容易にし高性能な半導体装置およびその製造方法を
提供することである。
にこの発明の請求項1記載の半導体装置は、外部電極と
内部電極を有する第1の半導体チップと、内部電極を有
する第2の半導体チップとを備え、第1の半導体チップ
に間隙を有して第2の半導体チップを積層し、かつ相互
の内部電極が電気的に接続された半導体装置であって、
第2の半導体チップの内部電極内に貫通孔を設け、この
貫通孔内壁に無電解めっきが可能な第1の金属が他の電
極と絶縁された状態で形成され、かつ第1および第2の
半導体チップの内部電極同士が対応するように、第2の
半導体チップが第1の半導体チップの外部電極および内
部電極を除く部分に接着剤により固定され、第2の半導
体チップの内部電極および貫通孔内壁の第1の金属と第
1の半導体チップの内部電極が同一組成の連続した第2
の金属により電気的に接続されていることを特徴とす
る。
極に貫通孔を形成することと、第1および第2の半導体
チップを接着剤で積層することにより、多数枚のチップ
をチップへダメージを与えることなしに積層することが
可能となる。また、貫通孔内壁に形成した無電解可能な
第1の金属はCu,Ni,Au,Pt,Ag,Sn,P
b,Co等であり、第2の半導体チップの内部電極およ
び第1の金属と第1の半導体チップの内部電極が同一組
成の連続した第2の金属により電気的に接続されてい
る。このため、従来のようなはんだバンプによる接合で
はなく、内部電極に直接無電解めっきで析出させる金属
で接合するため、従来のようにチップの内部電極上に予
めはんだの拡散が生じる金属の形成も不要となる。
おいて、第2の半導体チップの内部電極内の貫通孔の径
が、第1の半導体チップと第2の半導体チップとの間隙
の1/2よりも小さくした。このように、第2の半導体
チップの内部電極内の貫通孔の径が、第1の半導体チッ
プと第2の半導体チップとの間隙の1/2よりも小さく
したので、確実に接続できる。すなわち、通常の無電解
めっき膜成長は等方成長するため、貫通孔径が間隙の1
/2以上になると、電極上に成長した第2の金属である
めっき膜が接触した時点では、貫通孔がめっきで埋まっ
ていないためにめっき液がめっき電極内部に残ってしま
うことがある。この残った液は腐食の原因となってしま
うため、上記のように設定している。
おいて、第2の半導体チップを2チップ以上積層した。
このように、第2の半導体チップを2チップ以上積層し
たので、多ピンLSIへの適用が可能となる。
第1の半導体チップに積層される第2の半導体チップの
内部電極内に貫通孔を設ける工程と、貫通孔内壁および
裏面に絶縁膜を形成する工程と、貫通孔内壁に無電解め
っきが可能な第1の金属を無電解めっきまたは蒸着によ
り形成する工程と、第1および第2の半導体チップの内
部電極同士が対応するように、第1の半導体チップに対
して間隙を有した状態で第2の半導体チップを第1の半
導体チップの外部電極および内部電極を除く部分に接着
固定する工程と、第2の半導体チップの内部電極および
貫通孔内壁の第1の金属と第1の半導体チップの内部電
極を無電解めっきにより電気的に接続する工程とを含
む。
極内に貫通孔を設け、第1および第2の半導体チップを
接着固定し、第2の半導体チップの内部電極および貫通
孔内壁の第1の金属と第1の半導体チップの内部電極を
無電解めっきにより電気的に接続するので、多数枚のチ
ップをチップへダメージを与えることなしに積層するこ
とが可能となる。また、貫通孔内壁に無電解めっきが可
能な第1の金属を無電解めっきまたは蒸着により形成す
るので、従来のようなはんだバンプによる接合ではな
く、チップの内部電極上に予めはんだの拡散が生じる金
属の形成も不要となる。第1の金属として、例えばC
u,Ni,Au,Pt,Ag,Sn,Pb,Co等を用
いることができる。また、はんだバンプが広がることが
ないため、微細な接続が容易になり、多ピンLSIへの
適用が可能となる。また、LSIチップ同士の接合を片
側のLSIは、ウエハ状態で行うことにより、低コスト
化が可能となる。
15に基づいて説明する。図1はこの発明の実施の形態
の半導体装置の断面図、図2は図1の要部拡大図、図3
〜図15はこの発明の実施の形態の半導体装置の製造方
法を示す工程別断面図である。
体チップ、2は半導体チップの保護膜、3は第1の半導
体チップの外部電極、4は第1の半導体チップの内部電
極、5は接着剤、6は貫通孔、7は第2の半導体チッ
プ、8は第2の半導体チップの内部電極、9は第3の半
導体チップ、10は第3の半導体チップの内部電極、1
1は第2の半導体チップの酸化膜、12は第3の半導体
チップの酸化膜、13は第2の半導体チップのめっき電
極(第2のめっき電極)、14は第3の半導体チップの
めっき電極(第3のめっき電極)、15はめっき電極
(第2の金属)、16はダイボンド樹脂、17はリード
フレームのリード、18はリードフレームのダイパッ
ド、19はボンディングワイヤ、20は封止樹脂、21
は第2の半導体チップよりなるウエハ、22は第3の半
導体チップよりなるウエハ、23は無電解めっき液、2
4は無電解めっき槽、25はめっき金属膜(第1の金
属)、26はレジスト、27はエッチング液、28はエ
ッチング槽、29は第1の半導体チップのウエハ、30
はコレット、31はコレットの真空孔、32はダイシン
グの溝、33は絶縁樹脂、34は酸化膜を示している。
4を有する第1の半導体チップ1と第2,3の半導体チ
ップ7,9は間隙を有した状態で、外部電極3及び内部
電極4,8,10を除く部分で接着剤5によって固定さ
れている。また、第2,3の半導体チップ7,9は第
2,3の半導体チップの内部電極8,10内に半導体チ
ップの裏面までの貫通孔6を有し、貫通孔6および第
2,3の半導体チップ7,9の裏面には第2,3の半導
体チップの酸化膜11,12が形成され、内部素子との
絶縁を保っている。貫通孔内壁には無電解めっきが可能
なめっき金属膜25であるCu,Ni,Au,Pt,A
g,Sn,Pb,Co等が形成してある。そして、第
2,3の半導体チップの内部電極8,10および貫通孔
6と第1の半導体チップの内部電極4が同一組成の連続
しためっき電極15により電気的に接続されている。
ついて説明する。図3〜図9、図14において、(b)
は(a)の拡大図である。まず始めに、図3(a),
(b)に示すように第2,3の半導体チップよりなるウ
エハ21,22の第2,3の半導体チップの内部電極
8,10にレーザにより直径が10μm程度の貫通孔6
を開ける。内部電極サイズは、15μm□以上あれはよ
い。次に図4(a),(b)に示すように、貫通孔6の
側面および第2,3の半導体チップよりなるウエハ2
1,22の裏面に第2,3の半導体チップの酸化膜1
1,12を形成する。この酸化膜11,12は無電解め
っき法により電極を形成した際の、半導体チップの内部
素子との絶縁膜となる。
2,3の半導体チップよりなるウエハ21,22と貫通
孔6に無電解めっきによりウエハ全面にめっき金属膜2
5を形成する。例えは、無電解めっきで形成するめっき
金属膜25がNiである場合は、塩化パラジウムの溶液
に第2,3の半導体チップよりなるウエハ21,22を
浸漬しウエハ全面に無電解めっき核としてパラジウムを
付着した後に無電解Niめっき液に浸漬することでNi
のめっき金属膜25を1μm程度の膜厚を形成する。次
に図6(a),(b)に示すように、第2,3の半導体
チップよりなるウエハ21,22の第2,3の半導体チ
ップの内部電極8,10と貫通孔6に、レジスト26に
よりめっき金属膜25を除去するための、エッチングパ
ターンを形成する。
ジスト26でエッチングパターンを形成した第2,3の
半導体チップよりなるウエハ21,22をエッチング槽
28中のエッチング液27に浸漬し、めっき金属膜25
を溶解エッチングする。例えは、めっき金属膜がNiで
ある場合は20%の塩酸溶液によりNi膜を溶解する。
次に図8(a),(b)に示すように、第2,3の半導
体チップよりなるウエハ21,22に形成したレジスト
26を溶解除去して、第2,3のめっき電極13,14
が形成される。次に図9(a),(b)に示すように、
第2,3の半導体チップよりなるウエハ21,22をダ
イシングし、個々のチップに分割する。
ップ1よりなる半導体ウエハ29の、後に第2の半導体
チップ7を搭載する位置で第1の半導体チップの内部電
極4及び、外部電極3をふさがないようにエポキシ、ポ
リイミド、アクリル等の接着剤5を塗布する。次に図1
1に示すように、第2の半導体チップ7を第1の半導体
チップよりなるウエハ29の接着剤5を塗布した領域
に、内部電極4,8同士が一致するようにコレット30
にて真空吸着した状態でフェースアップにて設置する。
その後コレット30を介して加熱することにより接着剤
5を硬化し第2の半導体チップ7を第1の半導体チップ
よりなるウエハ29上に固定する。加熱温度は100℃
〜300℃程度である。内部電極4,8の大きさは、第
2の半導体チップ7と第1の半導体チップよりなるウエ
ハ29を接続するための電極であるため小さくてよく数
μm□〜100μm□程度である。また、この時、第1
の半導体チップ1と第2の半導体チップ7の表面間の間
隙は、数μmから100μmである。また、接着剤5
は、内部電極4,8の表面には流れないようにしてお
く。この工程を繰り返すことにより第1の半導体チップ
よりなるウエハ29上に複数個の第2の半導体チップ7
を接着剤5により固定する。
チップ7上に後に第3の半導体チップ9を搭載する位置
で内部電極8をふさがないようにエポキシ、ポリイミ
ド、アクリル等の接着剤5を塗布する。次に図13に示
すように、第3の半導体チップ9を第2の半導体チップ
7の接着剤5を塗布した領域に、内部電極8,10同士
が一致するようにコレット30にて真空吸着した状態で
フェースアップにて設置する。その後コレット30を介
して加熱することにより接着剤5を硬化し第3の半導体
チップ9を第2の半導体チップ7上に固定する。
第1の半導体チップよりなるウエハ29を無電解めっき
漕24に浸漬することで、第1の半導体チップの内部電
極4と第2,3の半導体チップの内部電極8,10に形
成した第2,3のめっき電極13,14から析出しため
っき金属は一体となりめっき電極15を形成する。めっ
き電極15により第1の半導体チップ1の内部電極4と
第2,3の半導体チップ7,9の内部電極8,10が電
気的に接続される。この時、第1の半導体チップよりな
るウエハ29と第2,3の半導体チップ7,9の間隙お
よび貫通孔6に無電解めっき液23が浸入する。例えば
第1の半導体チップの内部電極4がAlで後に行う無電
解めっきで析出させる金属がNiの場合は、まず、硝
酸、燐酸等の溶液に浸漬し、第1の半導体チップの内部
電極4のAl表面の酸化膜を除去した後、Al表面を亜
鉛等で置換する。また、第2,3の半導体チップ7,9
に形成した第2,3のめっき電極13,14と同一の無
電解めっき液を使用することで、第2,3のめっき電極
13,14上にも無電解めっきの金属が析出し、第1,
2,3の半導体チップの内部電極4,8,10を同一の
めっき金属で接続できる。この時、めっき金属Niの表
面にさらに金を無電解めっきすることにより信頼性を向
上させることができるとともに、後に外部電極4上にボ
ンディングワイヤ等を接合するときに大変歩留まりの高
いものとなる。それぞれの溶液に浸漬し処理した後は、
純水等の溶液で洗浄した後に次の処理を実施する。この
ように、従来のようなはんだバンプによる接合ではな
く、Al電極に直接無電解めっきで析出させる金属で接
合するため、従来のようにAl電極上にあらかじめはん
だの拡散が生じる金属の形成も不要となるとともに、ウ
エハ状態で全てのチップの接合を一括で接合できるた
め、飛躍的に生産性が向上し、低コストで高密度の接続
を実現することができる。
ップよりなるウエハ29をダイシングし第1の半導体チ
ップ1に分離する。ここで、第1の半導体チップ1に分
離する前に第1の半導体チップの外部電極3にプロービ
ングし、第1の半導体チップ1と第2の半導体チップ7
と第3の半導体チップ9が接合された状態で特性検査を
行うことができる。また、絶縁樹脂33を側部に設け
る。
2,3の半導体チップ7、9が接合された第1の半導体
チップ1をリードフレームのダイパッド18にダイボン
ド樹脂16に接着し、第1の外部電極3とリードフレー
ムのリード17をボンディングワイヤ19にて接続し、
最後に封止樹脂20にて封止することによりパッケージ
ングする。この時、封止樹脂20は、金型への樹脂注入
時に第1の半導体チップ1と第2の半導体チップ7と第
3の半導体チップ9の間隙にまで注入される。また、第
1の半導体チップ1と第2の半導体チップ7と第3の半
導体チップ9の間隙への樹脂注入は、パッケージの封止
樹脂とは異なる絶縁性樹脂16で封止する前に行っても
かまわない。また、封止樹脂が第1の半導体チップ1と
第2の半導体チップ7と第3の半導体チップ9の間隙に
は、樹脂が注入されない状態としてもかまわない。ま
た、積層する半導体チップにおいては、第1の半導体チ
ップに対して内部電極の位置関係が回路上問題がなけれ
は、フェイスアップとフェイスダウンのどちらでもよ
い。
2,3の半導体チップの内部電極8,10内に貫通孔6
を設け、第1および第2,3の半導体チップ1,7,9
を接着固定し、第2,3の半導体チップの内部電極8,
10および貫通孔内壁の第1の金属25と第1の半導体
チップの内部電極4を無電解めっきにより電気的に接続
するので、多数枚のチップをチップへダメージを与える
ことなしに積層することが可能となる。また、貫通孔内
壁に無電解めっきが可能な第1の金属25を無電解めっ
きまたは蒸着により形成するので、従来のようなはんだ
バンプによる接合ではなく、チップの内部電極上に予め
はんだの拡散が生じる金属の形成も不要となる。第1の
金属25として、例えばCu,Ni,Au,Pt,A
g,Sn,Pb,Co等を用いることができる。また、
はんだバンプが広がることがないため、微細な接続が容
易になる。
の貫通孔6の径が、第1の半導体チップ1と第2の半導
体チップ7との間隙の1/2よりも小さくしてもよい。
すなわち、図2において、aは第2の半導体チップの内
部電極内の貫通孔の径、bは第1の半導体チップと第2
の半導体チップとの間隙である。a>b/2のとき、貫
通孔6がめっき金属(めっき電極15)で埋まる前に、
他の電極より成長しためっき金属(第2の半導体チップ
のめっき電極13等)と接触するため、貫通孔6内部に
めっき液が残る。a≦b/2のとき、他の電極より成長
しためっき金属と接触する前に貫通孔6がめっき金属で
埋まってしまう。このため、確実に接続できる。
場合を示したが、第2の半導体チップを2チップ以上積
層してもよい。また、第2の半導体チップが接続される
第1の半導体チップは、ウエハの状態の他、回路基板と
して構成してもよい。
よれば、第2の半導体チップの内部電極に貫通孔を形成
することと、第1および第2の半導体チップを接着剤で
積層することにより、多数枚のチップをチップへダメー
ジを与えることなしに積層することが可能となる。ま
た、貫通孔内壁に形成した無電解可能な第1の金属はC
u,Ni,Au,Pt,Ag,Sn,Pb,Co等であ
り、第2の半導体チップの内部電極および第1の金属と
第1の半導体チップの内部電極が同一組成の連続した第
2の金属により電気的に接続されている。このため、従
来のようなはんだバンプによる接合ではなく、内部電極
に直接無電解めっきで析出させる金属で接合するため、
従来のようにチップの内部電極上に予めはんだの拡散が
生じる金属の形成も不要となる。また、従来のように接
合用のはんだバンプが広がることがないため、微細な接
続が容易になり、多ピンLSIへの適用が可能となる。
電極内の貫通孔の径が、第1の半導体チップと第2の半
導体チップとの間隙の1/2よりも小さくしたので、確
実に接続できる。すなわち、通常の無電解めっき膜成長
は等方成長するため、貫通孔径が間隙の1/2以上にな
ると、電極上に成長した第2の金属であるめっき膜が接
触した時点では、貫通孔がめっきで埋まっていないため
にめっき液がめっき電極内部に残ってしまうことがあ
る。この残った液は腐食の原因となってしまうため、上
記のように設定している。
ップ以上積層したので、多ピンLSIへの適用が可能と
なる。
造方法によれば、第2の半導体チップの内部電極内に貫
通孔を設け、第1および第2の半導体チップを接着固定
し、第2の半導体チップの内部電極および貫通孔内壁の
第1の金属と第1の半導体チップの内部電極を無電解め
っきにより電気的に接続するので、多数枚のチップをチ
ップへダメージを与えることなしに積層することが可能
となる。また、貫通孔内壁に無電解めっきが可能な第1
の金属を無電解めっきまたは蒸着により形成するので、
従来のようなはんだバンプによる接合ではなく、チップ
の内部電極上に予めはんだの拡散が生じる金属の形成も
不要となる。第1の金属として、例えばCu,Ni,A
u,Pt,Ag,Sn,Pb,Co等を用いることがで
きる。また、はんだバンプが広がることがないため、微
細な接続が容易になり、多ピンLSIへの適用が可能と
なる。また、LSIチップ同士の接合を片側のLSI
は、ウエハ状態で行うことにより、低コスト化が可能と
なる。
ある。
製造方法の工程断面図、(b)はその要部拡大図であ
る。
その要部拡大図である。
その要部拡大図である。
その要部拡大図である。
その要部拡大図である。
その要部拡大図である。
その要部拡大図である。
(b)はその要部拡大図である。
Claims (4)
- 【請求項1】 外部電極と内部電極を有する第1の半導
体チップと、内部電極を有する第2の半導体チップとを
備え、前記第1の半導体チップに間隙を有して前記第2
の半導体チップを積層し、かつ相互の内部電極が電気的
に接続された半導体装置であって、第2の半導体チップ
の内部電極内に貫通孔を設け、この貫通孔内壁に無電解
めっきが可能な第1の金属が他の電極と絶縁された状態
で形成され、かつ前記第1および第2の半導体チップの
内部電極同士が対応するように、前記第2の半導体チッ
プが前記第1の半導体チップの外部電極および内部電極
を除く部分に接着剤により固定され、前記第2の半導体
チップの内部電極および貫通孔内壁の前記第1の金属と
前記第1の半導体チップの内部電極が同一組成の連続し
た第2の金属により電気的に接続されていることを特徴
とする半導体装置。 - 【請求項2】 第2の半導体チップの内部電極内の貫通
孔の径が、第1の半導体チップと第2の半導体チップと
の間隙の1/2よりも小さくした請求項1記載の半導体
装置。 - 【請求項3】 第2の半導体チップを2チップ以上積層
した請求項1記載の半導体装置。 - 【請求項4】 第1の半導体チップに積層される第2の
半導体チップの内部電極内に貫通孔を設ける工程と、前
記貫通孔内壁および裏面に絶縁膜を形成する工程と、前
記貫通孔内壁に無電解めっきが可能な第1の金属を無電
解めっきまたは蒸着により形成する工程と、前記第1お
よび第2の半導体チップの内部電極同士が対応するよう
に、前記第1の半導体チップに対して間隙を有した状態
で前記第2の半導体チップを前記第1の半導体チップの
外部電極および内部電極を除く部分に接着固定する工程
と、前記第2の半導体チップの内部電極および貫通孔内
壁の前記第1の金属と前記第1の半導体チップの内部電
極を無電解めっきにより電気的に接続する工程とを含む
半導体装置の製造方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31222299A JP4245754B2 (ja) | 1999-11-02 | 1999-11-02 | 半導体装置 |
US09/688,816 US6534874B1 (en) | 1999-11-02 | 2000-10-17 | Semiconductor device and method of producing the same |
KR1020000063939A KR100551576B1 (ko) | 1999-11-02 | 2000-10-30 | 반도체 장치 및 그 제조방법 |
TW089122958A TW461071B (en) | 1999-11-02 | 2000-11-01 | Semiconductor device and method of producing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31222299A JP4245754B2 (ja) | 1999-11-02 | 1999-11-02 | 半導体装置 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007312675A Division JP4597183B2 (ja) | 2007-12-03 | 2007-12-03 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001135776A true JP2001135776A (ja) | 2001-05-18 |
JP4245754B2 JP4245754B2 (ja) | 2009-04-02 |
Family
ID=18026664
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP31222299A Expired - Lifetime JP4245754B2 (ja) | 1999-11-02 | 1999-11-02 | 半導体装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US6534874B1 (ja) |
JP (1) | JP4245754B2 (ja) |
KR (1) | KR100551576B1 (ja) |
TW (1) | TW461071B (ja) |
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003110084A (ja) * | 2001-09-28 | 2003-04-11 | Rohm Co Ltd | 半導体装置 |
EP1341232A2 (en) * | 2002-02-27 | 2003-09-03 | Fujitsu Limited | Semiconductor device and method for fabricating the same |
JP2005183934A (ja) * | 2003-11-28 | 2005-07-07 | Nec Electronics Corp | オフセット接合型マルチチップ半導体装置 |
US6982487B2 (en) | 2003-03-25 | 2006-01-03 | Samsung Electronics Co., Ltd. | Wafer level package and multi-package stack |
KR100708887B1 (ko) * | 2005-05-27 | 2007-04-17 | 디엔제이 클럽 인코 | 리드 프레임이 포함된 칩 적층 패키지 소자 |
JP2008010759A (ja) * | 2006-06-30 | 2008-01-17 | Fujitsu Ltd | 半導体装置および半導体装置の製造方法 |
JP2010245289A (ja) * | 2009-04-06 | 2010-10-28 | Canon Inc | 半導体装置の製造方法 |
US8088648B2 (en) | 2007-03-19 | 2012-01-03 | Samsung Electronics Co., Ltd. | Method of manufacturing a chip stack package |
US8193637B2 (en) | 2008-03-12 | 2012-06-05 | Samsung Electronics Co., Ltd. | Semiconductor package and multi-chip package using the same |
JP2012134232A (ja) * | 2010-12-20 | 2012-07-12 | Disco Abrasive Syst Ltd | 積層デバイスの製造方法及び積層デバイス |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6900549B2 (en) * | 2001-01-17 | 2005-05-31 | Micron Technology, Inc. | Semiconductor assembly without adhesive fillets |
JP2002373957A (ja) * | 2001-06-14 | 2002-12-26 | Shinko Electric Ind Co Ltd | 半導体装置及びその製造方法 |
JP3972813B2 (ja) * | 2002-12-24 | 2007-09-05 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
KR100621617B1 (ko) * | 2003-08-27 | 2006-09-13 | 삼성전자주식회사 | 메모리 모듈 구조 |
US7239020B2 (en) * | 2004-05-06 | 2007-07-03 | Avago Technologies Wireless Ip (Singapore) Pte. Ltd. | Multi-mode integrated circuit structure |
KR100570514B1 (ko) | 2004-06-18 | 2006-04-13 | 삼성전자주식회사 | 웨이퍼 레벨 칩 스택 패키지 제조 방법 |
US7202554B1 (en) * | 2004-08-19 | 2007-04-10 | Amkor Technology, Inc. | Semiconductor package and its manufacturing method |
US7977155B2 (en) * | 2007-05-04 | 2011-07-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Wafer-level flip-chip assembly methods |
KR101052867B1 (ko) * | 2008-01-08 | 2011-07-29 | 주식회사 하이닉스반도체 | 스택 패키지 및 그의 제조 방법 |
EP2104138A1 (de) | 2008-03-18 | 2009-09-23 | EV Group E. Thallner GmbH | Verfahren zum Bonden von Chips auf Wafer |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3292798B2 (ja) * | 1995-10-04 | 2002-06-17 | 三菱電機株式会社 | 半導体装置 |
KR100214562B1 (ko) * | 1997-03-24 | 1999-08-02 | 구본준 | 적층 반도체 칩 패키지 및 그 제조 방법 |
JP3920399B2 (ja) * | 1997-04-25 | 2007-05-30 | 株式会社東芝 | マルチチップ半導体装置用チップの位置合わせ方法、およびマルチチップ半導体装置の製造方法・製造装置 |
KR19990033645A (ko) * | 1997-10-25 | 1999-05-15 | 구본준 | 피시비 패키지 및 그의 제조방법 |
KR19990069447A (ko) * | 1998-02-09 | 1999-09-06 | 구본준 | 반도체 패키지와 그 제조방법 |
KR20000027153A (ko) * | 1998-10-27 | 2000-05-15 | 김영환 | 칩 사이즈 스택 패키지 |
US6122187A (en) * | 1998-11-23 | 2000-09-19 | Micron Technology, Inc. | Stacked integrated circuits |
-
1999
- 1999-11-02 JP JP31222299A patent/JP4245754B2/ja not_active Expired - Lifetime
-
2000
- 2000-10-17 US US09/688,816 patent/US6534874B1/en not_active Expired - Lifetime
- 2000-10-30 KR KR1020000063939A patent/KR100551576B1/ko not_active IP Right Cessation
- 2000-11-01 TW TW089122958A patent/TW461071B/zh not_active IP Right Cessation
Cited By (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003110084A (ja) * | 2001-09-28 | 2003-04-11 | Rohm Co Ltd | 半導体装置 |
EP1341232A2 (en) * | 2002-02-27 | 2003-09-03 | Fujitsu Limited | Semiconductor device and method for fabricating the same |
EP1341232A3 (en) * | 2002-02-27 | 2005-10-26 | Fujitsu Limited | Semiconductor device and method for fabricating the same |
US7335592B2 (en) | 2003-03-25 | 2008-02-26 | Samsung Electronics Co., Ltd. | Wafer level package, multi-package stack, and method of manufacturing the same |
US6982487B2 (en) | 2003-03-25 | 2006-01-03 | Samsung Electronics Co., Ltd. | Wafer level package and multi-package stack |
JP4580730B2 (ja) * | 2003-11-28 | 2010-11-17 | ルネサスエレクトロニクス株式会社 | オフセット接合型マルチチップ半導体装置 |
JP2005183934A (ja) * | 2003-11-28 | 2005-07-07 | Nec Electronics Corp | オフセット接合型マルチチップ半導体装置 |
KR100708887B1 (ko) * | 2005-05-27 | 2007-04-17 | 디엔제이 클럽 인코 | 리드 프레임이 포함된 칩 적층 패키지 소자 |
JP2008010759A (ja) * | 2006-06-30 | 2008-01-17 | Fujitsu Ltd | 半導体装置および半導体装置の製造方法 |
US8088648B2 (en) | 2007-03-19 | 2012-01-03 | Samsung Electronics Co., Ltd. | Method of manufacturing a chip stack package |
US8193637B2 (en) | 2008-03-12 | 2012-06-05 | Samsung Electronics Co., Ltd. | Semiconductor package and multi-chip package using the same |
JP2010245289A (ja) * | 2009-04-06 | 2010-10-28 | Canon Inc | 半導体装置の製造方法 |
JP2012134232A (ja) * | 2010-12-20 | 2012-07-12 | Disco Abrasive Syst Ltd | 積層デバイスの製造方法及び積層デバイス |
Also Published As
Publication number | Publication date |
---|---|
US6534874B1 (en) | 2003-03-18 |
KR100551576B1 (ko) | 2006-02-13 |
TW461071B (en) | 2001-10-21 |
KR20010060223A (ko) | 2001-07-06 |
JP4245754B2 (ja) | 2009-04-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4245754B2 (ja) | 半導体装置 | |
TWI706519B (zh) | 具有可路由囊封的傳導基板的半導體封裝及方法 | |
US8216934B2 (en) | Semiconductor device suitable for a stacked structure | |
JP3186941B2 (ja) | 半導体チップおよびマルチチップ半導体モジュール | |
US20130049225A1 (en) | Stacked integrated circuit packages that include monolithic conductive vias | |
US20080258277A1 (en) | Semiconductor Device Comprising a Semiconductor Chip Stack and Method for Producing the Same | |
KR100565961B1 (ko) | 3차원 적층 칩 패키지 제조 방법 | |
US8361857B2 (en) | Semiconductor device having a simplified stack and method for manufacturing thereof | |
US7232747B2 (en) | Method of wafer bumping for enabling a stitch wire bond in the absence of discrete bump formation | |
JP2005294443A (ja) | 半導体装置及びその製造方法 | |
JP2004363573A (ja) | 半導体チップ実装体およびその製造方法 | |
JP3731378B2 (ja) | 半導体素子の製造方法、および半導体素子、ならびに実装モジュール | |
JPH04356956A (ja) | 半導体装置及びその製造方法 | |
US9741680B1 (en) | Wire bond through-via structure and method | |
JP4046568B2 (ja) | 半導体装置、積層型半導体装置およびそれらの製造方法 | |
WO2022095695A1 (zh) | Mcm封装结构及其制作方法 | |
JP3468132B2 (ja) | 半導体装置の製造方法 | |
JP2000260933A (ja) | 半導体装置の製造方法 | |
JP4597183B2 (ja) | 半導体装置の製造方法 | |
TW202013659A (zh) | 電子裝置及其製造方法 | |
US20050074971A1 (en) | Semiconductor device and method for fabricating the same | |
JPH06268151A (ja) | 半導体装置 | |
US20050082658A1 (en) | Simplified stacked chip assemblies | |
US20020076852A1 (en) | Method for manufacturing a component which is encapsulated in plastic, and a component which is encapsulated in plastic | |
JP2001250912A (ja) | 半導体装置およびその製造方法ならびに電子機器 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051108 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070628 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070703 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070831 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071002 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071203 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20081216 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090107 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 4245754 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120116 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130116 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130116 Year of fee payment: 4 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
EXPY | Cancellation because of completion of term |