JP2005183934A - オフセット接合型マルチチップ半導体装置 - Google Patents

オフセット接合型マルチチップ半導体装置 Download PDF

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Abstract

【課題】 下側のチップに対して上側のチップをオフセットして上下のチップをバンプで接合することにより十分な面積の外部接続端子領域を確保しつつ、チップ間を高い信頼性で接合する。
【解決手段】 基板２の一面にボールバンプ１が配設され、基板２の他面に第１のチップ３が搭載されている。第２のチップ４を第１のチップ３に対して平行にずらして第１のチップ３と第２のチップ４がバンプ５，６によって接合されている。第１のチップ３と第２のチップ４の接合状態において、第１のチップ３の一部と第２のチップ４の一部とがそれぞれのチップの中心が一致しないで重なっている。さらに、第２のチップ４の重心が、第１のチップ３と第２のチップ４の間の最外周のバンプで囲まれた領域の内側にある。
【選択図】 図１

Description

本発明は、表面に電極が形成された半導体素子（以下、「チップ」と称する）同士がオフセットされ、かつ互いに表面を対向させて接合された実装体を有する半導体装置に関し、特に、２個以上の半導体素子を積層して接合するオフセット接合型マルチチップ半導体装置に関する。
半導体集積回路装置の低コスト化および小型化を図るため、２つのLSIチップがフェイスダウンボンディング方式により互いに接合されて実装体を形成したCOC（Chip On Chip）型の半導体装置が提案されている。
図１６にCOC（Chip On Chip）型の半導体装置の従来構造を示す。この図に示す半導体装置には、第１のLSIチップ５１と第２のLSIチップ５２が実装されている。第１のLSIチップ５１における回路が形成された主面には、内部電極５３（非図示）および外部電極５４が形成されている。第２のLSIチップ５２における回路が形成された主面には、バンプ５５（非図示）が形成されている。第１のLSIチップ５１と第２のLSIチップ５２とは、内部電極５３とバンプ５５が接続された状態で、フェイスダウンボンディング方式により接合されている。第１のLSIチップ５１と第２のLSIチップ５２との間には、絶縁性樹脂５６が充填されている。第１のLSIチップ５１は、リードフレーム５７のダイパッド６０に半田により固定されている。第１のLSIチップ５１の外部電極５４とリードフレーム５７のインナーリード５８とは、金属細線からなるボンディングワイヤ５９により電気的に接続されている。第１のLSIチップ５１、第２のLSIチップ５２、ダイパッド６０、インナーリード５８およびボンディングワイヤ５９は、封止樹脂６１により封止されている。
上記の半導体装置の構成において、第２のLSIチップ５２の外形と第１のLSIチップ５１の外形がほぼ同等である場合、あるいは第２のLSIチップ５２の外形が大きくなり、下側に配置される第１のLSIチップ５１の外形よりも大きくなった場合、リードフレーム５７のインナーリード５８と接続する外部電極５４を第１のLSIチップ５１に設けて半導体装置を構成することが出来なくなる。
通常、COC型の半導体装置では、上下のチップはロジックとメモリというように異なる機能を持つチップが組み合わされることが多く、例えば上側の第２のLSIチップとしてメモリチップを用いた場合、将来のメモリ容量の増加に伴い、チップ外形が増大する。一方、下側の第１のLSIチップとしてロジックチップを用いた場合、回路を微細に作りこむことによりチップ外形が減少する。したがって、メモリチップの外形がロジックチップの外形より大きくなる。
上記の場合、上側の第２のLSIチップの外側に下側の第１のLSIチップのチップ主面が露出しないため、該チップ主面の外周部に、外部とのインターフェイスのための外部接続端子を設置できない。即ち、図１６に示した構成では第１のLSIチップ５１の外部電極５４とリードフレーム５７のインナーリード５８とをボンディングワイヤ５９により接続することが困難となる。
そこで、上記の外部接続端子を設ける露出部（以下、外部接続端子領域と称する）をつくるために種々の提案がある。例えば特許文献１では上下のチップを互いに回転してずらし、下側チップの角部におけるチップ主面を上側チップの外周縁より露出させている。
また、特許文献２には、外部接続端子領域をより大きくとるために、積層する上下のチップにおいて、下側のチップの一端部を上側のチップの４辺のうちの１辺からはみ出すようにずらした構成が提案されている。さらに、同文献には上側のチップと下側のチップを対角線方向にずらして配置する半導体装置も提案されている。
特開平１０−２５６４７２号公報 特開２００３−６８９７５号公報（段落［0055］,［0056］、図６の（ｂ）,（ｃ）参照）
特許文献１のように、上下のチップの中心を一致させた状態で一方のチップを他方のチップに対して回転してずらして下側のチップの角部を露出させ、この露出部を外部接続端子領域とする方法では、外部接続端子領域に配設できる電極の数が限られてしまう。
そこで、特許文献２等に示されるように、上下のチップの中心が一致しないように上側のチップと下側のチップを互いに平行にずらすことで、外部接続端子領域をより大きくとる方法が有効となる。
しかし、この方法で上下のチップをずらしていくと、図１７に示すように、上側のチップ６１の重心Ｇが、上側のチップ６１と下側のチップ６２の間の最外周のバンプで囲まれた領域よりも外側に位置する場合がある。この場合、上側のチップ６１による上からの荷重（図１７中に白い矢印で示す。）に対してバンプ６３に引っ張り応力（図１７中に黒い矢印で示す。）が生じる。これにより、上下チップ間のバンプ６３が破断し、接合信頼性の低下を招くことがある。
そこで、上下のチップの中心が一致しないように下側のチップに対して上側のチップをオフセットして上下のチップをバンプで接合することにより十分な面積の外部接続端子領域を確保しつつ、チップ間を高い信頼性で接合することができるCOC型の半導体装置が望まれる。
本発明は、第１の半導体素子の上に第２の半導体素子がそれぞれの半導体素子の中心が一致しないで重なり、重なった領域において、前記第２の半導体素子に形成された電極が前記第１の半導体素子に形成された電極にバンプにより接合されている半導体装置において、前記第２の半導体素子の重心が、前記第１の半導体素子と前記第２の半導体素子を接合する前記バンプの最外周バンプによって囲まれた第一のバンプ領域の内側にあることを特徴とする。
このように構成すると、上側の第２の半導体素子の荷重が、第１の半導体素子と第２の半導体素子の間のバンプを押し付ける押付け力のみとして働き、当該バンプに対して引っ張り力は加わらない。したがって、上側の第２の半導体素子を下側の第１の半導体素子に対してずらして第１の半導体素子上に外部接続端子領域を設ける場合、第１の半導体素子と第２の半導体素子の間を接合するバンプの接合状態を高い信頼性で維持することが可能である。
上記の半導体装置において、前記バンプ領域の中心と前記第２の半導体素子の重心が一致していることが好ましい。この構成によれば、第２の半導体素子の重心を中心とした円周方向に関して偏りなくバンプの押付け力が働くので、接合信頼性を一層高めることが可能になる。
また本発明は、前記バンプ領域が、入出力用、電源用、GND用の３つのバンプ群からなる半導体装置に適用できる。この場合、前記第２の半導体素子がメモリチップであることが考えられる。
また本発明は、前記バンプ領域が、前記第２の半導体素子の中心線を基準に少なくとも一軸に対して対称に形成されたバンプ群からなる半導体装置に適用できる。
上記の半導体装置において、前記第１の半導体素子の、前記第２の半導体素子が重なっていない領域に複数の外部接続端子が配設され、該複数の外部接続端子の配置が千鳥配列になっていることが好ましい。このように千鳥配列で外部接続端子を配置すると、千鳥配列でない場合に比べて外部接続端子の配置間隔が狭くなる。このため、同一面積の外部接続端子領域では外部接続端子の端子数は千鳥配列の方が多い。したがって、外部接続端子の数が増えても、第１の半導体素子に対する第２の半導体素子のずらし量を多くしないで済む。言い換えれば、外部接続端子の数が増えた場合でも、第２の半導体素子の重心をバンプ領域の内側に配置させることが容易である。
また、前記第２の半導体素子の上に第３の半導体素子が重ねられ、該第３の半導体素子の重心が前記第２の半導体素子の重心と一致していることが好ましい。また、前記第２の半導体素子の上に複数個の半導体素子が重ねられ、前記複数個の半導体素子の各々の重心が前記第２の半導体素子の重心と一致していることが好ましい。
このように、第２の半導体素子の上に１個または複数個の半導体素子を積層する場合、積層する半導体素子の重心を第２の半導体素子の重心と一致させることにより、積層された半導体素子の間の全ての接合部分（例えばバンプ）に押し付け力のみが加わり、接合信頼性の低下を招くことがない。
また、本発明は、上記のような半導体装置において、前記第２の半導体素子の一つの端面が前記第１の半導体素子の少なくとも一つの端面からはみ出した状態で、前記第１の半導体素子および前記第２の半導体素子が接合されているものである。
この場合、前記第２の半導体素子のはみ出し領域の下にダミーチップを配置し、かつ前記第２の半導体素子と前記ダミーチップがバンプで接合されていることが好ましい。即ち、第１の半導体素子の上に第２の半導体素子がそれぞれの半導体素子の中心が一致しないで、前記第２の半導体素子の一つの端面が前記第１の半導体素子の少なくとも一つの端面からはみ出した状態で重なり、前記重なった領域において、前記第２の半導体素子に形成された電極が前記第１の半導体素子に形成された電極にバンプにより接合されており、前記第２の半導体素子のはみ出し領域の下にダミーチップが配置され、かつ前記第２の半導体素子に形成された電極が前記ダミーチップに形成された電極にバンプにより接合されており、前記第２の半導体素子の重心が、前記第１の半導体素子と前記第２の半導体素子を接合するバンプの最外周バンプによって囲まれた第１のバンプ領域および前記第２の半導体素子と前記ダミーチップを接合するバンプの最外周バンプによって囲まれた第２のバンプ領域の各々の全領域を包含するように、前記第１のバンプ領域の最外周バンプと前記第２のバンプ領域の最外周バンプとを直線で結んでできる最大の範囲となる領域内にある。
この構成により、上側の第２の半導体素子が下側の第１の半導体素子に対して大きくはみ出し、上側の第２の半導体素子の重心が下側の第１の半導体素子と上側の第２の半導体素子を接合する第１のバンプ領域外となっても、第２の半導体素子の重心が第２のバンプ領域または前記第１のバンプ領域の最外周バンプと前記第２のバンプ領域の最外周バンプとを直線で結んでできる領域内に位置するようにダミーチップで支持されているため、機械的強度が保てる。
さらに、はみ出した第２の半導体素子の下側の空間がダミーチップで埋まっているため、接合した第１の半導体素子および第２の半導体素子を樹脂で封止する際に樹脂が第２の半導体素子の下に回り込まない。このように樹脂よりも熱膨張しにくいダミーチップが第２の半導体素子の下にあるため、熱サイクル試験を実施したときに第２の半導体素子に負荷が加わり難く、バンプ接合部で断線が生じるおそれがない。また、はみ出した第２の半導体素子の下の空間をダミーチップで埋めることで、接合した第１の半導体素子および第２の半導体素子を樹脂で封止した後に第２の半導体素子の下に空気が存在することもない。このため、熱サイクル試験を実施したときの空気膨張によって樹脂が膨れて第２の半導体素子に負荷が加わるという問題がなく、バンプ接合部で断線が生じるおそれがない。
この場合前記ダミーチップがＳｉと熱膨張係数が近い材料であることが好ましい。さらに前記ダミーチップがＳｉからなることが好ましい。
また、前記第１の半導体素子の厚みと前記第１の半導体素子に形成された接合前のバンプの高さとを加えた量を最大値とし、接合後における前記第１の半導体素子の裏面と前記第２の半導体素子の表面の間の距離から前記第２の半導体素子に形成された接合前のバンプの高さを引いた量を最小値とし、前記ダミーチップの厚さが前記最大値と前記最小値の間にあることが好ましい。この構成により、第２の半導体素子のはみ出し領域の下にダミーチップがあっても、第２の半導体素子と第１の半導体素子のバンプ接合を実施することができ、第２の半導体素子のバンプは確実にダミーチップと接触する。
さらに、前記ダミーチップの表面に金属膜が形成されており、この金属膜がＣｒ膜の上にＡｕ膜を形成した金属膜であることがより好ましい。ダミーチップのSｉ上にＣｒ膜を介してＡｕ膜を形成することにより、Ａｕ膜の密着性が向上する。また、このような膜構成によれば、第２の半導体素子のバンプにＡｕを用いた場合、第２の半導体素子のバンプとダミーチップとの密着性を向上する上で好ましい。
さらに、前記ダミーチップの厚みが前記第１の半導体素子の厚みと同等であることが好ましい。この構成により、第１の半導体素子とダミーチップはバンプ接合の観点から等価な構造となるので、安定したバンプ接合を行うことが可能である。
本発明によれば、上側の第２の半導体素子を下側の第１の半導体素子に対してずらして配置するとともに、第１の半導体素子の表面の露出部分に外部接続端子領域を設ける構成において、第２の半導体素子の重心が、第１の半導体素子と第２の半導体素子の間のバンプで囲まれた領域の内側に位置するように第１の半導体素子と第２の半導体素子が接合される。この構成により、上側の第２の半導体素子の荷重が、第１の半導体素子と第２の半導体素子の間のバンプを押し付ける押付け力のみとして働き、当該バンプに対して引っ張り力は加わらない。したがって、第１の半導体素子と第２の半導体素子の間を接合するバンプの接合状態を高い信頼性で維持することができる。
また、上側の第２の半導体素子の一つの端面が下側の第１の半導体素子の少なくとも一つの端面からはみ出した状態で、第１の半導体素子および第２の半導体素子が接合され、第２の半導体素子のはみだし領域の下にダミーチップを配置し、第２の半導体素子とダミーチップとをバンプで接合させ、第２の半導体素子の重心が、前記第１の半導体素子と前記第２の半導体素子を接合するバンプの最外周バンプによって囲まれた第１のバンプ領域および前記第２の半導体素子と前記ダミーチップを接合するバンプの最外周バンプによって囲まれた第２のバンプ領域の各々の全領域を包含するように、前記第１のバンプ領域の最外周バンプと前記第２のバンプ領域の最外周バンプとを直線で結んでできる最大の範囲となる領域内に位置するようにしている。このような構成とすることにより、第２の半導体素子の重心が第１の半導体素子と第２の半導体素子の間のバンプで囲まれた領域の外に位置していても機械的強度を保ち、電気接続の信頼性を向上させることができる。
以下、本発明の実施の形態について図面を参照して説明する。
（第１の実施の形態）
図１は本発明の第１の実施の形態によるCOC型半導体装置の構造を示す側面図、図２は図１に示した半導体装置の平面図である。
図１を参照すると、電気配線を施した基板（例えばプリント配線基板）２の一面に電極端子としてのボールバンプ１が配設されている。基板２の他面に第１のチップ３が搭載されている。第１のチップ３に対して第２のチップ４の一部が突出するように第２のチップ４を第１のチップ３に対して平行にずらした状態で、第１のチップ３と第２のチップ４が接合されている。
下側にある第１のチップ３がロジックチップであり、第２のチップ４はロジックチップよりも外形面積が大きいメモリチップである。一例として第１のチップ３と第２のチップ４はＳｉとすることができるが、その他のものを使用することもできる。
第１のチップ３と第２のチップ４とはフェイスダウンボンディング方式により接合されている。つまり、第１のチップ３の表面と第２のチップ４の表面とを対向させ、第１のチップ３の表面電極に配置されたバンプ５に対し第２のチップ４の表面電極のバンプ６を接合している。なお、本実施形態では上側のチップと下側のチップの両方の表面電極にそれぞれバンプを配置して互いに接合する方法を例に挙げたが、第１のチップ３側にはバンプ５を配置しないで、上側の第２のチップ４にあるバンプ６で下側の第１のチップ３と直接接合する方法でも構わない。
また、第１のチップ３の、第２のチップ４が重なっていない領域が外部接続端子領域となっており、この領域に複数のボンディングパッド８が配設されている。
第１のチップ３上のボンディングパッド８は、基板２の周辺に配設されたボンディングパッド９とボンディングワイヤで電気的に接続されている。ボンディングパッド９は基板２の裏面のボールバンプ１に電気的に導通されている。なお、本発明の半導体装置の外部接続手段は図１に示すようなボールバンプ１に限られない。例えばボールバンプ１に替えてリードフレームを用いることができる。
第１のチップ３と第２のチップ４の接合状態において、第１のチップ３の一部と第２のチップ４の一部とがそれぞれのチップの中心が一致しないで重なっている。さらに本発明では、第２のチップ４の重心が、第１のチップ３と第２のチップ４の間の最外周のバンプで囲まれた領域（以下、バンプエリア７という）の内側にある。ここで、内側とは最外周のバンプ上である場合を含む。なお、バンプは点ではなく、断面積を有するので、厳密には最外周のバンプの外輪郭上およびその内側の領域に相当する。本実施形態では第２のチップ４の重心はバンプエリア７の中心と一致している。
このような構造をとる場合の効果を、図３を参照して説明する。図３には、説明を簡単にするため、図１に示したバンプ５，６を一つのバンプ１０で表している。
図３に示すように、第２のチップ４の重心Gがバンプエリア７の中心と一致するように第１のチップ３と第２のチップ４を接合すると、全てのバンプ１０に押し付け力のみが加わる。つまり、バンプ１０に対して引っ張り応力が生じないため、接合信頼性の低下を招くことがない。
なお、本実施形態では、図２に示すように第１のチップ３の、第２のチップ４に対して露出している面にあるボンディングパッド８は千鳥配列になっている。このように千鳥配列でボンディングパッド８を配置すると、千鳥配列でない場合に比べてボンディングパッド８の配置間隔が狭くなる。このため、同一面積の外部接続端子領域では千鳥配列の方がパッド数を多く設定することができる。したがって、外部接続端子領域のパッド数が増えても、第１のチップ３に対する第２のチップ４のずらし量（オフセット量）を多くしないで済む。言い換えれば、外部接続端子領域のパッド数が増えた場合でも、第２のチップ４の重心をバンプエリア７の内側に配置させることが容易である。
また、上述した実施形態は、下側の第１のチップ３の外部接続端子領域が直線形状になるように第１のチップ３に対して第２のチップ４をずらした構成（図２参照）であるが、この構成に本発明は限られない。また、第１のチップ３をロジックチップとし、第２のチップ４をロジックチップよりも外形面積が大きいメモリチップとしたが、これらの機能とは異なるチップ同士の組み合わせを本発明に適用してもよい。
例えば、特許文献２の図６の（ｂ）及び（ｃ）に示された実装体の構成が考えられる。勿論、別の形態の実装体を用いて半導体装置を構成する場合にも、第２のチップ４の重心Gがバンプエリア７の中心と一致するように第１のチップ３と第２のチップ４を接合する。
図４、図５、図６、図７及び図８に、第１のチップ３と第２のチップ４を重ねて構成した実装体の別の形態の平面図を示す。
図４に示すように、第１のチップ３に対して第２のチップ４を対角線方向にずらして第１のチップ３の外部接続端子領域をＬ字形状にした構成が考えられる。この構成によれば、正方形のチップが多い異なるプロセスによる素子（ＧａＡＳ、ＳｉＧｅＣ、ＣＭＯＳ）を簡便に積層できる。
また、上側の第２のチップ４が長方形の場合、図５に示すように、下側にある第１のチップ３の一端部を、上側にある第２のチップ４の４辺のうちの１辺からはみ出すようにずらした構成が考えられる。
また、下側の第１のチップ３が長方形の場合、図６に示すように、上側にある第２のチップ４の一端部を、下側にある第１のチップ３の４辺のうちの１辺からはみ出すようにずらした構成が考えられる。さらに、図７に示すように、上側の第２のチップ４が長方形であり、第２のチップ４の一端部を、下側にある第１のチップ３の４辺のうちの１辺からはみ出すようにずらした構成が考えられる。
このように第２のチップ４を第１のチップ３に対してはみ出させることにより、外部接続端子の領域を大きくとることができ、たくさんの端子数を確保することが可能である。
一方、第２のチップ４が第１のチップ３に対して略同形のチップである場合、図８に示すように、第２のチップ４の一端部を第１のチップ３の４辺のうち少なくとも一辺に近づけるようにずらした構成が考えられる。特に図８の構成では、第１のチップ３および第２のチップ４が同じ正方形であり、上側の第２のチップ４が下側の第１のチップ３より小さい形状で、第１のチップ３に対してはみ出さず、かつ第２のチップ４の重心がバンプエリア７の中に存在する構成である。
図６及び図７に示した例では、下側の第１のチップ３に対する上側の第2のチップ４のはみ出し領域の下に大きな空間が生じている。
このように第２のチップ４が第１のチップ３に対して大きくはみ出した場合の信頼性および機械的強度を確保するために、図９に示す構成も考えられる。図９に示す例は、図７に示した構成に加え、第２のチップ４のはみ出し領域の下にダミーチップ２４を配置し、かつ第２のチップ４とダミーチップ２４をバンプで接合した構成である。この構成により、第１のチップ３に対して大きくはみ出した第２のチップ４をダミーチップ２４で支えている安定な構造となりマルチチップモジュールとしての機械的強度が保てる。また、はみ出した第２のチップ４の下の空間にダミーチップ２４を配置してある為、第１のチップ３および第２のチップ４を樹脂で封入してパッケージにする時に、樹脂が第２のチップ４の下側に回り込むことがほとんどない。このように樹脂よりも熱膨張しにくいダミーチップ２４が第２のチップ４の下にあるため、熱サイクル試験を実施したときに第２のチップ４に負荷が加わり難く、バンプ接合部で断線が生じるおそれがない。また、はみ出した第２のチップ４の下の空間をダミーチップ２４で埋めることで、第１のチップ３および第２のチップ４を樹脂で封入してパッケージにした後に第２のチップ４の下に空気が存在することもない。このため、熱サイクル試験を実施したときの空気膨張によって樹脂が膨れて第２のチップ４に負荷が加わる問題がなく、バンプ接合部で断線が生じるおそれがない。
この場合ダミーチップ２４の熱膨張係数が第１のチップの熱膨張係数と近い材料であることにより、より高い信頼性が確保できる。具体的には、第１のチップがＳｉである場合、パイレックス（登録商標）ガラスやＳｉなどが望ましい。
また、第１のチップ３の厚みと第１のチップ３の上に形成された接合前のバンプ５の高さとを加えた量を最大値とし、接合後における第１のチップ３の裏面と第２のチップ４の表面の間の距離から第２のチップ４に形成された接合前のバンプ６の高さを引いた量を最小値とし、ダミーチップ２４の厚さを前記最大値と前記最小値の間に設定する。これにより、第２のチップ４のはみ出し領域の下にダミーチップ２４があっても、第２のチップ４と第１のチップ３のバンプ接合が実施でき、第２のチップ４のバンプ６は確実にダミーチップ２４と接触する。
さらに、ダミーチップ２４としてＳｉを用い、Ｓｉ表面にＣｒ膜およびＡｕ膜をこの順に形成し、第２のチップ４のバンプ６として金バンプを使用する。これによって、第２のチップ４のバンプ６とダミーチップ２４を良好に密着することができる。また、ダミーチップ２４のＳｉ表面のＣｒ層は、Ｓｉ表面と最上層のＡｕ膜との密着改善のために用いられている。
もちろん、このような密着改善層はＣｒに限らず、Ｎｉ，Ｔｉ，Ｔａ，Ｗ，ＴｉＮ，ＴａＮなどのＳｉ表面との密着が向上する材料であれば自由に選択することができる。本実施形態では金バンプを用いたため、ダミーチップ２４上にＡｕ膜を形成する例を示した。これ以外にもバンプには、半田バンプ、銅バンプ、ニッケルバンプの他、これらの材料を積層させたバンプ、例えばＡｕ／Ｎｉバンプ、Ｓｎ／Ｃｕバンプなどがあり、ダミーチップ２４上に積層させる金属膜もＡｕに限らず、これらの材料が自由に選択できる。
また、図９に示した構造において、ダミーチップ２４の厚みを第１のチップ３とほぼ同等とし、ダミーチップ２４にも第１のチップ３と同じ形状のバンプを形成し、第２のチップ４を第１のチップ３およびダミーチップ２４それぞれに対して、バンプとバンプで接合した。このとき、ダミーチップ２４上のバンプは、第１のチップ３のバンプとは異なり、電気的接続に寄与しないダミーバンプである。これにより、第１のチップ３とダミーチップ２４は、バンプ接合の観点から等価な構造となり、安定したバンプ接合を行うことが可能となる。
また、メモリチップとしての第２のチップ４のバンプエリア７には図１０に示すように、電源用、Ｉ／Ｏ用、ＧＮＤ用の３つのバンプ群を有する。具体的には、中央のＩ／Ｏ用バンプ群１２は、複数個のＩ／Ｏ用バンプ（入出力信号用バンプ）からなるバンプ列を複数本横に並べた構成である。さらに、中央のＩ／Ｏ用バンプ群１２に対して図面視右側のＧＮＤ用バンプ群１３は、複数個のＧＮＤ用バンプからなるバンプ列を複数本横に並べた構成で、図面視左側の電源用バンプ群１１は複数個の電源用バンプからなるバンプ列を複数本横に並べた構成である。
また、図１０に示したバンプエリア７内のバンプ配置の他には、図１１に示すように、略同一数のバンプからなるバンプ群１４，１５を、第２のチップ４の中心線２３を基準に一軸に対して対称（いわゆる鏡映対称）に配置した構成がある。但し、本発明はバンプエリアが２つのバンプ群からなる形状に限られず、バンプ群の数が幾つでもよい。例えばメモリの場合は十字型からなる一つのバンプ群になる。
また、バンプエリアもバンプ群が一軸に対して対称な配置となるものに限られず、縦、横ともに対称な２軸対称なバンプエリアでもよい。また、「対称」という表現には、チップ上に設けるアライメントマークや電源の配置によりバンプエリアが完全には対称にならない場合があるので、このような完全でない対称も含む。
図９は、第２のチップ４の重心が第１のチップ３と第２のチップ４とを接合するバンプエリア７内にある場合であるが、ダミーチップ２４を使用することで図１２に示すように第２のチップ４の重心をバンプエリア７外に位置させることもできる。図１２ｂでは第１のチップ３と第２のチップ４とを接合するバンプエリア７（第１のバンプ領域）とダミーチップ２４と第２のチップ４とを接合するダミーバンプエリア２５（第２のバンプ領域）とが同形状で構成されている例である。この場合、第２のチップ４の重心はバンプエリア７とダミーバンプエリア２５との中間領域２６に位置する。このような構成とすることで安定したバンプ接合を行うことが可能である。図１２ｃは第１のチップ３と第２のチップ４とを接合するバンプエリア７（第１のバンプ領域）とダミーチップ２４と第２のチップ４とを接合するダミーバンプエリア２５（第２のバンプ領域）とが異なる形状で紙面上Ｙ軸方向にずれて構成されている例である。この場合、第２のチップの重心がＡＢＣＤで区画される第１のバンプ領域とＥＦＧＨで区画される第２のバンプ領域の各々の全領域を包含するように、前記第１のバンプ領域の最外周バンプと前記第２のバンプ領域の最外周バンプとを直線で結んでできる最大の範囲となる領域内に位置するような構成とすることで安定したバンプ接合を行うことが可能である。即ち、第１のバンプ領域の最外周バンプＡと第２のバンプ領域の最外周バンプＥおよび第１のバンプ領域の最外周バンプＣと第２のバンプ領域の最外周バンプＧを各々直線で結ぶことにより第１のバンプ領域および第２のバンプ領域の各全領域を含有する最大の領域が定義され、この領域内に第２のチップの重心が位置するように構成する。この場合第１のバンプ領域と第２のバンプ領域の対辺ＤＣとＥＦのＤとＥおよびＣとＦを各々直線で結んだ場合よりも三角形ＡＤＥおよびＣＦＧに相当する領域分広くなる。この三角形領域内に第２のチップの重心が位置していても安定したバンプ接合を行うことが可能である。
なお、バンプ領域が不規則な散らばった複数のバンプ群から構成される場合もある。この場合、バンプ領域は全てのバンプ群を包含するようにチップの外郭に位置するバンプ群の最外周のバンプ同士の外縁を直線で結んだとき、直線とバンプ外縁により囲まれた領域が最大となる領域と定義される。一例として、図１３ａは第２のチップから見て９つのバンプ群が形成されている場合を例示している。なお、バンプ群以外の構成は図示を省略している。この内２７から３３までの７つのバンプ群は最外周バンプを有し、３４，３５の２つのバンプ群は最外周バンプを有さない。そのため、バンプ群３４，３５以外のチップ外郭に位置する７つのバンプ群における隣接するバンプ群の最外周バンプ同士を結んだ直線および７つのバンプ群の外縁により囲まれた領域がバンプ領域となり、この領域内に第２のチップの重心が位置するように構成すればよい。図１３ｂは、第１のバンプ領域が９つのバンプ群３６から４４より構成され、第２のバンプ領域が６つのバンプ群４５から５０より構成されている場合を例示（バンプ群以外の構成は図示を省略）しており、この場合に全てのバンプ群を包含する最大の領域となる。なお、上述した例では、いずれも第１のバンプ領域および第２のバンプ領域が概ね矩形の場合であるが、矩形の場合に限定されない。例えば、Ｌ字状、円形状、矩形以外の多角形状とすることもできる。これらにより第１のバンプ領域および第２のバンプ領域が構成される場合も最大の領域は同様に定義される。
（第２の実施の形態）
第１の実施形態では２個のチップを基板上に積層した半導体装置を例に挙げて説明したが、ここでは３個以上のチップを基板上に積層した半導体装置を例に挙げて説明する。
図１４および図１５は本発明の第２の実施の形態による半導体装置において複数個のチップを積層した構成を示す平面図である。
図１４に示す形態は３個のチップを基板上に積層した半導体装置である。
第１の実施の形態と同様、電気配線を施した基板２上に第１のチップ３が搭載され、第１のチップ３上に第２のチップ４がフェイスダウンボンディング方式で接合されている。第２のチップ４を第１のチップ３に対して平行にずらすことで第１のチップ３の表面が露出され、この露出部が、複数のボンディングパッドが配設された外部接続端子領域となっている。
外部接続端子領域にある各ボンディングパッドと、第３のチップ１６の表面電極は、基板２の周辺の表面電極にボンディングワイヤで電気的に接続されている。
本実施形態では、第２のチップ４上に第３のチップ１６が、第３のチップ１６と第２のチップ４の重心を一致させて接合されている。
なお、図１４には第１のチップ３にロジックチップを用い、第２のチップ４および第３のチップ１６にメモリチップを用いた半導体装置を示した。
また、図１５に示す形態はさらに多数の６個のチップを基板上に積層した半導体装置の例である。この図に示す形態では、基板２に搭載された第１のチップ３上に第２のチップ４、第３のチップ１６、第４のチップ１７、第５のチップ１８および第６のチップ１９が順次積層され、第１のチップ３上に積層された各チップ４，１６，１７，１８，１９は互いに重心を一致させて接合されている。なお、図１５には第１のチップ３にロジックチップを用い、第２のチップ４、第３のチップ１６、第４のチップ１７、第５のチップ１８および第６のチップ１９に同一のメモリチップを用いた半導体装置を示した。
第２〜第６のチップ４，１６，１７，１８，１９の各々には表面の電極と裏面の電極とを電気的に接続するスルーホール２０が設けられ、各チップの表面の電極にバンプ２１が設けられ、各チップの裏面の電極にバンプ２２が設けられている。表面の電極のバンプ２１と裏面の電極のバンプ２２によりチップどうしが接合され、かつスルーホール２０により電気的に接続されている。
第１のチップ３の表面の電極にバンプ２１が設けられ、第２のチップ４の裏面の電極にバンプ２２が設けられ、バンプ２１，２２により第１のチップ３と第２のチップ４が接合されている。
図１４および図１５に示した構成によれば、第１のチップ３上に積層する複数個のチップがそれぞれ重心を一致させて接合されているので、積層されたチップの間の全てのバンプに押し付け力のみが加わる。すなわち、どのバンプに対して引っ張り応力が生じないため、接合信頼性の低下を招くことがない。なお、第２のチップの上に載ったチップが必ずしも第２のチップの重心と一致している必要はなく、第２のチップとその上に重ねられたチップの全体の重心がバンプ領域の内側にあれば、安定したバンプ接合を行うことが可能である。即ち、ｎ個のチップ数が各々バンプを介して積層される場合、第ｎ（ｎは１〜（積層チップ数−１）の整数）のチップと第ｎ＋１（ｎは１〜（積層チップ数−１）の整数）のチップとを接続するバンプ領域内に第ｎ＋１（ｎは１〜（積層チップ数−１）の整数）のチップとその上に重ねられたチップの全体の重心を位置させることで、各チップ間の安定したバンプ接合を行うことが可能である。
なお、本実施形態における第１のチップ３及び第２のチップ４の積層形態や、チップ間のバンプエリアの構成については、第１の実施の形態と同一の構成を適用することができる。
本発明の第１の実施の形態による第１のチップと第２のチップを重ねて構成したCOC型半導体装置の構造を示す側面図である。 図１に示した半導体装置の平面図である。 本発明の第１の実施の形態によるCOC型半導体装置の効果を説明するための図である。 第１のチップと第２のチップを重ねて構成した図２に示す実装体とは別の形態を示す平面図である。 第１のチップと第２のチップを重ねて構成した図２に示す実装体とは別の形態を示す平面図である。 第１のチップと第２のチップを重ねて構成した図２に示す実装体とは別の形態を示す平面図である。 第１のチップと第２のチップを重ねて構成した図２に示す実装体とは別の形態を示す平面図である。 第１のチップと第２のチップを重ねて構成した図２に示す実装体とは別の形態を示す平面図である。 本発明の半導体装置において機械的強度および電気接続の信頼性をより向上させるための例を示す図である。 本発明の半導体装置に好適な第２のチップのバンプ構成の別の例を示す平面図である。 本発明の半導体装置に好適な第２のチップのバンプ構成の別の例を示す平面図である。 本発明の半導体装置において機械的強度および電気接続の信頼性をより向上させるための別の例を示す図である。 本発明における第２のチップの重心を位置することができるバンプ領域および最大の領域の定義を示す図である。 本発明の第２の実施の形態によるCOC型半導体装置において３個のチップを積層した例を示す側面図である。 本発明の第２の実施の形態によるCOC型半導体装置において６個のチップを積層した例を示す側面図である。 COC型の半導体装置の従来構造を示す断面図である。 本発明が解決しようとする課題を説明するための図である。
符号の説明
１ ボールバンプ
２ 基板
３ 第１のチップ
４ 第２のチップ
５、６、２１、２２ バンプ
７ バンプエリア（第１のバンプ領域）
８、９、１０ ボンディングパッド
１１ 電源用バンプ群
１２ Ｉ／Ｏ用バンプ群
１３ ＧＮＤ用バンプ群
１４、１５ バンプ群
１６ 第３のチップ
１７ 第４のチップ
１８ 第５のチップ
１９ 第６のチップ
２０ スルーホール
２３ 中心線
２４ ダミーチップ
２５ ダミーバンプエリア（第２のバンプ領域）
２６ 中間領域
２７〜５０ バンプ群

Claims (16)

  1. 第１の半導体素子の上に第２の半導体素子がそれぞれの半導体素子の中心が一致しないで重なり、重なった領域において、前記第２の半導体素子に形成された電極が前記第１の半導体素子に形成された電極にバンプにより接合されている半導体装置において、
    前記第２の半導体素子の重心が、前記第１の半導体素子と前記第２の半導体素子を接合する前記バンプの最外周バンプによって囲まれた第一のバンプ領域の内側にあることを特徴とする半導体装置。
  2. 第１の半導体素子の上に第２の半導体素子がそれぞれの半導体素子の中心が一致しないで、前記第２の半導体素子の一つの端面が前記第１の半導体素子の少なくとも一つの端面からはみ出した状態で重なり、
    前記重なった領域において、前記第２の半導体素子に形成された電極が前記第１の半導体素子に形成された電極にバンプにより接合されており、
    前記第２の半導体素子のはみ出し領域の下にダミーチップが配置され、かつ前記第２の半導体素子に形成された電極が前記ダミーチップに形成された電極にバンプにより接合されており、
    前記第２の半導体素子の重心が、前記第１の半導体素子と前記第２の半導体素子を接合するバンプの最外周バンプによって囲まれた第１のバンプ領域および前記第２の半導体素子と前記ダミーチップを接合するバンプの最外周バンプによって囲まれた第２のバンプ領域の各々の全領域を包含するように、前記第１のバンプ領域の最外周バンプと前記第２のバンプ領域の最外周バンプとを直線で結んでできる最大の範囲となる領域内にあることを特徴とする半導体装置。
  3. 前記第一のバンプ領域の中心と前記第２の半導体素子の重心が一致している請求項１または２に記載の半導体装置。
  4. 前記第一のバンプ領域が、入出力用、電源用、GND用の３つのバンプ群からなる請求項１乃至３のいずれか一に記載の半導体装置。
  5. 前記第２の半導体素子がメモリチップである請求項１乃至４のいずれか一に記載の半導体装置。
  6. 前記第一のバンプ領域が、前記第２の半導体素子の中心線を基準に少なくとも一軸に対して対称に形成されたバンプ群からなる請求項１乃至３のいずれか一に記載の半導体装置。
  7. 前記第１の半導体素子の、前記第２の半導体素子が重なっていない領域に複数の外部接続端子が配設され、該複数の外部接続端子の配置が千鳥配列になっている請求項１乃至３のいずれか一に記載の半導体装置。
  8. 前記第２の半導体素子の上に第３の半導体素子が重ねられ、該第３の半導体素子の重心が前記第２の半導体素子の重心と一致している請求項１乃至７のいずれか一に記載の半導体装置。
  9. 前記第２の半導体素子の上に複数個の半導体素子が重ねられ、前記複数個の半導体素子の各々の重心が前記第２の半導体素子の重心と一致している請求項１乃至７のいずれか一に記載の半導体装置。
  10. 前記第２の半導体素子の一つの端面が前記第１の半導体素子の少なくとも一つの端面からはみ出した状態で、前記第１の半導体素子および前記第２の半導体素子が接合されている請求項１，３乃至９のいずれか一に記載の半導体装置。
  11. 前記ダミーチップが第１の半導体素子の熱膨張係数と近い熱膨張係数を有する材料である、請求項２に記載の半導体装置。
  12. 前記ダミーチップがＳｉからなる、請求項１１に記載の半導体装置。
  13. 前記第1の半導体素子の厚みと前記第１の半導体素子に形成された接合前のバンプの高さとを加えた量を最大値とし、接合後における前記第１の半導体素子の裏面と前記第２の半導体素子の表面の間の距離から前記第２の半導体素子に形成された接合前のバンプの高さを引いた量を最小値とし、前記ダミーチップの厚さが前記最大値と前記最小値の間にある、請求項２，１１，１２のいずれか一に記載の半導体装置。
  14. 前記ダミーチップの表面に金属膜が形成されている、請求項２，１１乃至１３のいずれか一に記載の半導体装置。
  15. 前記金属膜がＣｒ膜の上にＡｕ膜を形成した金属膜である、請求項１４に記載の半導体装置。
  16. 前記ダミーチップの厚みが前記第１の半導体素子の厚みと同等である、請求項２，１１，１２のいずれか一に記載の半導体装置。
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US10/995,491 US7145247B2 (en) 2003-11-28 2004-11-24 Offset-bonded, multi-chip semiconductor device
TW093136257A TWI292616B (en) 2003-11-28 2004-11-25 Offset-bonded, multi-chip semiconductor device
CN2004100973854A CN1622326B (zh) 2003-11-28 2004-11-29 偏移结合的多芯片半导体器件

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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007149919A (ja) * 2005-11-28 2007-06-14 Renesas Technology Corp マルチチップモジュール
JP2007207805A (ja) * 2006-01-31 2007-08-16 Sony Corp 半導体装置の製造方法及び半導体装置
JP2009038266A (ja) * 2007-08-03 2009-02-19 Spansion Llc 半導体装置及びその製造方法
US8178971B2 (en) 2008-03-06 2012-05-15 Elpida Memory, Inc. Semiconductor device and method of manufacturing the same
WO2014122882A1 (ja) * 2013-02-05 2014-08-14 パナソニック株式会社 半導体装置
US9093338B2 (en) 2011-10-20 2015-07-28 Panasonic Corporation Semiconductor device having chip-on-chip structure
US9165879B2 (en) 2013-06-06 2015-10-20 Renesas Electronics Corporation Semiconductor device
JPWO2013153742A1 (ja) * 2012-04-11 2015-12-17 パナソニックＩｐマネジメント株式会社 半導体装置

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7368320B2 (en) * 2003-08-29 2008-05-06 Micron Technology, Inc. Method of fabricating a two die semiconductor assembly
US7573137B2 (en) * 2006-03-31 2009-08-11 Texas Instruments Incorporated Controlling flip-chip techniques for concurrent ball bonds in semiconductor devices
US7622333B2 (en) * 2006-08-04 2009-11-24 Stats Chippac Ltd. Integrated circuit package system for package stacking and manufacturing method thereof
US7645638B2 (en) * 2006-08-04 2010-01-12 Stats Chippac Ltd. Stackable multi-chip package system with support structure
TWI327369B (en) * 2006-08-07 2010-07-11 Chipmos Technologies Inc Multichip stack package
TWI306658B (en) 2006-08-07 2009-02-21 Chipmos Technologies Inc Leadframe on offset stacked chips package
TW200814247A (en) * 2006-09-12 2008-03-16 Chipmos Technologies Inc Stacked chip package structure with lead-frame having bus bar with transfer pad
TW200814249A (en) * 2006-09-12 2008-03-16 Chipmos Technologies Inc Stacked chip package structure with lead-frame having bus bar
TWI352416B (en) * 2006-09-12 2011-11-11 Chipmos Technologies Inc Stacked chip package structure with unbalanced lea
TWI358815B (en) * 2006-09-12 2012-02-21 Chipmos Technologies Inc Stacked chip package structure with lead-frame hav
US8642383B2 (en) * 2006-09-28 2014-02-04 Stats Chippac Ltd. Dual-die package structure having dies externally and simultaneously connected via bump electrodes and bond wires
TW200820402A (en) * 2006-10-26 2008-05-01 Chipmos Technologies Inc Stacked chip packaging with heat sink struct
TWI378539B (en) * 2006-10-26 2012-12-01 Chipmos Technologies Inc Stacked chip package structure with lead-frame having inner leads with transfer pad
US7683467B2 (en) 2006-12-07 2010-03-23 Stats Chippac Ltd. Integrated circuit package system employing structural support
US7759783B2 (en) * 2006-12-07 2010-07-20 Stats Chippac Ltd. Integrated circuit package system employing thin profile techniques
JP5559452B2 (ja) * 2006-12-20 2014-07-23 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP5404000B2 (ja) * 2007-11-14 2014-01-29 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体モジュールおよび撮像装置
JP4828559B2 (ja) * 2008-03-24 2011-11-30 新光電気工業株式会社 配線基板の製造方法及び電子装置の製造方法
US20100193930A1 (en) * 2009-02-02 2010-08-05 Samsung Electronics Co., Ltd. Multi-chip semiconductor devices having conductive vias and methods of forming the same
WO2010138480A2 (en) 2009-05-26 2010-12-02 Rambus Inc. Stacked semiconductor device assembly
US8373279B2 (en) 2010-04-23 2013-02-12 Infineon Technologies Ag Die package
JP5433506B2 (ja) * 2010-06-17 2014-03-05 ラピスセミコンダクタ株式会社 半導体メモリ装置
WO2012107972A1 (ja) 2011-02-10 2012-08-16 パナソニック株式会社 半導体装置
US8710654B2 (en) * 2011-05-26 2014-04-29 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method thereof
WO2016199437A1 (ja) * 2015-06-12 2016-12-15 株式会社ソシオネクスト 半導体装置
CN105390482A (zh) * 2015-11-25 2016-03-09 北京握奇数据系统有限公司 一种堆叠式芯片及其加工方法
IT201600084419A1 (it) * 2016-08-10 2018-02-10 St Microelectronics Srl Procedimento per realizzare dispositivi a semiconduttore, dispositivo e circuito corrispondenti
WO2018126542A1 (zh) * 2017-01-04 2018-07-12 华为技术有限公司 一种堆叠封装结构及终端
KR20190052957A (ko) * 2017-11-09 2019-05-17 에스케이하이닉스 주식회사 다이 오버시프트 지시 패턴을 포함하는 반도체 패키지
KR102573307B1 (ko) * 2018-09-28 2023-08-31 삼성전자 주식회사 반도체 패키지

Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02278893A (ja) * 1989-04-20 1990-11-15 Oki Electric Ind Co Ltd ベアチップの実装構造
JPH07263620A (ja) * 1994-03-22 1995-10-13 Hitachi Ltd 半導体装置
JPH10242383A (ja) * 1997-02-24 1998-09-11 Sanyo Electric Co Ltd 半導体装置
JPH11289047A (ja) * 1998-04-02 1999-10-19 Hitachi Ltd マルチチップモジュールおよびその製造方法
JP2000228488A (ja) * 1999-02-08 2000-08-15 Rohm Co Ltd チップオンチップの半導体チップ、半導体装置および実装方法
JP2001135776A (ja) * 1999-11-02 2001-05-18 Matsushita Electronics Industry Corp 半導体装置およびその製造方法
JP2001515276A (ja) * 1997-09-02 2001-09-18 シリコン・ライト・マシーンズ 高密度ｉ／ｏカウント付集積回路装置用電気インタフェース
JP2001291818A (ja) * 2000-04-07 2001-10-19 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2001298039A (ja) * 2000-04-12 2001-10-26 Matsushita Electric Ind Co Ltd 半導体装置
JP2001308259A (ja) * 2000-04-19 2001-11-02 Kawasaki Steel Corp 特定用途向け半導体集積回路およびその設計方法ならびに特定用途向け半導体集積回路設計用回路ブロックライブラリ
JP2002033442A (ja) * 2000-07-18 2002-01-31 Seiko Epson Corp 半導体装置、回路基板及び電子機器
JP2002359345A (ja) * 2001-03-30 2002-12-13 Toshiba Corp 半導体装置及びその製造方法
JP2003068975A (ja) * 2001-06-13 2003-03-07 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3316409B2 (ja) 1997-03-13 2002-08-19 ローム株式会社 複数のｉｃチップを備えた半導体装置の構造
US6441495B1 (en) * 1997-10-06 2002-08-27 Rohm Co., Ltd. Semiconductor device of stacked chips
US5977640A (en) * 1998-06-26 1999-11-02 International Business Machines Corporation Highly integrated chip-on-chip packaging
US6476499B1 (en) * 1999-02-08 2002-11-05 Rohm Co., Semiconductor chip, chip-on-chip structure device and assembling method thereof
JP3360655B2 (ja) * 1999-07-08 2002-12-24 日本電気株式会社 半導体装置
US6376904B1 (en) * 1999-12-23 2002-04-23 Rambus Inc. Redistributed bond pads in stacked integrated circuit die package
US6252305B1 (en) * 2000-02-29 2001-06-26 Advanced Semiconductor Engineering, Inc. Multichip module having a stacked chip arrangement
US6731009B1 (en) * 2000-03-20 2004-05-04 Cypress Semiconductor Corporation Multi-die assembly
WO2002103793A1 (fr) 2001-06-07 2002-12-27 Renesas Technology Corp. Dispositif a semi-conducteurs et procede de fabrication associe
TW544901B (en) * 2001-06-13 2003-08-01 Matsushita Electric Ind Co Ltd Semiconductor device and manufacture thereof
US6843421B2 (en) * 2001-08-13 2005-01-18 Matrix Semiconductor, Inc. Molded memory module and method of making the module absent a substrate support
JP4601892B2 (ja) * 2002-07-04 2010-12-22 ラムバス・インコーポレーテッド 半導体装置および半導体チップのバンプ製造方法
JP2004296613A (ja) * 2003-03-26 2004-10-21 Renesas Technology Corp 半導体装置

Patent Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02278893A (ja) * 1989-04-20 1990-11-15 Oki Electric Ind Co Ltd ベアチップの実装構造
JPH07263620A (ja) * 1994-03-22 1995-10-13 Hitachi Ltd 半導体装置
JPH10242383A (ja) * 1997-02-24 1998-09-11 Sanyo Electric Co Ltd 半導体装置
JP2001515276A (ja) * 1997-09-02 2001-09-18 シリコン・ライト・マシーンズ 高密度ｉ／ｏカウント付集積回路装置用電気インタフェース
JPH11289047A (ja) * 1998-04-02 1999-10-19 Hitachi Ltd マルチチップモジュールおよびその製造方法
JP2000228488A (ja) * 1999-02-08 2000-08-15 Rohm Co Ltd チップオンチップの半導体チップ、半導体装置および実装方法
JP2001135776A (ja) * 1999-11-02 2001-05-18 Matsushita Electronics Industry Corp 半導体装置およびその製造方法
JP2001291818A (ja) * 2000-04-07 2001-10-19 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2001298039A (ja) * 2000-04-12 2001-10-26 Matsushita Electric Ind Co Ltd 半導体装置
JP2001308259A (ja) * 2000-04-19 2001-11-02 Kawasaki Steel Corp 特定用途向け半導体集積回路およびその設計方法ならびに特定用途向け半導体集積回路設計用回路ブロックライブラリ
JP2002033442A (ja) * 2000-07-18 2002-01-31 Seiko Epson Corp 半導体装置、回路基板及び電子機器
JP2002359345A (ja) * 2001-03-30 2002-12-13 Toshiba Corp 半導体装置及びその製造方法
JP2003068975A (ja) * 2001-06-13 2003-03-07 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007149919A (ja) * 2005-11-28 2007-06-14 Renesas Technology Corp マルチチップモジュール
JP2007207805A (ja) * 2006-01-31 2007-08-16 Sony Corp 半導体装置の製造方法及び半導体装置
JP2009038266A (ja) * 2007-08-03 2009-02-19 Spansion Llc 半導体装置及びその製造方法
US8178971B2 (en) 2008-03-06 2012-05-15 Elpida Memory, Inc. Semiconductor device and method of manufacturing the same
USRE45932E1 (en) 2008-03-06 2016-03-15 Ps4 Luxco S.A.R.L. Semiconductor device and method of manufacturing the same
US9093338B2 (en) 2011-10-20 2015-07-28 Panasonic Corporation Semiconductor device having chip-on-chip structure
JPWO2013153742A1 (ja) * 2012-04-11 2015-12-17 パナソニックＩｐマネジメント株式会社 半導体装置
WO2014122882A1 (ja) * 2013-02-05 2014-08-14 パナソニック株式会社 半導体装置
US9318470B2 (en) 2013-02-05 2016-04-19 Socionext Inc. Semiconductor device
US9165879B2 (en) 2013-06-06 2015-10-20 Renesas Electronics Corporation Semiconductor device
US9362263B2 (en) 2013-06-06 2016-06-07 Renesas Electronics Corporation Semiconductor device

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