KR20020095123A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

다이패드(10)와 리드(11)를 갖는 리드 프레임, 제1 내부 전극(1)과 제1 외부 전극(3)을 갖고 다이패드 상에 탑재된 제1 반도체 칩(4), 제2 내부 전극(6)과 제2 외부 전극(7)을 갖고, 제1 반도체 칩 상에 표면을 대향시켜 접합되고, 제2 내부 전극이 제1 내부 전극과 범프(2, 5)에 의해 접속된 제2 반도체 칩(8), 리드와 제1, 제2 전극을 접속한 제1, 제2 금속 세선(12, 13), 및 밀봉 수지(14)를 구비한다. 양 반도체 칩은 각 끝가장자리가 실질적으로 평행인 상태로 어긋나, 각 반도체 칩의 단부의 일부가 다른쪽 반도체 칩의 끝가장자리로부터 비어져나와, 비어져나온 영역에 외부 전극이 배치되어 있다. 양 반도체 칩의 외형 사이즈 관계에 상관없이, 반도체 칩과 리드 프레임 사이를 효과적으로 전기 접속 가능하다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 주면 상에 LSI가 각각 형성된 제1 LSI 칩과 제2 LSI 칩이, 서로주면을 대향시켜 접합된 실장체를 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 집적회로 장치의 저비용화 및 소형화를 도모하기 위해, 2개의 LSI 칩이 페이스다운 본딩 방식에 의해 상호 접합되어 실장체를 형성한 COC(Chip On Chip)형의 반도체 장치가 제안되어 있다. 각 LSI 칩에는 예를 들면 다른 기능을 갖는 LSI 또는 다른 프로세스에 의해 형성된 LSI가 형성되어 있다. 그러한 반도체 장치의 예에 대해, 도 8을 참조하여 설명한다.
도 8에 나타낸 반도체 장치에는, 제1 LSI 칩(101)과 제2 LSI 칩(104)이 실장되어 있다. 제1 LSI 칩(101)에서의 LSI(도시 생략)가 형성된 주면 상에는, 내부 전극(102) 및 외부 전극(103)이 형성되어 있다. 제2 LSI 칩(104)에서의 LSI(도시 생략)가 형성된 주면 상에는 범프(105)가 형성되어 있다. 제1 LSI 칩(101)과 제2 LSI 칩(104)은, 내부 전극(102)과 범프(105)가 접속된 상태로 페이스다운 본딩 방식에 의해 접합되어 있다. 제1 LSI 칩(101)과 제2 LSI 칩(104) 사이에는 절연성 수지(106)가 충전되어 있다. 제1 LSI 칩(101)은 리드 프레임의 다이패드(107)에 땜납에 의해 고정되어 있다. 제1 LSI 칩(101)의 외부 전극(103)과 리드 프레임의 내부 리드(108)는 금속 세선(細線)으로 이루어지는 본딩 와이어(109)에 의해 전기적으로 접속되어 있다. 제1 LSI 칩(101), 제2 LSI 칩(104), 다이패드(107), 내부 리드(108) 및 본딩 와이어(109)는 밀봉 수지(110)에 의해 밀봉되어 있다.
상기 반도체 장치는 이하와 같이 하여 제조된다. 먼저, 주연부(周緣部)에 외부 전극(103)이 형성된 제1 LSI 칩(10) 상의 중앙부에, 절연성 수지(106)를 도포한다. 이어서, 제2 LSI 칩(104)을 제1 LSI 칩(101)에 가압하여, 내부 전극(102)과 범프(105)를 접속한 상태로 제1 LSI 칩(101)과 제2 LSI 칩(104)을 접합한다.
다음에, 제1 LSI 칩(101)의 외부 전극(103)과 리드 프레임의 내부 리드(108)를 본딩 와이어(109)에 의해 접속한다. 이어서, 제1 LSI 칩(101), 제2 LSI 칩(104), 다이패드(107), 내부 리드(108) 및 본딩 와이어(109)를 밀봉 수지(110)로 밀봉한다. 마지막으로, 밀봉 수지(110)로부터 돌출된 리드 프레임의 외부 리드(111)를 성형함으로써, 반도체 장치를 완성한다.
그러나, 상기 반도체 장치의 구성에 있어서, 제2 LSI 칩(104)의 외형이 커져, 하측에 배치되는 제1 LSI 칩(101)의 외형보다도 커진 경우, 리드 프레임에 탑재하여 반도체 장치를 구성하기에는 구조상의 제약이 발생한다. 특히, 제1 LSI 칩(101)의 외부 전극(103)과 리드 프레임의 내부 리드(108)를 본딩 와이어(109)에 의해 접속하는 것이 곤란해진다.
예를 들면, 상측의 제2 LSI 칩(104)으로서 메모리 칩을 사용한 경우, 장래의 메모리 칩의 용량 증가에 수반하여, 칩 외형이 증대한다. 한편, 하측의 제1 LSI 칩(101)으로서 로직 칩을 사용한 경우, 프로세스의 미세화에 의해 칩 외형이 감소한다. 따라서, 메모리 칩의 외형이 로직 칩의 외형보다 커진다. 그 경우, 상기 문제는 고밀도 반도체 실장기술에서 중요한 장해가 된다.
이에 대해, 특개평 10-256472호 공보에는, 도 9에 나타낸 바와 같은 구조의 반도체 장치가 개시되어 있다. 제2 LSI 칩(104a)은 하측의 제1 LSI 칩(101a)과 동일한 외형을 갖는다. 양 칩은 서로 45°회전시킨 상태로 접합되어 있다. 따라서,해칭을 한 양 칩의 모서리부(112, 113)가 겹쳐지지 않고 노출되어 있다. 이 모서리부(112, 113)에 각각 외부 전극(도시 생략)을 형성함으로써, 제2 LSI 칩(104)의 외형의 증대에 관계없이 배선을 가능하게 하고 있다.
그러나, 이러한 모서리부(112, 113)를 이용한 배선에서는, 사용 가능한 외부 전극의 수는 극히 한정되어, 만족할 수 있는 전기적인 접속을 행하는 것이 곤란하다. 칩 상호의 회전에 의해 노출되는 면적은 작기 때문이다. 또, 양 칩 사이에 충전되는 절연성 수지가 단부로부터 비어져나와, 소위 필릿을 형성하는 것을 고려하면 이용 가능한 노출 면적의 마진은 더욱 작아진다.
본 발명은 상기 종래의 과제를 해결하여, 상측의 반도체 칩의 외형 사이즈가 하측의 반도체 칩보다도 큰 COC 구조라 해도, 반도체 칩과 리드 프레임 사이를 효과적으로 접속 가능한 반도체 장치, 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 반도체 장치는, 다이패드부와 상기 다이패드부의 근방에 형성된 리드부를 갖는 리드 프레임과, 제1 내부 전극과 제1 외부 전극을 표면에 갖고 상기 다이패드부 상에 탑재된 제1 반도체 칩과, 제2 내부 전극과 제2 외부 전극을 표면에 갖고, 상기 제1 반도체 칩 상에 표면을 대향시켜 접합되고, 상기 제2 내부 전극이 상기 제1 내부 전극과 범프에 의해 접속된 제2 반도체 칩과, 상기 리드부와 상기 제1 및 제2 전극을 각각 접속한 제1 및 제2 금속 세선과, 상기 리드부, 상기 제1 및 제2 반도체 칩, 및 상기 제1 및 제2 금속 세선을 밀봉한 밀봉 수지를 구비한다. 상기 제1 및 제2 반도체 칩은 각 끝가장자리가 실질적으로 평행인 상태로 상호 어긋나게 겹쳐져, 상기 제1 및 제2 반도체 칩의 단부의 일부가 다른쪽 반도체 칩의 끝가장자리로부터 비어져나와, 그 비어져나온 영역에 상기 제1 및 제2 외부 전극이 각각 배치되어 있다.
이 구성에 의하면, 각 외부 전극이 겹쳐지지 않고 노출되므로, 리드 프레임의 리드부와 각 외부 전극이 장해없이 금속 세선으로 접속된다. 또한, 각 끝가장자리가 실질적으로 평행한 상태란, COC 실장 공정에서의 얼라인먼트 정밀도의 범위내에서, 각 끝가장자리가 서로 각도를 갖는 경우를 포함한다. 구체적으로는, ±1도 이하면, 각 끝가장자리가 각도를 이루고 있어도 실용상 충분한 효과가 얻어진다.
또, 상기 제1 반도체 칩의 서로 대향하는 1쌍의 단부가 상기 제2 반도체 칩의 끝가장자리로부터 비어져나와 있고, 상기 제2 반도체 칩의 서로 대향하는 1쌍의 단부가 상기 제1 반도체 칩의 끝가장자리로부터 비어져나와 있는 구성으로 할 수 있다. 이 구성에 의하면, 장방형의 칩이 많은 메모리 소자와 시스템 LSI 등을 간단히 적층할 수 있다. 또한, 메모리 소자는 2변에 전극 패드를 모은 구조를 갖는 것이 많으므로, 기존의 메모리 소자를 용이하게 사용할 수 있다.
또는, 상기 제1 반도체 칩의 일 단부가 상기 제2 반도체 칩의 끝가장자리로부터 비어져나와 있고, 상기 제2 반도체 칩의 3개의 단부가 상기 제1 반도체 칩의 끝가장자리로부터 비어져나와 있는 것을 구성으로 할 수 있다. 이 구성에 의하면, 제1 반도체 칩과, 제2 반도체 칩의 전기적 경로를 최단으로 하기 위해, 부분적으로범프를 통해 전기적으로 접속하는 것이 가능하다.
또는, 상기 제1 반도체 칩과 상기 제2 반도체 칩이, 대략 대각선 방향으로 어긋나게 배치되고, 상기 제1 반도체 칩의 인접하는 2개의 단부, 및 상기 제2 반도체 칩의 인접하는 2개의 단부가 비어져나와 있는 구성으로 할 수 있다. 이 구성에 의하면, 정방형의 칩을 간단히 적층할 수 있다.
상기 구성에 있어서, 상기 제1 반도체 칩과 상기 제2 반도체 칩의 간극에 절연성 수지가 충전되고, 상기 절연성 수지의 단부가 상기 제1 반도체 칩 또는 상기 제2 반도체 칩의 단부로부터 돌출되어 필릿이 형성되고, 상기 제1 및 제2 외부 전극은 상기 필릿의 단부보다도 외측에 위치하고 있는 것이 바람직하다. 이에 의해, 제1 및 제2 외부 전극의 면적을 유효하게 사용할 수 있다.
이를 위해서는, 상기 제1 반도체 칩/상기 제2 반도체 칩이 비어져나온 부분에서의, 상기 제1 반도체 칩/상기 제2 반도체 칩의 두께와 상기 절연성 수지의 두께를 더한 두께를 t, 상기 제2 반도체 칩/상기 제1 반도체 칩의 끝가장자리부터 상기 제1 외부 전극/제2 외부 전극의 내측 끝가장자리까지의 거리를 L로 할 때, t〈 L의 조건을 만족하는 구성으로 하면 된다.
실용상은, 상기 제1 반도체 칩/상기 제2 반도체 칩의 끝가장자리로부터 상기 제2 반도체 칩/상기 제1 반도체 칩의 단부가 비어져나온 길이가, 0.3mm 이상 2.0mm 이하인 것이 바람직하다.
상기 제1 반도체 칩은 로직 칩 또는 아날로그 칩이며, 상기 제2 반도체 칩은 상기 제1 반도체 칩보다 외형 면적이 큰 메모리 칩인 구성으로 할 수 있다. 이 경우에, 상기 제2 반도체 칩은, 적어도 1변이 상기 제1 반도체 칩의 변보다 긴 구성으로 해도 된다.
본 발명의 반도체 장치의 제조 방법은, 제1 내부 전극과 제1 외부 전극을 표면에 갖는 제1 반도체 칩과, 제2 내부 전극과 제2 외부 전극을 표면에 갖는 제2 반도체 칩을, 겹침 접합하여 반도체 실장체를 작성하고, 상기 반도체 실장체를 리드 프레임 상에 탑재하여 반도체 장치를 제조하는 방법이다. 이 제조 방법은, 상기 제1 및 제2 반도체 칩을, 서로의 표면을 대향시켜 각 끝가장자리가 실질적으로 평행인 상태로 어긋나게 겹쳐, 상기 제1 및 제2 반도체 칩의 단부의 일부가 다른쪽 반도체 칩의 끝가장자리로부터 비어져나와, 그 비어져나온 영역에 상기 제1 및 제2 외부 전극이 각각 위치하는 상태로 하여, 상기 제1 내부 전극과 상기 제2 내부 전극을 범프에 의해 접속하여 상기 반도체 실장체를 형성하는 공정과, 다이패드부와 상기 다이패드부의 근방에 형성된 리드부를 갖는 상기 리드 프레임을 사용하여, 상기 다이패드부의 표면에, 상기 제1 반도체 칩을 맞닿게 해 상기 반도체 실장체를 탑재하여 접착하는 공정과, 상기 제1 및 제2 외부 전극과 상기 리드부를 각각 제1 및 제2 금속 세선으로 접속하는 공정과, 상기 리드 프레임의 리드부의 일부, 상기 반도체 실장체, 제1 금속 세선, 및 제2 금속 세선을 밀봉 수지로 밀봉하는 공정을 구비한다.
이 제조 방법에 의하면, 각 반도체 칩의 외부 전극과 리드부를 금속 세선으로 효율적으로 접속할 수 있다.
도 1a는 본 발명의 일 실시 형태의 반도체 장치를 구성하는 반도체 실장체를 나타내는 평면도,
도 1b는 도 1a의 A-A1 단면도,
도 2는 동 반도체 실장체를 사용하여 구성된 반도체 장치를 나타내는 단면도,
도 3a ∼ d는 본 발명의 일 실시 형태에서의 반도체 장치의 제조 방법의 공정을 나타내는 단면도,
도 4a ∼ c는 도 3d에 이어지는 공정을 나타내는 단면도,
도 5a ∼ c는 도 4c에 이어지는 공정을 나타내는 단면도,
도 6a ∼ c는 본 발명의 실시 형태의 반도체 장치를 구성하는 칩의 배치예를 모식적으로 나타낸 평면도,
도 7a는 본 발명의 다른 실시 형태에서의 반도체 장치를 나타내는 단면도,
도 7b는 도 7a의 반도체 장치를 구성하는 칩의 배치를 모식적으로 나타내는 평면도,
도 8은 종래예의 반도체 장치를 나타내는 단면도,
도 9는 종래예의 반도체 장치를 구성하는 칩의 배치를 모식적으로 나타내는 평면도이다.
〈도면의 주요부분에 대한 부호의 설명〉
1 : 제1 내부 전극2 : 제1 범프
3 : 제1 외부 전극4 : 제1 반도체 칩
5 : 제2 범프6 : 제2 내부 전극
7 : 제2 외부 전극8 : 제2 반도체 칩
9 : 절연성 수지10 : 다이패드
11 : 리드12 : 제1 금속 세선
13 : 제2 금속 세선14 : 밀봉 수지
15 : 반도체 실장체101 : 제1 LSI 칩
102 : 내부 전극103 : 외부 전극
104 : 제2 LSI 칩105 : 범프
106 : 절연성 수지107 : 다이패드
108 : 내부 리드109 : 본딩 와이어
110 : 밀봉 수지111 : 외부 리드
(실시 형태 1)
실시 형태 1에서의 반도체 장치에 대해 도면을 참조하여 설명한다.
먼저 본 실시 형태의 반도체 장치에 장착되는 반도체 실장체에 대해, 도 1을 참조하여 설명한다. 도 1a는 본 실시 형태의 반도체 실장체의 칩 상태를 나타내는 모식적인 평면도이며, 도 1b는 도 1a의 A-A1선에 따른 단면도이다.
도 1b에 나타내는 바와 같이, 본 실시 형태의 반도체 실장체는, 제1 반도체 칩(4)과, 제1 반도체 칩(4)의 표면에 표면측이 대향하도록 접합된 제2 반도체 칩(8)으로 이루어지는 COC형 구조를 갖는다. 제1 반도체 칩(4)은, 표면에 형성된 제1 내부 전극(1)과, 그 제1 내부 전극(1) 상에 형성된 제1 범프(2)와, 주변부에 형성되며 제1 내부 전극(1)과 접속된 제1 외부 전극(3)을 갖는다. 제2 반도체 칩(8)은 표면에 형성된 제2 내부 전극(6)과, 그 제2 내부 전극(6) 상에 형성된 제2 범프(5)와, 주변부에 형성된 제2 내부 전극(6)과 접속된 제2 외부 전극(7)을 갖는다. 제1 반도체 칩(4)의 제1 내부 전극(1)과, 제2 반도체 칩(8)의 제2 내부 전극(6)은, 제1 범프(2)와 제2 범프(5)의 접합을 통해 전기적으로 접속되어 있다. 제1 반도체 칩(4)과 제2 반도체 칩(8)의 간극에는 언더필재로서 절연성 수지(9)가 충전되어 있다.
도 1a에 나타낸 바와 같이, 이 반도체 실장체의 COC 구조는, 제1 반도체 칩(4)의 장변에 대해, 제2 반도체 칩(8)의 장변을 직교시킨 상태로 형성되어 있다. 따라서, 제1 반도체 칩(4)의 길이 방향의 양단부가 제2 반도체 칩(8)측 가장자리로부터 비어져나오고, 제2 반도체 칩(8)의 길이 방향의 양단부가 제1 반도체 칩(4)측가장자리로부터 비어져나와 있다. 이에 의해, 제1 반도체 칩(4)의 제1 외부 전극(3)과, 제2 반도체 칩(8)의 제2 외부 전극(7)이 각각 노출되어 있다. 따라서, 반도체 실장체를 리드 프레임에 탑재했을 때, 제1 외부 전극(3) 및 제2 외부 전극(7)과 리드부가, 금속 세선으로 장해없이 접속 가능한 상태로 되어 있다.
각 반도체 칩(4, 8)의 단부를 비어져나오게 하는 길이는 도 1B에 나타낸 바와 같이, 양 칩 사이에 충전된 수지(9)가 단부로부터 비어져나와 형성하는 필릿을 고려하지 않으면 안된다. 즉, 제1 외부 전극(3)이 필릿의 단부(9a)보다도 외측에 위치하도록 비어져나온 길이를 설정하는 것이 필요하다. 제2 외부 전극(7)에 대해서도 마찬가지이다.
도 1b에는 도시되어 있지 않으나, 통상 필릿의 단부(9a)가 반도체 칩(8)의 단부로부터 돌출되는 길이는, 반도체 칩(8)의 두께와 수지(9)의 두께를 더한 두께(t)에 상당하는 길이가 상한이라는 것이 알려져 있다. 따라서, 반도체 칩(8)의 끝가장자리부터 제1 외부 전극(3)의 내측 끝가장자리까지의 거리를 L로 할 때, t〈 L의 조건을 만족하면, 제1 외부 전극(3)을 확실히 필릿의 단부(9a)보다도 외측에 위치시킬 수 있다.
구체적으로는, 실용적으로 만족할 수 있는 효과를 얻기 위해서는, 돌출 길이를 다른쪽 반도체 칩의 가장자리로부터 0.3mm 이상 2.0mm 이하로 하는 것이 바람직하다. 즉, 0.3mm 이상이면 비어져나온 부분에 외부 전극의 패드를 노출시키는 것이 가능하다. 또, 2.0mm를 초과하면, 반도체 장치 내에 반도체 칩을 수납하는 효율이 나빠져 실용적이지 않다.
제2 반도체 칩(8)의 제2 외부 전극(7)은 제2 내부 전극(6)으로부터 칩의 주변부에 재배선으로 둘러쳐진 외부 입출력용 전극으로서, 확산 공정 레벨로 형성되고, 혹은 실장 공정 레벨로 배선 형성되어도 된다. 구체적으로는 예를 들면 폴리이미드 등의 절연수지막 위에 구리로 배선을 형성하고, 전극부는 니켈(Ni)과 금(Au)으로 형성한다.
또 일례로서, 제1 반도체 칩(4)을 로직 칩으로 하고, 제2 반도체 칩(8)은 제1 반도체 칩(4)보다 외형 면적이 큰 메모리 칩으로 할 수 있다. 제1 반도체 칩(4)에는 로직 회로 외에 아날로그 회로나 소용량의 메모리가 형성되어 있어도 된다.
또한, 도 1b에는, 제1 범프(2)보다도 제2 범프(5)쪽을 크게 형성하고, 제1 범프(2)의 경도를 제2 범프(5)보다도 높게 하여, 제2 범프(5)에 제1 범프(2)가 파고든 접속 상태가 제시된다. 제2 범프(5)로는 주석(Sn)과 은(Ag)에 의한 2원계의 땜납 범프를 사용할 수 있다. 상세한 예로는, 주석(Sn)이 96.5%, 은(Ag)이 3.5%인 Sn-3.5Ag 땜납 범프로 한다. 또, 제1 범프(2)로는, 예를 들면 니켈(Ni) 범프를 사용하면 된다. 표면의 미소의 금(Au) 층이 형성된 니켈 범프가 바람직하다. 제2 범프(5)인 땜납 범프에 대해, 제1 범프(2)인 니켈 범프가 파고들어 접합되어, 그 접합 계면에는 니켈과 주석의 합금층이 형성된다.
제1 범프(2)는 제2 범프(5)와 동일한 주석(Sn)과 은(Ag)에 의한 2원계의 땜납 범프이어도 된다.
다음으로, 상술한 반도체 실장체를 리드 프레임에 탑재하여 반도체 장치를구성한 형태에 대해 설명한다. 도 2는 본 실시 형태의 반도체 장치를 나타내는 주요 단면도이다.
상술한 반도체 장치가, 리드 프레임의 다이패드(10)의 표면 상에, 제1 반도체 칩(4)을 맞닿게 해 탑재되어 있다. 리드 프레임의 리드부(11)의 표면과, 제1 반도체 칩(4)의 제1 외부 전극(3)이 제1 금속 세선(12)에 의해 접속되고, 리드부(11)의 이면과 제2 반도체 칩(8)의 제2 외부 전극(7)이 제2 금속 세선(13)에 의해 접속되어 있다. 상술한 바와 같이, 각 반도체 칩(4, 8)에서의 비어져나온 선단부에 제1 외부 전극(3), 제2 외부 전극(7)이 노출되어 있으므로, 제1 금속 세선(12), 제2 금속 세선(13)에 의한 접속이 가능해져 있다. 리드부(11), 제1 반도체 칩(4), 제2 반도체 칩(8), 제1 금속 세선(12), 및 제2 금속 세선(13)은 밀봉 수지(14)에 의해 밀봉되어 있다.
이상과 같이 본 실시 형태의 반도체 장치는, 2개의 기능 칩을 효율적으로 내장한 소형 패키지로서 형성된다. 또, 제2 반도체 칩(8)의 제2 외부 전극(7)은, 실장 공정에서 재배선으로 둘러쳐져 칩 주연부에 배치된, 효율적으로 형성된 외부 전극이므로, 하측의 제1 반도체 칩(4)에 로직 칩을 사용하고, 상측의 제2 반도체 칩(8)에는 외형 면적이 하측의 칩보다도 큰 메모리 칩을 사용한 경우에도, COC 구조에서의 효과적인 전기적 접속이 가능하다. 또, 패키지의 내부에 밀봉된 반도체 실장체는, 칩간 접속이 강고하며, 고온 하에서의 접합의 안정성이 확보되어 신뢰성이 높다. 일례로는, 150℃ 유지하에서 경시 변화에 의한 접합의 열화는 없어, 칩간 접속의 안정성이 확인되어 있다.
또한, 본 실시 형태에서는 QFP(Quad Flat Package) 구조의 반도체 장치를 구성한 예를 나타냈으나, 채용하는 반도체 패키지에 대해서는 원하는 바에 따라 설정 가능하다.
이어서, 상술한 반도체 장치의 제조 방법에 대해 설명한다. 도 3a ∼ d, 도 4a ∼ c, 도 5a ∼ c는 본 실시 형태의 반도체 장치의 제조 방법을 나타내는 주요 공정별 단면도이다. 도 3a ∼ d, 도 4a ∼ c는 반도체 실장체의 제조 공정을 나타내고, 도 5a ∼ c는 반도체 실장체를 사용하여 수지 밀봉형 반도체 장치를 형성하는 제조 공정을 나타낸다.
먼저 도 3a ∼ d, 도 4a ∼ c를 참조하여 반도체 실장체의 제조 공정을 설명한다. 도 3a ∼ d에는 반도체 칩의 일부만을 나타냈으나, 실제로는 칩이 복수개 형성된 반도체 웨이퍼 상태로, 제1 반도체 칩(4), 및 제2 반도체 칩(8)을 준비한다.
도 3a에 나타내는 바와 같이, 일 주면 상의 대략 중앙부 영역에 제1 내부 전극(1)을 갖고, 주변 영역에 제1 외부 전극(3)을 갖는 제1 반도체 칩(4)을 준비한다.
다음에 도 3b에 나타내는 바와 같이, 제1 내부 전극(1)과 접속되도록 제1 범프(2)를 형성한다. 제1 범프(2)는, 후술하는 반도체 칩(8)의 제2 범프(5)보다도 경도가 높고 작은 직경으로 하고, 무전해 도금에 의해 형성한다. 여기서는 일례로서 표면에 미소한 금(Au) 층을 형성한 니켈(Ni) 범프를 형성한다. 또, 웨이퍼 상태로 이면을 백그라인드하여 소정 두께로 형성해 둔다. 또한, 제1 반도체 칩(4)이그 면 내에 복수개 형성된 반도체 웨이퍼를 다이싱에 의해 절단하여, 제1 반도체 칩(4)의 개편(個片)을 얻는다.
제1 범프(2)로는, 티탄(Ti), 구리(Cu), 니켈(Ni)의 배리어 층과, 주석(Sn)과 은(Ag)에 의한 2원계의 땜납 범프를 전해 도금에 의해 형성해도 된다.
또, 도 3c에 나타내는 바와 같이, 일 주면 상의 대략 중앙부 영역에 제2 내부 영역(6)을 갖고, 주변 영역에 제2 내부 전극(6)과 재배선에 의해 접속된 제2 외부 전극(7)을 갖는 제2 반도체 칩(8)을 준비한다. 도시하지 않으나, 제2 반도체 칩의 실장 공정에 있어서, 제2 내부 전극(6)으로부터 칩의 주변부까지 배선을 둘러쳐, 제2 외부 전극(7)을 형성한다. 즉, 실장 공정 레벨에서 재배선 기술에 의해 둘러쳐서 외부 전극을 형성함으로써, COC 접속하는 제1 반도체 칩(4)에 대응시켜 요구에 합치한 외부 전극을 형성할 수 있다. 따라서, 확산 프로세스 레벨에서는 제2 반도체 칩의 칩 공용화가 가능하다.
다음에 도 3d에 나타내는 바와 같이, 웨이퍼 상태의 제2 반도체 칩(8) 상의 제2 내부 전극(6) 상에, 제2 범프(5)를 형성한다. 제2 범프(5)로는, 티탄(Ti), 구리(Cu), 니켈(Ni)의 배리어 층과, 주석(Sn)과 은(Ag)에 의한 2원계의 땜납 범프를 전해 도금에 의해 형성한다. 보다 구체적인 예로는, 주석(Sn)이 96.5%, 은(Ag)이 3.5%인 Sn-3.5Ag 땜납 범프를 형성한다. 그리고, 웨이퍼 상태로 이면을 백그라인드하여, 소정 두께로 형성해 둔다. 또한, 제2 반도체 칩(8)이 복수개 형성된 반도체 웨이퍼를 다이싱에 의해 절단하여, 제2 반도체 칩(8)의 개편을 얻는다.
다음에 도 4a에 나타내는 바와 같이, 플립칩 본딩(도시 생략)을 사용하여,제1 범프(2)가 형성된 제2 반도체 칩(4)의 표면과, 제2 범프(5)가 형성된 제2 반도체 칩(8)의 주면끼리를 서로 대향시켜, 각 범프(2, 5)끼리를 위치맞춤한다. 겹침의 위치 관계는 도 1a에 나타낸 바와 같이, 제1 반도체 칩(4)의 장변에 대해, 제2 반도체 칩(8)의 장변이 직교하는 상태로 한다. 이에 의해, 제1 반도체 칩(4)측 가장자리로부터 제2 반도체 칩(8)의 양단부가 비어져나오고, 제2 반도체 칩(8)측 가장자리로부터 제1 반도체 칩(4)의 양단부가 비어져나온 상태가 된다.
이어서 도 4b에 나타내는 바와 같이, 제1 반도체 칩(4), 및 제2 반도체 칩(8)을 서로 가압하고 툴을 사용하여 가열함으로써, 제1 반도체 칩(4)의 제1 범프(2)를 제2 반도체 칩(8)의 제2 범프(5)에 파고들게 해 양 범프를 접합한다.
다음으로 도 4c에 나타내는 바와 같이, 제1 반도체 칩(4)과 제2 반도체 칩(8)의 간극에, 제1 외부 전극(3), 제2 외부 전극(7)을 피복하지 않도록, 언더필재로서 절연성 수지(9)를 유입시켜 열경화시켜 간극을 밀봉한다. 이에 의해, 제1 반도체 칩(4)의 양단부와 제2 반도체 칩(8)의 양단부가 서로의 측 가장자리로부터 비어져나와 있는 반도체 실장체(15)가 형성된다.
이어서, 이상과 같이 형성된 반도체 실장체를 사용하여 반도체 장치를 제조하는 공정에 대해 도 5a ∼ c를 참조하여 설명한다.
먼저 도 5a에 나타내는 바와 같이, 적어도 반도체 칩을 지지하는 다이패드부(10)와, 다이패드부(10)에 선단부가 대향하도록 배치된 리드부(11)를 갖는 리드 프레임을 준비한다. 이 리드 프레임에 반도체 실장체(15)를 제1 반도체 칩(4)의 바닥면이 다이패드부(10) 표면에 닿도록 탑재하고 접착제를 사용하여 고정한다.
다음으로 도 5b에 나타내는 바와 같이, 제1 반도체 칩(4)의 제1 외부 전극(3)과 리드부(11)의 표면을, 제1 금속 세선(12)에 의해 전기적으로 접속하는 동시에, 제2 반도체 칩(8)의 제2 외부 전극(7)과 리드부(11)의 이면을 제2 금속 세선(13)에 의해 전기적으로 접속한다.
이어서 도 5c에 나타내는 바와 같이, 리드부(11)의 일부, 즉 외부 부분을 제외하고, 다이패드부(10), 반도체 실장체(15), 각 금속 세선(12, 13)의 주위를 밀봉 수지(14)로 밀봉한다.
마지막으로, 리드부(11)의 밀봉 수지(14)로부터 돌출된 부분을 절단, 성형함으로써 QFP 타입의 COC형 반도체 장치를 완성한다.
또한, 본 실시 형태의 반도체 장치의 제조 방법은, 제1 반도체 칩에는 로직 칩을 사용하고, 제2 반도체 칩에는 제1 반도체 칩보다 외형 면적이 큰 메모리 칩을 사용하는 경우 특히 효과적이다.
다음으로, 본 실시 형태의 반도체 장치 및 그 제조 방법의 구성을 적용한 경우의 반도체 실장체를 구성하는 각 반도체 칩의 크기 관계, 및 칩의 겹침 관계의 전형예에 대해, 도 6a ∼ c를 참조하여 설명한다. 어느 구성에 있어서도 제1 반도체 칩(4)의 변과 제2 반도체 칩(8)의 변이 서로 실질적으로 평행하게 배치된다.
먼저 도 6a에 나타내는 구성은, 도 1a에 나타낸 구성과 동일하다. 이 구성은, 한쪽 반도체 칩의 장변 방향의 사이즈가, 다른쪽 반도체 칩의 단변 방향의 사이즈보다도 큰 관계에 있는 경우에 적합한 예이다. 이 구성에 의하면, 장방형의칩이 많은 메모리 소자와 시스템 LSI 등을 간편하게 적층할 수 있다. 또한, 메모리 소자는, 2변에 전극 패드를 모은 구조를 갖는 것이 많으므로, 기존의 메모리 소자를 용이하게 사용할 수 있다.
도 6b에 나타내는 구성은 제2 반도체 칩(8)의 외형 사이즈가 제1 반도체 칩(4)보다도 전체적으로 큰 경우에 적합한 예이다. 제1 반도체 칩(4)의 1개의 단부가 제2 반도체 칩(8)의 끝가장자리로부터 비어져나오도록 어긋나 있다. 제2 반도체 칩(8)에 대해서는 3개의 단부가 상대방의 끝가장자리로부터 비어져나와 있다. 이 구성에 의하면, 제1 반도체 칩(4)과, 제2 반도체 칩(8)의 전기적 경로를 최단으로 하기 위해, 부분적으로 범프를 통해 전기적으로 접속하는 것이 가능하다.
도 6c에 나타내는 구성은 2개의 반도체 칩 사이즈가 유사한 경우에도 적용 가능한 예이다. 제1 반도체 칩(4)과 제2 반도체 칩(8)이 대각선 방향으로 어긋나게 배치되어 있다. 그에 의해, 제1 반도체 칩(4)의 인접하는 2개의 단부, 및 제2 반도체 칩(8)의 다른 인접하는 2개의 단부가 서로 비어져나온 구조가 형성되어 있다. 이 구성에 의하면, 정방형의 칩이 많은 다른 프로세스에 의한 소자(GaAs, SiGeC, CMOS)를 간편하게 적층할 수 있다. 또, 2개의 반도체 칩의 4변의 전극 패드를 거의 2등분하여, 각각 범프 본딩용과 와이어 본딩용 전극 패드로 나누어 사용할 수 있는 이점도 있다. 그에 의해, 예를 들면 동일한 전극 패드를 갖는 반도체 칩이라면, 전체둘레 방향으로 균일하게 와이어 본딩하는 것이 가능하여, 무리한 와이어링을 피할 수 있다.
이상에 나타낸 예 이외에도, 각 칩 상의 내부 전극의 배치와, 외부 전극의배치에 맞춰, 다른 여러 가지 칩 적층 형태를 사용하는 것이 가능하다. 단, 제1 반도체 칩(4)의 변과 제2 반도체 칩(8)의 변이 서로 실질적으로 평행하게 배치되는 것이, 본 발명의 효과를 발휘하기 위한 필수 조건이다. 그 조건에 의해, 외부 전극을 배치하기 위한 노출 면적을 충분히 확보하는 것이 가능해진다.
(실시 형태 2)
실시 형태 2에서의 반도체 장치에 대해, 도 7a, 도 7b를 참조하여 설명한다. 도 7a는 본 실시 형태의 반도체 장치를 나타내는 단면도이며, 도 7b는 각 칩의 외형 사이즈 관계와 적층 상태를 나타내는 모식적인 평면도이다.
본 실시 형태의 반도체 장치는 기본적으로는 도 2에 나타낸 것과 동일한 구성을 갖는다. 실장체를 구성하는 2개의 반도체 칩(4, 8)의 외형 치수의 상호 관계가 상이하다.
본 실시 형태에 있어서는, 도 7b에 나타내는 바와 같이, 제2 반도체 칩(21)의 사이즈가 제1 반도체 칩(20)보다도 전체적으로 크고, 4개의 단부가 모두 제1 반도체 칩(20)으로부터 비어져나와 있다. 따라서, 도 7a에 나타낸 바와 같이, 제1 반도체 칩(20)에는 외부 전극이 형성되어 있지 않다. 제2 반도체 칩(21)에는 주변부에 제2 내부 전극(6)과 접속된 외부 전극(22)이 형성되어 노출되어 있다.
제1 반도체 칩(20)과 제2 반도체 칩(21)으로 구성된 반도체 실장체는 리드 프레임의 다이패드(10)의 표면 상에, 제1 반도체 칩(20)을 맞닿게 해 탑재되어 있다. 리드 프레임의 리드부(11)의 이면과 제2 반도체 칩(21)의 외부 전극(22)이 금속 세선(23)에 의해 접속되어 있다.
본 실시 형태에서도, 제1 반도체 칩(20)을 로직 칩으로 하고, 제2 반도체 칩(21)을 메모리 칩으로 할 수 있다. 또, 제2 반도체 칩(21)의 외부 전극(22)은 제2 내부 전극(6)으로부터 칩의 주변부에 재배선으로 둘러쳐진 외부 입출력용 전극으로 할 수 있다. 그에 의해, 제2 반도체 칩의 외형 면적이 하측의 칩보다도 큰 메모리 칩을 사용해도, 효과적으로 COC 구조를 실현할 수 있다.
본 발명의 반도체 장치에 의하면, 각 외부 전극이 겹쳐지지 않고 노출되므로, 리드 프레임의 리드부와 각 외부 전극이 장해없이 금속 세선으로 접속된다. 또한, 장방형의 칩이 많은 메모리 소자와 시스템 LSI 등을 간단히 적층할 수 있으며, 기존의 메모리 소자를 용이하게 사용할 수 있다.
또한, 본 발명의 반도체 장치의 제조 방법에 의하면, 각 반도체 칩의 외부 전극과 리드부를 금속 세선으로 효율적으로 접속할 수 있다.

Claims (10)

  1. 다이패드부와 상기 다이패드부의 근방에 형성된 리드부를 갖는 리드 프레임과,
    제1 내부 전극과 제1 외부 전극을 표면에 갖고 상기 다이패드부 상에 탑재된 제1 반도체 칩과,
    제2 내부 전극과 제2 외부 전극을 표면에 갖고, 상기 제1 반도체 칩 상에 표면을 대향시켜 접합되고, 상기 제2 내부 전극이 상기 제1 내부 전극과 범프에 의해 접속된 제2 반도체 칩과,
    상기 리드부와 상기 제1 및 상기 제2 외부 전극을 각각 접속한 상기 제1 및 제2 금속 세선과,
    상기 리드부, 상기 제1 및 제2 반도체 칩, 및 상기 제1 및 제2 금속 세선을 밀봉한 밀봉 수지를 구비하고,
    상기 제1 및 제2 반도체 칩은 각 끝가장자리가 실질적으로 평행인 상태로 상호 어긋나게 겹쳐져, 상기 제1 및 제2 반도체 칩의 단부의 일부가 다른쪽 반도체 칩의 끝가장자리로부터 비어져나와, 그 비어져나온 영역에 상기 제1 및 제2 외부 전극이 각각 배치되어 있는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 제1 반도체 칩의 서로 대향하는 1쌍의 단부가 상기 제2 반도체 칩의 끝가장자리로부터 비어져나와 있고, 상기 제2 반도체 칩의 서로대향하는 1쌍의 단부가 상기 제1 반도체 칩의 끝가장자리로부터 비어져나와 있는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 제1 반도체 칩의 일 단부가 상기 제2 반도체 칩의 끝가장자리로부터 비어져나와 있고, 상기 제2 반도체 칩의 3개의 단부가 상기 제1 반도체 칩의 끝가장자리로부터 비어져나와 있는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 상기 제1 반도체 칩과 상기 제2 반도체 칩이, 대략 대각선 방향으로 어긋나게 배치되고, 상기 제1 반도체 칩의 인접하는 2개의 단부, 및 상기 제2 반도체 칩의 인접하는 2개의 단부가 비어져나와 있는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서, 상기 제1 반도체 칩과 상기 제2 반도체 칩의 간극에 절연성 수지가 충전되고, 상기 절연성 수지의 단부가 상기 제1 반도체 칩 또는 상기 제2 반도체 칩의 단부로부터 돌출되어 필릿이 형성되고, 상기 제1 및 제2 외부 전극은 상기 필릿의 단부보다도 외측에 위치하고 있는 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서, 상기 제1 반도체 칩/상기 제2 반도체 칩이 비어져나온 부분에서의, 상기 제1 반도체 칩/상기 제2 반도체 칩의 두께와 상기 절연성 수지의 두께를 더한 두께를 t, 상기 제2 반도체 칩/상기 제1 반도체 칩의 끝가장자리부터 상기 제1 외부 전극/제2 외부 전극의 내측 끝가장자리까지의 거리를 L로 할 때, t〈 L의 조건을 만족하는 것을 특징으로 하는 반도체 장치.
  7. 제5항에 있어서, 상기 제1 반도체 칩/상기 제2 반도체 칩의 끝가장자리부터 상기 제2 반도체 칩/상기 제1 반도체 칩의 단부가 비어져나온 길이가, 0.3mm 이상 2.0mm 이하인 것을 특징으로 하는 반도체 장치.
  8. 제1항에 있어서, 상기 제1 반도체 칩은 로직 칩 또는 아날로그 칩이며, 상기 제2 반도체 칩은 상기 제1 반도체 칩보다 외형 면적이 큰 메모리 칩인 것을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서, 상기 제2 반도체 칩은, 적어도 1변이 상기 제1 반도체 칩의 변보다 긴 것을 특징으로 하는 반도체 장치.
  10. 제1 내부 전극과 제1 외부 전극을 표면에 갖는 제1 반도체 칩과, 제2 내부 전극과 제2 외부 전극을 표면에 갖는 제2 반도체 칩을, 서로의 표면을 대향시켜 겹침 접합하여 반도체 실장체를 제작하고, 상기 반도체 실장체를 리드 프레임 상에 탑재하여 반도체 장치를 제조하는 방법에 있어서,
    상기 제1 및 제2 반도체 칩을, 각 끝가장자리가 실질적으로 평행인 상태로 상호 어긋나게 겹쳐, 상기 제1 및 제2 반도체 칩의 단부의 일부가 다른쪽 반도체칩의 끝가장자리로부터 비어져나와, 그 비어져나온 영역에 상기 제1 및 제2 외부 전극이 각각 위치하는 상태로 하여, 상기 제1 내부 전극과 상기 제2 내부 전극을 범프에 의해 접속하여 상기 반도체 실장체를 형성하는 공정과,
    다이패드부와 상기 다이패드부의 근방에 형성된 리드부를 갖는 상기 리드 프레임을 사용하여, 상기 다이패드부의 표면에 상기 제1 반도체 칩을 맞닿게 해 상기 반도체 실장체를 탑재하여 접착하는 공정과,
    상기 제1 및 제2 외부 전극과 상기 리드부를 각각 제1 및 제2 금속 세선으로 접속하는 공정과,
    상기 리드 프레임의 리드부의 일부, 상기 반도체 실장체, 제1 금속 세선, 및 제2 금속 세선을 밀봉 수지로 밀봉하는 공정을 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
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